DE3888005T2

DE3888005T2 - Zoomvorrichtung für Fernsehbild.

Info

Publication number: DE3888005T2
Application number: DE3888005T
Authority: DE
Inventors: Shinichi Apartment Shiratsuchi
Original assignee: RCA Licensing Corp
Current assignee: RCA Licensing Corp
Priority date: 1987-04-14
Filing date: 1988-04-12
Publication date: 1994-09-01
Anticipated expiration: 2008-04-13
Also published as: JPS6485482A; US4774581A; EP0287333B1; KR0135088B1; EP0287333A2; EP0287333A3; KR880013390A; JP2652402B2; DE3888005D1

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltung, die die Vergrößerung eines aktiven Videobildes durch eine schrittweise ununterbrochene Gruppe von Faktoren erlaubt, um einen Zoom-Effekt zu erzeugen.
Der in letzter Zeit erzielte Fortschritt bei der digitalen Videosignalverarbeitung hat dazu geführt, daß mehrere Fernsehbild-Zoom-Systeme vorgeschlagen worden sind. Bei einem im US- Patent US-A-4,528,585 beschriebenen System kann ein Teil eines Videobildes um einen Faktor 2,4 oder 8 vergrößert und als Einblendung in dem unvergrößerten Videobild wiedergegeben werden. Ein zweites, im US-Patent US-A-4,302,776 beschriebenes System sieht schrittweise ununterbrochen Verstärkungsfaktoren vor, um einen Zoom-Effekt zu erzeugen, jedoch vergrößert es das Bild nicht in Echtzeit; nur wenn sie gespeichert sind, können Standbilder vergrößert werden. Außerdem interpoliert dieses zweite System fünf aufeinanderfolgende Abtastungen, um alle Abtastungen des vergrößerten Bildes zu erhalten. Eine Interpolation einer so großen Zahl von Abtastungen kann in unerwünschter Weise die sichtbare Auflösung des wiedergegebenen Bildes vermindern.
US-A-4,381,547 offenbart eine Anordnung zur geometrischen Deformation eines Originalbildes durch einen arithmetischen Prozeß der Änderung von Bildelementstufen unter Daten des Originalbildes.
Die vorliegende Erfindung sieht eine Schaltung zur Entwicklung eines vergrößerten Videobildes vor mit: einer Taktsignalquelle, deren Frequenz etwa gleich einer vorgegebenen Frequenz ist; Speichermitteln zur Lieferung von Abtastungen, die aufeinanderfolgende Teile eines unvergrößerten Bildes in Augenblicken darstellen, die durch ein Speicher-Ausgangs-Steuersignal bestimmt sind, gekennzeichnet durch: Mittel zur Erzeugung von Steuersignalen mit: einer Quelle für einen digitalen Wert N; Akkumulationsmitteln für digitale Modulo-M-Werte, die mit der Quelle für einen digitalen Wert N verbunden sind und auf das Taktsignal ansprechen, um den digitalen Wert N zu einem gespeicherten digitalen Wert zu addieren, und um die resultierende Summe Modulo-M als den gespeicherten digitalen Wert zu speichern; und Mitteln zur Erzeugung eines Speicher-Ausgangs-Steuersignals, die mit den Mitteln zur Akkumulation des Mudulo-M-Wertes verbunden sind und auf den Wert der dadurch entwickelten Summe und auf das Taktsignal ansprechen, um das Speicher-Ausgangs- Steuersignal zu erzeugen; und Abtast-Verarbeitungsmittel , die mit den Speichermitteln verbunden sind und auf die von diesen gelieferten Abtastungen für deren Interpolation ansprechen, um Abtastungen zu erzeugen, die das vergrößerte Videobild in durch das Taktsignal bestimmten Augenblicken darstellen; wobei das vergrößerte Bild eine Größenzunahme entlang einer linearen Dimension um einen Faktor M/N relativ zu dem unvergrößerten Bild erfährt, wobei N und M positive ganze Zahlen sind.
In den beigefügten Zeichnungen stellen dar:
Fig. 1 ein Blockdiagramm, das die Videosignalverarbeitungsschaltung zeigt, die ein die vorliegende Erfindung verkörperndes Zoom-Merkmal enthält;
Fig. 2 ein Blockschaltbild einer Halbbild-Speicherschaltung, die für die Verwendung der in Fig. 1 dargestellten Videosignalverarbeitungsschaltung geeignet ist;
Fig. 3 ein Zeit-Diagramm, das zur Beschreibung der Arbeitsweise des in Fig. 2 dargestellten Halbbild-Speichers nützlich ist;
Fig. 4 ein Blockschaltbild eines Lese-Adressen-Generators, der für die Verwendung in der in Fig. 1 dargestellten Videosignalverarbeitungsschaltung geeignet ist;
Fig. 5 eine Blockschaltbild eines Luminanz/Chrominanz-Separators, der für die Verwendung in der in Fig. 1 dargestellten Videosignalverarbeitungsschaltung geeignet ist;
Fig. 6 ein Blockschaltbild einer Luminanzsignal- Vertikal-Interpolationsschaltung, die für die Verwendung in der in Fig. 1 dargestellten Videosignalverarbeitungsschaltung geeignet ist;
Fig. 7 ein Blockschaltbild einer Luminanzsignal- Horizontal- Interpolationsschaltung, die für die Verwendung in der in Fig. 1 dargestellten Videosignalverarbeitungsschaltung geeignet ist;
Fig. 8 ein Blockschaltbild einer Chrominanzsignal- Vertikal-Interpolationsschaltung, die für die Verwendung in der in Fig. 1 dargestellten Videosignalverarbeitungsschaltung geeignet ist;
Fig. 9 ein Blockschaltbild einer Farbdifferenzsignal- Horizontal-Interpolationsschaltung, die für die Verwendung in der in Fig. 1 dargestellten Videosignal Verarbeitungsschaltung geeignet ist und
Fig. 10A bis 10D Zeit-Diagramme, die zur Erläuterung der Funktion des in die in Fig. 1 dargestellte Videosignalverarbeitungsschaltung einbezogenen Zoom-Merkmals nützlich sind.
In den Zeichnungen stellen breite Pfeile Busse zum übermitteln von parallelen digitalen Mehrfach-Bit-Signalen dar. Schmale Pfeile stellen Verbindungen zur Übermittlung von analogen Signalen oder digitalen Einzel-Bit-Signalen dar. Je nach der Verarbeitungsgeschwindigkeit der verwendeten Vorrichtungen können kompensierende Verzögerungen in bestimmten Signalwegen erforderlich sein. Der Fachmann für die Entwicklung von digitalen Videosignalverarbeitungsschaltungen weiß, wo solche Verzögerungen in einem bestimmten System benötigt werden.
Die in Fig. dargestellte Videosignalverarbeitungsschaltung enthält eine Vorrichtung zur Durchführung einer Bild- Zoom-Funktion, die die Vergrößerung von Videobildern in Echtzeit unter Verwendung von 128 Vergrößerungsfaktoren zwischen eins-zueins und zwei-zu-eins erlaubt. Bei Verwendung eines Vergrößerungsfaktors von zwei-zu-eins kann ein Teil des Originalbildes, das ein Viertel des Bildschirms einnimmt, so vergrößert werden, daß es den gesamten Bildschirm einnimmt.
Das nachfolgende ist eine kurze Beschreibung der verschiedenen in Fig. 1 dargestellten konstruktiven Elemente. Dem folgt eine genauere Beschreibung, die sich auf die Fig. 2 bis 10 bezieht.
Digitale Abtastdaten eines Videosignalgemisches, die von einem Analog/Digital-Konverter (ADC) 14 geliefert werden, werden in Datenspeicherelemente eines Halbbild-Speichers 16 geladen, der durch Schreibadressenwerte adressiert wird, die von einem Schreibadressengenerator 20 geliefert werden. Der Speicher 16 liefert zuvor gespeicherte Abtastdaten des Videosignalgemisches aus Datenspeicherelementen, die durch Leseadressenwerte adressiert werden, die von einem Leseadressen-Generator 22 geliefert werden. Der Leseadressen-Generator 22 wird von einem Vertikal-Positionssignal VPOS gesteuert, das durch den Betrachter von Steuerungen 24 geliefert wird. Das Signal VPOS beeinflußt den Speicher 16, nur diejenigen Zeilen von Abtastungen zu liefern, die innerhalb des Teils des Videobildes liegen, das vergrößert werden soll. Die von dem Speicher 16 gelieferten Abtastdaten des Videosignalgemisches werden der Luminanz/Chrominanz-Abtrennschaltung 27 zugeführt. Die Schaltung 27 trennt eine Luminanzsignalkomponente Y und eine kammgefilterte Chrominanzsignalkomponente c von den Abtastdaten des Videosignalgemisches ab. Das Luminanzsignal Y wird in vertikaler Richtung expandiert, indem die Luminanzsignal-Vertikal- Interpolationsschaltung 28 Vertikal-Interpolationsfaktoren ZRL verwendet. Die Faktoren ZRL werden vom Leseadressen-Generator 22 aus einem Verstärkungsfaktor oder Zoomverhältnis ZR entwickelt, der über die Steuerungen 24 des Betrachters geliefert wird. Das vertikal expandierte Luminanzsignal, das von der Interpolationsschaltung 28 geliefert wird, wird einer Nachlaufpunkt-Korrekturschaltung 29 zugeführt, deren Ausgangssignal Y in der horizontalen Richtung durch die Horizontal- Interpolationsschaltung 30 für das Luminanzsignal expandiert wird. Die Schaltung 30 interpoliert nur die Abtastungen, die nach einer bestimmten Horizontal-Position HPOS auftreten, die über die Steuerungen 24 des Betrachters vorgesehen wird, um die Zeilen von Abtastungen, die mit dem Zoom-Verhältnis ZR übereinstimmen, zu expandieren.
Das von der Abtrennschaltung 27 erzeugte kammgefilterte Chrominanzsignal C wird vertikal durch die Chrominanzsignal-Vertikal-Interpolationsschaltung 32 expandiert, die auch das Chrominanzsignal in zwei um 90º in der Phase verschobene bezogene Farbdifferenzsignale abtrennt, beispielsweise I und Q. Die vertikal expandierten Farbdifferenzsignale I' und Q' , die von der Schaltung 32 geliefert werden, werden horizontal durch die Farbdifferenzsignal-Horizontal-Interpolationsschaltung 34 expandiert. Die Signale i'' und Q'', die von der Schaltung 34 geliefert werden, und das Signal Y'', das von der Luminanzsignal-Horizontal-Interpolationsschaltung 30 geliefert wird, können beispielsweise den üblichen farbdifferenz- und luminanzsignalverarbeitenden Schaltungen (nicht dargestellt) zugeführt werden, um ein vergrößertes Bild zu erzeugen.
Es folgt eine ausführlichere Beschreibung der in Fig. dargestellten Videosignalverarbeitungsschaltung. Eine Quelle 10 für ein Videosignalgemisch, die beispielsweise der Tuner, ZF- Verstärker und Videodetektor eines üblichen Farbfernsehempfängers sein kann, liefert ein Videosignalgemisch an den ADC 14 sowie an die Synchronsignal-Abtrennschaltung und die Taktgeneratorschaltung 12. Die Schaltung 12, die von üblichem Aufbau sein kann, verarbeitet die Videosignalgemische zur Erzeugung eines Horizontal-Synchronsignale HS und eines Vertikal-Synchronsignals VS. Zusätzlich enthalten die Synchronsignal-Abtrennschaltung und der Taktgenerator 12 eine Schaltung (nicht dargestellt), die das Signal VS um 128 horizontale Zeilenperioden verzögert, um ein verzögertes Vertikal-Synchronsignal DAS zu erzeugen. Die Vertikal- Absenkschaltung (nicht dargestellt) des Videosignalverarbeitungssystems, die diese Schaltung enthält, spricht auf das Signal DVS an, um die vergrößerte Anzeige zu erzeugen. Die Schaltung 12 kann ferner eine auf den Burst einrastende PLL-Schaltung (nicht dargestellt) enthalten, die ein Taktsignal CK mit einer Frequenz 4fc erzeugt, die das Vierfache der Frequenz fc, der Farb-Hilfsträgerkomponente des Videosignalgemisches ist.
Der ADC 14, der beispielsweise ein üblicher ADC vom Flash-Typ sein kann, tastet die seinem Eingangsanschluß in Augenblicken, die durch das 4fc-Taktsignal CK bestimmt sind, ab und digitalisiert sie. Das durch den ADC 14 erzeugte Signal VIN wird dem Eingangsanschluß des Halbbild-Speichers 16 zugeführt.
Extern erscheint der Halbbild-Speicher 16 als Zwei- Eingangs-Speicher, der in der Lage ist, kontinuierliche Ströme von 8-Bit-Pixelwerten mit der Rate 4fc zu empfangen und zu liefern. Die dem Adressen-Eingangsbus ADDRESSA des Speichers 16 zugeführten Werte können einem Zeit-Multiplex unterworfen werden, um einen ersten Strom von Pixel-Daten mit einer Sequenz von Adressenwerten zu speichern und gleichzeitig einen zweiten Strom von Pixel-Daten unter Verwendung einer anderen Sequenz von Adressenwerten wiederzugewinnen. Der Halbbild-Speicher 16 spricht auf Steuersignale an, die von einer Sequenzen bildenden Speicherschaltung 18 geliefert werden, was nachfolgend erläutert wird.
Fig. 2 ist ein Blockschaltbild einer Schaltung, die für die Verwendung als Halbbild-Speicher 16 geeignet ist. Hierbei handelt es sich um ein Befehls- und verschachteltes Speichersystem. Pixel-Datenwerte (d. h. von dem ADC 14 gelieferte Abtastungen) werden entweder in der Speicherzellenanordnung 218 oder der Speicherzellenanordnung 220 gespeichert. Jede der Speicherzellenanordnungen 218 und 220 kann beispielsweise vier als integrierte Schaltungen (IC's) ausgebildete 32K · 8-Bit-Speicher mit willkürlichem Zugriff (RAM) enthalten, z. B. den HM65256AP, der von Hitachi hergestellt wird. Die Speicher-IC's in jeder der Speicherzellengruppen 218 und 220 sind so ausgebildet, daß sie untereinander verbundene Adressen- und Steuereingangs-Anschlüsse haben, jedoch getrennte Daten-Eingangsanschlüsse. Die Kombination der vier IC's erscheint als Speicherzellenanordnung mit 32.768 adressierbaren Blöcken, wobei jeder Block vier Daten-Speicherelemente zum Halten von jeweils vier 8-Bit-Pixelwerten enthält. Um kontinuierliche Eingangs- und Ausgangs-Datenströme aufrechtzuerhalten, sind die Datenlese- und Datenschreib-Operationen für die Speicherzellengruppen 218 und 220 verschachtelt; während Daten in die Speicherzellengruppe 218 eingeschrieben werden, werden Daten aus der Speicherzellengruppe 220 ausgelesen und umgekehrt. Im allgemeinen wird diese Verschachtelung durch Teilung des Halbbild-Speichers in zwei Abschnitte A und B erreicht. Die dem Abschnitt B zugeführten Adressen- und Steuersignale werden um vier Perioden des Taktsignals CK in bezug auf die entsprechenden, dem Abschnitt A zugeführten Adressen- und Steuersignale verzögert. Wenn demzufolge eine Lese-Operation unter Verwendung eines ersten Adressenwertes in Abschnitt B des Speichers im Gange ist, kann eine Schreib-Operation unter Verwendung eines zweiten Adressenwertes im Abschnitt A im Gange sein. Vier Taktperioden später wird eine Schreib-Operation unter Verwendung eines dritten Adressenwertes im Abschnitt A des Speichers durchgeführt, während die Lese-Operation unter Verwendung des zweiten Adressenwertes im Abschnitt B des Speichers durchgeführt wird. In dem in Fig. 2 dargestellten System befinden sich der Eingangspuffer 212, die Speicherzellengruppe 218 und der Ausgangspuffer 230 im Abschnitt A und der Eingangspuffer 214, die Speicherzellengruppe 220 und der Ausgangspuffer 232 im Abschnitt B.
Der Aufbau und der Betrieb der in Fig. 2 dargestellten Halbbild-Speicherschaltung wird unter Verwendung der in Fig. 3 dargestellten Zeitdiagramme beschrieben, die den Betrieb der Sequenzen bildenden Speicherschaltung 18 veranschaulichen. Bei dem in Fig. 3 dargestellten Beispiel enthalten die Speicherzellengruppen 218 und 220 Pixel-Daten in Blöcken, die die Adressen ADR1 und ADR1+1 haben. Vier Pixel-Werte eines in die Speicherzellengruppen 218 und 220 einzuschreibenden Datenblocks sind dem Schieberegister 210 zur Zeit T&sub0; zugeführt worden, und die Pufferregister 230 und 232 enthalten einen Block von Pixel-Daten, die aus den Speicherzellengruppen 218 und 220 unter Verwendung des Adressenwertes ADR1-1 gelesen werden.
Die erste Operation ist ein Lesen des Speichers unter Verwendung der Adresse ADR1. Zur Zeit T&sub0; pulst die sequenzenbildende Speicherschaltung das Signal LDO, um den in den Pufferregistern 230 und 232 gehaltenen Pixel-Daten-Bock parallel in das Ausgangs-Schieberegister 236 zu übertragen. Diese Pixelwerte werden von dem Schieberegister 236 sequentiell synchron mit den negativ verlaufenden Flanken von acht aufeinanderfolgenden Impulsen des Signals CK geliefert. Zur Zeit T&sub0; wird der Adressenwert ADR1 ferner dem ADDRESSA-Eingangsanschluß des Halbbild-Speichers 16 zugeführt. Eine Hälfte einer Periode des auf die Zeit T&sub0; folgenden Taktsignals CK wird das Chip-Freigabesignal CEA, das von der Sequenzen bildenden Speicherschaltung 18 geliefert wird, niedrig gelegt, wodurch die Speicherzellengruppe 218 freigegeben wird. Eine Taktperiode nach der Zeit T&sub0; wird das von der Schaltung 18 gelieferte Signals OLA niedrig gelegt, wodurch der Eingangsanschluß des Pufferregisters 230 auf den Bus DATAA geschaltet wird. Zu einer Zeit von ein und einer halben Periode des Signals CK nach der Zeit T&sub0; legt die Sequenzen bildende Speicherschaltung 18 das Ausgangs-Freigabesignal OEA niedrig. Dieser Schritt in der Speicher-Lese-Operation macht die Speicherzellengruppe 218 wirksam, um den Inhalt des Blocks von Pixel-Daten mit der Adresse ADR1 dem Bus DATAA zuzuführen. Drei Taktperioden nach T&sub0; legt die Sequenzen bildende Speicherschaltung 18 das Signal OLA hoch, um die dem Bus DATAA zugeführten Pixel-Daten in das Pufferregister 230 einzuklinken. Dreieinhalb Taktzyklen nach der Zeit T&sub0; wird die Speicherzellengruppe 218 unwirksam gemacht, indem das Signal CEA hochgelegt wird, und die Speicher-Lese-Operation ist vollendet.
Das Adressensignal ADDRESSB, das Chip-Freigabesignal CEB, das Ausgangs-Freigabesignal OEB und das Ausgangs-Puffer- Lastsignal OLB werden dadurch erzeugt, daß die entsprechenden Signale ADDRESSA, CEA, OEA und OLA um vier Taktperioden des Taktsignals CK in den entsprechenden Verzögerungselementen 222, 228, 226 und 234 verzögert werden. Demzufolge wird die Speicher-Lese- Operation, die vier Pixelwerte aus der Speicherzellengruppe 218 zwischen den Zeiten T&sub0; und T&sub1; ausliest, für die Speicherzellengruppe 220 zwischen den Zeiten T&sub1; und T&sub2; wiederholt. Zur Zeit T&sub2; sind die acht Pixelwerte mit der Adresse ADR1, vier aus der Speicherzellengruppe 218 und vier aus der Speicherzellengruppe 220, in den entsprechenden Pufferregistern 230 und 232. Zur Zeit T&sub2; wird das Signal LDO durch die Schaltung 18 gepulst, um diese acht Pixelwerte parallel in das Schieberegister 236 zu übertragen. Das Schieberegister 236 liefert diese Pixelwerte sequentiell in acht Perioden des Signals CK nach der Zeit T&sub2;.
Eine Speicher-Schreib-Operation unter Verwendung der Speicherzellengruppe 218 beginnt zur Zeit T&sub1;. Der achte Eingangs- Pixelwert wird in das Eingangs-Schieberegister 210 unmittelbar vor der Zeit T&sub1; geschoben. Zur Zeit T&sub1; pulst die Sequenzen bildende Speicherschaltung 18 das Signal LDI, um die in dem Schieberegister 210 gehaltenen acht Pixelwerte in die Pufferregister 212 und 214 zu übertragen. Zur Zeit T&sub1; beginnt die Sequenzen bildende Speicherschaltung die in dem Register 212 gehaltenen vier Pixelwerte in die Speicherzellengruppe 218 zu schreiben. Der Adressenwert ADR2, der zur Speicherung dieser vier Pixelwerte verwendet werden muß, wird dem Adressen-Eingangsanschluß ADDRESSA des Halbbild-Speichers 16 zur Zeit T&sub1; zugeführt. Ebenfalls zur Zeit T&sub1; ändert die Sequenzen bildende Speicherschaltung 18 das Eingangs- Pufferfreigabesignal IBEA und das Schreib-Freigabesignal WEA in eine logische Null. Diese Signale-schalten jeweils die in dem Eingangsspeicher 212 gehaltenen Signale auf den Bus DATAA und geben die Speicherzellengruppe 218 frei, um die Werte auf dem Bus DATAA in den adressierten Block zu laden. Eine halbe Periode des Signals CK nach der Zeit T&sub1; wird das Signal CEA durch die Schaltung 18 in eine logische Null geändert, wodurch die Speicherzellengruppe 218 freigegeben und so das Eintreten der Schreib-Operation freigegeben wird. Zur Zeit TW&sub0; haben sich die vier in dem Eingangs-Pufferregister 212 gehaltenen Werte in dem Block der Speicherzellengruppe 218 stabilisiert, der die Adresse ADR2 hat. Eine Periode des Taktsignals CK nach der Zeit T&sub1; ändert die Schaltung 18 die Signale IBIA und WEA auf Werte einer logischen Eins, wodurch die Speicher-Schreib-Operation beendet wird. Dreieinhalb Taktperioden nach der Zeit T&sub1; ändert die Schaltung 18 das Chip-Freigabesignal CEA in eine logische Eins, wodurch der Speicher-Schreibzyklus beendet wird.
Die Signale IBEB und WEB werden durch Verzögerung der entsprechenden Signale IBEA und WEA um vier Perioden des Signals CK in den entsprechenden Verzögerungselementen 216 und 224 erzeugt. Diese Signale bewirken in Verbindung mit dem verzögerten Adressensignal ADDRESSB und dem verzögerten Chip-Freigabesignal CEB, daß die Speicher-Schreib-Operation, die den Adressenwert ADR2 verwendet, für die Speicherzellengruppe 220 zwischen den Zeiten T&sub2; und T&sub3; wiederholt wird. Während dieser Schreib-Operation werden die vier in dem Pufferregister 214 gehaltenen Pixelwerte in den Block von Pixel-Speicherzellen in der Speicherzellengruppe 220 übertragen, die den Adressenwert ADR2 hat.
Zusammenfallend mit dieser zweiten Schreib-Operation unter Verwendung der Speicherzellengruppe 220 wird eine Speicher- Lese-Operation unter Verwendung der Speicherzellengruppe 218 durchgeführt. Während des Zeitintervalls zwischen der Zeit T&sub2; und der Zeit T&sub3; werden vier Pixelwerte aus einem Block von Speicherzellen mit der Adresse ADR1+1 aus der Zellengruppe 218 gelesen und in den Ausgangsspeicher 230 geladen. Diese Lese-Operation ist identisch mit der zwischen den Zeiten T&sub0; und T&sub1; durchgeführten Lese-Operation und wird daher nicht in Einzelheiten beschrieben.
In dem Zeitintervall zwischen den Zeiten T&sub3; und T&sub4; schreibt eine Speicher-Schreib-Operation unter Verwendung eines Adressenwertes ADR2+1 die vier Pixelwerte, die dem Halbbild-Speicher 16 zwischen den Zeiten T&sub2; und T&sub3; zugeführt werden, in die Speicherzellengruppe 218. Ebenfalls zwischen den Zeiten T&sub3; und T&sub4; werden vier Pixelwerte aus der Speicherzellengruppe 220 an der Adresse ADR1+1 ausgelesen und in das Ausgangs-Pufferregister 232 übertragen. Diese Speicher-Schreib- und Speicher-Lese-Operationen werden in der gleichen Weise durchgeführt wie oben beschrieben und werden hier nicht in Einzelheiten beschrieben.
Die Sequenzen bildende Schaltung 18 spricht auf das Taktsignal CK an, um die Signale IBEA, WEA, OEA, CEA, OLA, LDO und LDI zu erzeugen. Die Schaltung 18 wird zu Beginn jeder horizontalen Zeile von Abtastungen durch das Horizontal-Synchronsignal HS, das von der Synchron-Signal-Abtrennschaltung und der Taktgeneratorschaltung 12 geliefert wird, zurückgestellt. Hierdurch wird sichergestellt, daß die erste Abtastung in jeder gegebenen Zeile in dem Halbbild-Speicher 16 an einer Blockgrenze gespeichert wird. Der Fachmann für die Entwicklung von digitalen Signalverarbeitungsschaltungen ist ohne weiteres in der Lage, geeignete Sequenzen bildende Speicherschaltungen 18 nach der Beschreibung in Verbindung mit den Fig. 1, 2 und 3 zu bauen. Demzufolge wird die Sequenzen bildende Schaltung 18 hier nicht in Einzelheiten beschrieben.
Die dem Halbbild-Speicher 16 zugeführten Adressenwerte haben zwei Teile, eine Zeilenadresse, die acht bedeutsamsten Bits (most signigicant bit = MSB), und eine Pixel-Blockadresse, die sieben am wenigsten bedeutsamen Bits (least significant bit = LSB). Die Zeilen-Adressenwerte entsprechen den 256 Zeilen von Videoabtastungen, die während eines Halbbild-Intervalls in den Speicher 16 geschrieben oder aus diesem gelesen werden können. Die Pixel-Blockadressenwerte entsprechen den Positionen von aufeinanderfolgenden Blöcken von 8-Pixel-Werten in einer horizontalen Zeile des Videobildes. Die Kombination eines Zeilen-Adressenwertes und eines Pixel-Blockadressenwertes weist auf einen bestimmten Block von Pixel-Speicherzellen in dem Halbbild-Speicher 16.
Das Pixel-Blockadressensignal PADR und ein Zeilen- Adressensignal WLADR, das zum Schreiben von Daten in den Halbbild-Speicher 16 verwendet wird, werden durch den Schreibadressen-Generator 20 erzeugt. Der Generator 20 kann beispielsweise zwei Zähler (nicht dargestellt) enthalten. Der erste Zähler wird durch das Vertikal-Synchronsignal VS zurückgestellt und durch das Horizontal-Synchronsignal HS fortgeschaltet. Der von dem ersten Zähler gelieferte Zählwert ist das Schreib-Zeilen-Adressensignal WLADR. Der zweite Zähler wird durch das Signal HS zurückgestellt und durch ein Signal CK/8 fortgeschaltet, das eine Frequenz hat, die ein Achtel der Frequenz des Signals CK beträgt. Das Signal CK/8 wird durch die Sequenzen bildende Speicherschaltung 18 erzeugt und kann beispielsweise dem Signal LDO in Fig. 3 entsprechen. Dieser zweite Zähler erzeugt das Pixel-Blockadressensignal, das sowohl zum Lesen von Daten aus dem Halbbild-Speicher 16 als auch zum Schreiben von Daten in diesen verwendet wird.
Das Schreib-Zeilen-Adressensignal WLADR und ein Lese- Zeilen-Adressensignal RLADR, das von dem Leseadressen-Generator 22 erzeugt wird, werden den entsprechenden ersten und zweiten Eingangs-Anschlüssen eines Multiplexers 26 zugeführt. Der Multiplexer 26 wird durch ein Signal CK/4 gesteuert, dessen Frequenz ein Viertel der Frequenz des Signals CK beträgt. Das Signal CK/4 wird von der Sequenzen bildenden Speicherschaltung 18 geliefert und ist in den Zeitdiagrammen von Fig. 3 dargestellt. Das von dem Multiplexer 26 gelieferte 8-Bit-Signal bildet die acht MSB's des Adressensignals ADDRESSA, das dem Halbbild-Speicher 16 zugeführt wird. Das Pixel-Blockadressensignal BADR bildet die sieben LSB's des Signals ADDRESSA. Bei dem vorliegenden Ausführungsbeispiel der Erfindung ändert sich der Pixel-Blockadressenteil des Signals ADDRESSA alle acht Perioden des Taktsignals CK, um aufeinanderfolgende Blöcke von Pixelwerten in einer-horizontalen Zeile zu adressieren. Der Zeilen-Adressenteil des Signals ADDRESSA ändert sich alle vier Perioden des Signals CK abwechselnd zwischen einem Zeilen-Adressenwert, der zum Schreiben von Daten in den Speicher 16 verwendet wird, und einem Zeilen-Adressenwert, der zum Lesen von Daten aus dem Speicher 16 verwendet wird.
Fig. 4 ist ein Blockdiagramm einer Schaltung, die für die Verwendung als Leseadressen-Generator 22 geeignet ist. Der Generator 22 spricht auf das Zoom-Verhältnis-Signal ZR und auf das vertikale Positionssignal VPOS an, wobei diese beiden Signale über die Steuerungen 24 des Betrachters geliefert werden, und auf das Horizontal-Synchronsignal HS und das verzögerte Vertikalsynchronsignal DVS, um das Zeilen-Adressensignal RLADR zu erzeugen, das für die Speicher-Lese-Operationen verwendet wird. Der Leseadressen-Generator 22 liefert ferner ein Signal ZRL, das die von der Vertikal-Interpolationsschaltung 28 und 32 verwendeten Skalierungsfaktoren enthält, ein rezirkulierendes Signal RECIR, das von der Luminanz/Chrominanz-Abtrennschaltung 27 verwendet wird, und ein Chrominanzsignal-Inversionssignal ZINV, das von der Chrominanzsignal-Vertikal-Interpolationsschaltung 32 verwendet wird, was nachfolgend erläutert wird.
Um die Funktion der in Fig. 4 dargestellten Schaltung zu verstehen, ist es hilfreich, erst zu verstehen, wie aufeinanderfolgende Zeilen von Abtastungen des ursprünglichen Videobildes interpoliert werden, um Zeilen von Abtastungen zu erhalten, die das vergrößerte Bild darstellen. Das bei dieser Ausführungsform der Erfindung verwendete Interpolationsverfahren teilt den Raum zwischen zwei aufeinanderfolgenden Zeilen in dem ursprünglichen Bild in 255 potentielle Zwischenzeilen-Orte. Der bei diesem Ausführungsbeispiel verwendete Vergrößerungsfaktor bewegt sich von etwa 1 zu 2 in Stufen von 1/256 (d. h. von 256/255 bis 256/128). Diese verhältnismäßig feine Unterteilung des Vergrößerungsfaktors ist erwünscht, um die Illusion eines kontinuierlichen Zooms zu erzeugen, wenn der Vergrößerungsfaktor geändert wird. Die feine Unterteilung ist für die räumliche Richtigkeit des gesamten Bildes wichtiger als für die richtige Interpolation einer individuellen Zeile von Abtastungen oder einer einzelnen Abtastung. Es wurde festgelegt, daß die 255 potentiellen Zwischenzeilen-Orte zwischen zwei irgendwelchen aufeinanderfolgen Zeilen in eine kleinere Zahl von Orten zusammengruppiert werden können, um eine individuelle Zeile von Abtastungen ohne ernsthafte Beeinträchtigung der Funktion des Systems zu interpolieren. Bei dem vorliegenden Ausführungsbeispiel der Erfindung wird beispielsweise der Zwischenraum zwischen aufeinanderfolgenden Zeilen von Abtastungen in neun potentielle Interpolationspositionen unterteilt.
Fig. 10A bis 10D sind Zeitdiagramme, die veranschaulichen, wie eine Zeile von Abtastungen aus zwei aufeinanderfolgenden Zeilen interpoliert wird, um Abtastungen des vergrößerten Bildes zu erzeugen. Fig. 10A veranschaulicht, daß der Zwischenraum zwischen aufeinanderfolgenden Zeilen von Abtastungen in 256 Teile unterteilt werden kann. Fig. 10B zeigt, wie diese 256 Teile in neun Interpolationspositionen zusammengruppiert werden können. Fig. 10C ist ein Beispiel dafür, wie die Interpolation unter Verwendung eines Faktors von 256/144 (d. h. 1,78) durchgeführt wird.
Die Position von einzelnen Zeilen von Abtastungen innerhalb der Interpolationszonen in Fig. 10B wird durch wiederholte Addition des Wertes 144 zu dem Wert bestimmt, der von einem Modulo-256-Akkumulator gehalten wird. Die erste Addition erzeugt einen Wert von 144, wobei die erste interpolierte Abtastung in einer Zone plaziert wird, in der 5/8 der Zeile L&sub1; von Abtastungen und 3/8 der vorhergehenden Zeile L&sub0; von Abtastungen summiert werden, um die interpolierte Zeile Z&sub1; von Abtastungen zu entwickeln. Die Hinzufügung von 144 zum Akkumulator ergibt wiederum einen Wert von 32 (288-Modulo-256). Unter Verwendung der Fig. 10B und 10C wird die Zeile Z&sub2; von Abtastungen durch Addieren von 1/8 jeder Abtastung in der Zeile L&sub2; zu 7/8 der entsprechenden Abtastung in der Zeile L&sub1; von Abtastungen gebildet. Die Zeilen Z&sub3; bis Z&sub8; von Abtastungen werden durch wiederholte Addition von 144 zu dem akkumulierten Wert Modulo-256 gebildet, und dann wird die in den Fig. 10B und 10C veranschaulichte Beziehung benutzt, um zu bestimmen, welche Interpolationsfaktoren verwendet werden sollen. Fig. 10D veranschaulicht, wie das Bild in der vertikalen Richtung vergrößert wird, wenn die interpolierten Zeilen von Abtastungen Z&sub0; bis Z&sub5; mit demselben Timing wiedergegeben werden wie die ursprünglichen Zeilen von Abtastungen.
Gemäß Fig. 4 wird der Zoom-Verhältniswert ZR, der von den Betrachter-Steuerungen 24 geliefert wird, der bei diesem Ausführungsbeispiel der Erfindung einen Wert zwischen 128 und 255 haben kann, einem Eingangs-Anschluß eines Addierers 410 zugeführt. Der Addierer 410 summiert die Werte ZR mit dem durch ein 8-Bit-Register 412 gehaltenen Wert. Das Register 412 kann beispielsweise 8 Daten-Typ-Flip-Flops enthalten, die als Parallel- Eingangs-Parallel-Ausgangs-Register ausgebildet sind. Das Register 412 wird von dem Horizontal-Synchronsignal HS getaktet, um den von dem Addierer 410 gelieferten 8-Bit-Wert einmal pro horizontale Zeilenperiode zu speichern. Das Register 412 wird durch das verzögerte Vertikal-Synchronsignal DVS zurückgestellt. Der Addierer 410 und das Register 412 bilden einen Modulo-256-Akkumulator. Wie oben erläutert wurde, ist der von dem Akkumulator gelieferte Ausgangswert die Position der interpolierten Zeile unter den 256 potentiellen horizontalen Zeilen-Positionen zwischen zwei irgendwelchen aufeinanderfolgen Zeilen des ursprünglichen Bildes. Die Ausgangswerte des Akkumulatorwertes sind in Fig. 10C dargestellt.
Bei dem in Fig. 4 dargestellten Beispiel werden nur die vier MSB's des von dem Register 412 gelieferten Wertes verwendet, um die Proportionen der entsprechenden Zeilen zu bestimmen, die zu den interpolierten Werten beitragen. Durch Verwendung nur der vier MSB's wird wirksam der Wert, der von dem Register 412 geliefert wird, durch 16 geteilt, so daß der Bereich von verfügbaren Werten von Null bis 250 auf den Bereich von Null bis 15 vermindert wird. Die Zahl, die von den vier MSB's dargestellt wird, ist der Zähler des Bruches r/16, der dem Anteil des Beitrages der laufenden Zeile zu dem interpolierten Wert entspricht.
Die vier MSB's werden den vier Invertern 414, 416, 418 und 420 zugeführt, die das Einerkomplement des Wertes für die vier MSB's erzeugen. Das eine Komplement ist gleich (15-r) und ist der Nenner des Bruches (15-r)/16, der dem Anteil des Beitrages der vorhergehenden Zeile zu dem interpolierten Wert entspricht.
Die vier MSB's des vom Register 412 gelieferten Wertes und die vier komplementären MSB's werden als LSB's bzw. MSB's verknüpft, um Werte zu erzeugen, die einem Verzögerungselement 422 zugeführt werden. Das Verzögerungselement 422 ist eine synchronisierende Verzögerung, die verwendet wird, um die Interpolations-Skalierungsfaktoren ZRL auf das Zeilen-Leseadressensignal RLADR und das rezirkulierende Signal RECIR auszurichten. Die von den vier LSB's dargestellten Werte des vom Verzögerungselement 422 gelieferten Signals werden einem Wert von i hinzugefügt, der von einer Digitalwertquelle 246 in einem Addierer 424 geliefert wird.
Die Hinzufügung einer Eins zu den LSB's und das Teilen durch zwei (Rechtsverschiebung und Abrunden (truncating) der Summe) erzeugt den Wert r¹, der dem ganzzahligen Teil des von dem Register 412 gelieferten 8-Bit-Wertes, geteilt durch 32, entspricht, d. h. einem ganzzahligen Wert im Bereich von 0 bis 8. Der Wert r¹ ist der Nenner des Bruches r 1/8 und somit gleich &sup8;Kv, worin Kv der gewünschte Anteil des Beitrages der laufenden Zeile ist. Die vier MSB's des vom Verzögerungselement 422 gelieferten Signals (die Einerkomplementwerte) werden einem Wert von Eins hinzugefügt, der von einer Digitalwertquelle 430 in einem Addierer 428 geliefert wird. Das von dem Addierer 428 gelieferte Signal wird in dem Teiler 434 durch zwei geteilt, um ein Signal 8 (1-K)v zu erzeugen, das den zweiten vertikalen Interpolationsfaktor, multipliziert mit 8, darstellt. Das Signal 8 (1-K)V wird von der Vertikal-Interpolationsschaltung 28 und 32 verwendet, um die interpolierten Zeilen von Abtastungen zu entwickeln, die das vergrößerte Bild darstellen. Das Signal 8KV stellt die vier LSB's und das Signal 8 (1-K)V die vier MSB's des Signals ZRL dar. Fig. 10B veranschaulicht, wie die Faktoren 8KV und 8 (1-K)V den 256 Zwischenzeilen-Positionen zwischen aufeinanderfolgenden Zeilen von Abtastungen zugeordnet werden.
Ein Signal MSB&sub0;, das das bedeutsamste Bit des von dem Addierer 410 gelieferten Wertes darstellt, und ein Signal MSB&sub1;, das das invertierte bedeutsamste Bit des von dem Register 412 gelieferten Wertes darstellt, werden in einem NAND-Gatter 436 kombiniert, um ein Signal zu erzeugen, das bei Verzögerung um eine horizontale Zeilenperiode durch das Verzögerungselement 438 das rezirkulierende Signal RECIR wird. Das von dem NAND-Gatter 436 gelieferte Signal hat einen logischen Null-Wert nur, wenn das bedeutsamste Bit des von dem Register 412 gelieferten Wertes Null ist und das bedeutsamste Bit des von dem Addierer 410 gelieferten Wertes eine Eins ist. Diese Werte zeigen an, daß zwei aufeinanderfolgende interpolierte Zeilen von Abtastungen von denselben zwei Zeilen von Abtastungen aus dem 0riginalbild interpoliert werden müssen. Alternativ kann das Signal OECIR durch Invertieren eines überfließenden Ausgangssignals (nicht dargestellt) gewonnen werden, das von dem Addierer 410 geliefert wird, und indem dieses invertierte Signal um zwei Perioden des horizontalen Zeilensynchronsignals HS verzögert wird.
Das Signal RECIR wird dem Takt-Eingangs-Anschluß eines bistabilen Flip-Flops 439 zugeführt. Das Flip-Flop 439, das beispielsweise ein übliches J-K-Flip-Flop sein kann, ändert bei Zuführung eines Wertes einer logischen Eins an seine beiden I- und K-Eingangs-Anschlüsse seinen Ausgangszustand von einer logischen Eins in eine logische Null und umgekehrt jedesmal, wenn ein Impuls seinem Takt-Eingangs-Anschluß CLK zugeführt wird. Das Flip-Flop 439 wird zurückgestellt, um durch das verzögerte Vertikal-Synchronsignal DVS einen logischen Ausgangszustand Null zu haben. Das Signal CINV ändert den Zustand jedesmal, wenn zwei aufeinanderfolgende Zeilen des interpolierten Signals aus einem Paar von Zeilen des ursprünglichen Signals entwickelt werden. Das Signal CINV steuert die Inversion der von der nachfolgend beschriebenen Chrominanzsignal-Vertikal-Interpolationsschaltung entwickelten Chrominanzabtastungen. Dieses Signal macht die von der Schaltung 32 entwickelten Chrominanzsignale wirksam, damit sie in geeigneter Weise in die I- und Q-Farbdifferenzsignale durch eine übliche Chrominanzsignal-Demodulationsschaltung demoduliert werden.
Das Signal RECIR wird der Luminanz/Chrominanz-Abtrennschaltung 27 und einem Anschluß eines UND-Gatters 442 zugeführt. Ein anderer Eingangs-Anschluß des UND-Gatters 422 empfängt das Horizontal-Synchronsignal HS. Das von dem UND-Gatter 442 gelieferte Signal wird dem Takt-Eingangs-Anschluß eines Zählers 440 zugeführt, der das Signal RLADR erzeugt. Der Zähler 444 schaltet seinen Wert einmal pro horizontale Zeilenperiode weiter, sofern nicht die Zeilen von Abtastungen, die zur Erzeugung der nächsten interpolierten Zeile verwendet werden, gleich denen sind, die zur Erzeugung der vorhergehenden interpolierten Zeile verwendet wurden. Der Zähler 444 wird durch das verzögerte Vertikal-Synchronsignal DVS gelöscht. Der vertikale Positionswert VPOS wird als ein Anfangswert in den Zähler 440 durch eine verzögerte Version des von dem Verzögerungselement 446 gelieferten Signals DVS geladen.
Der Zähler 444 wird durch das Signal DVS gelöscht und voreingestellt, um sicherzustellen, daß die Zeilen von Abtastungen, die während eines Halbbild-Intervalls aus dem Halbbild- Speicher 16 gelesen werden, alle von demselben Halbbild des Eingangs-Viesosignals stammen. Wenn beispielsweise ein Vergrößerungsfaktor von 256/128 (2) verwendet wird, treten Speicher- Schreib-Operationen mit der doppelten Rate auf wie Speicher-Lese- Operationen. Bei dem vorliegenden Ausführungsbeispiel der Erfindung speichert der Halbbild-Speicher 16 256 Zeilen von Abtastungen. Bei diesem Beispiel nimmt das zu expandierende Bild einen Teil der unteren Hälfte des ursprünglichen Bildes ein. Da die Speicher-Lese-Operation mit dem DVS synchronisiert ist, wird die erste zu expandierende Zeile, die Zeile 128 des ursprünglichen Signals, eine horizontale Zeilenperiode nachdem sie in den Speicher gelesen worden ist. Wenn das Signal DVS um weniger als 128 horizontale Zeilenperioden relativ zum Signal VS verzögert wäre, würden die Zeilen von Abtastungen, die oben bei diesem expandierten Bild wiedergegeben werden, von dem vorhergehenden Halbbild relativ zu den Zeilen von Abtastungen stammen, die unten bei diesem Bild wiedergegeben sind. Wenn umgekehrt das Signal DVS um mehr als 128 horizontale Zeilenperioden verzögert wäre und ein Teil der oberen Hälfte des ursprünglichen Bildes um einen Faktor 2 vergrößert wäre, würden die Zeilen von Abtastungen, die in dem expandierten Bild unten wiedergegeben werden, von dem nachfolgenden Feld relativ zu den Zeilen von Abtastungen stammen, die oben in diesem Bild wiedergegeben, werden. Die Wiedergabe von Abtastungen aus einem einzelnen Halbbild ist erwünscht, um ein Ziehen des Bildes zu vermeiden, das wegen der Bewegung zwischen Halbbildern auftreten kann.
Das von dem Leseadressen-Generator 22 erzeugte Rezirkulationssignal RECIR wird der Luminanz/Chrominanz-Abtrennschaltung 27 zugeführt. Fig. 5 ist ein Blockschaltbild als Beispiel für eine Luminanz/Chrominanz-Abtrennschaltung. Die Zeilen von Abtastungen des Videosignals VOUT, die von dem Halbbild-Speicher 16 geliefert werden, werden dem einen Eingangs-Anschluß eines Multiplexers 510 zugeführt, dessen Ausgangs-Anschluß mit einem Verzögerungselement 512 mit einer Verzögerung von einer horizontalen Zeile (1H) verbunden ist. Das von dem 1H-Verzögerungselement 512 gelieferte Ausgangssignal wird einem zweiten Eingangs-Anschluß des Multiplexers 510 zugeführt. Der Steuer-Eingangs-Anschluß des Multiplexers 510 ist so angeschlossen, daß er das Signal RECIR empfängt. Wenn das Signal RECIR eine logische Eins ist, wird der Multiplexer 510 beeinflußt, daß er das Signal VOUT zu dem 1H- Verzögerungselement 512 durch läßt. Wenn das Signal RECIR eine logische Null ist, wird der Multiplexer 510 jedoch so beeinflußt, daß die von dem IH-Verzögerungselement 512 gelieferten Abtastungen zum Eingangs-Anschluß des Verzögerungselements rezirkuliert werden.
Der Rest der in Fig. 5 dargestellten Schaltung verwendet ein übliches 1H-Kammfilter. Entsprechende Abtastungen von einer verzögerten Zeile von Abtastungen und von einer nicht verzögerten Zeile von Abtastungen werden in einem Addierer 514 addiert, um ein Luminanzsignal Y zu liefern. Die verzögerten Abtastungen werden von den unverzögerten Abtastungen subtrahiert, um ein kammgefiltertes Chrominanzsignal C zu erzeugen, das Chrominanzsignalkomponenten und verhältnismäßig niederfrequente vertikale Detail-Signalkomponenten enthält. Das Signal RECIR beeinflußt das Kammfilter, um Abtastungen aus demselben Paar von Zeilen zu verwenden, um die Signale Y und C zu erzeugen, wenn zwei aufeinanderfolgende Zeilen des expandierten Videosignals aus einem Zeilenpaar des ursprünglichen Videosignals interpoliert werden sollen. Das von der Luminanz/Chrominanz-Abtrennschaltung 27 gelieferte Luminanzsignal Y wird dem Vertikal-Interpolator 28 für das Luminanzsignal zugeführt. Fig. 6 ist ein Blockschaltbild einer Schaltung, die für die Verwendung als Interpolator 28 geeignet ist.
In Fig. 6 wird das Luminanzsignal Y einem Verzögerungselement 610 zugeführt. Das Verzögerungselement 610 kompensiert das Luminanzsignal Y in bezug auf Verarbeitungsverzögerungen durch die Chrominanzsignal-Vertikal-Interpolationsschaltung 32 (nachfolgend beschrieben), die das vertikale Detail-Signal VDET erzeugt. Ein Addierer 612 bzw. ein Subtrahierer 618 addieren das vertikale Detail-Signal VDET zu dem von dem Verzögerungselement 610 gelieferten Luminanzsignal bzw. subtrahieren das Signal VDET von diesem.
Die von dem Addierer 612 und dem Subtrahierer 618 erzeugten Signale sind den Luminanzsignalkomponenten von zwei aufeinanderfolgenden Linien des ursprünglichen Videosignals angenähert. Die von dem Addierer 612 erzeugten Abtastungen, die den Luminanzabtastungen von einer laufenden Zeile des Videosignals angenähert sind, werden in einem Multiplizierer 614 mit dem Interpolations-Skalierungsfaktor 8KV multipliziert, der von dem Leseadressen-Generator 22 über den Bus ZRL geliefert wird. Die Ausgangssignale des Multiplizierers 614 werden dem einen Eingangs-Anschluß eines Addierers 616 zugeführt. Das von dem Subtrahierer 618 gelieferte Luminanzsignal, das den Luminanzabtastungen von der vorhergehenden Zeile des Videosignals angenähert ist, wird durch den Interpolations-Skalierungsfaktor 8 (1-K) in einem Multiplizierer 620 skaliert. Das Ausgangssignal des Multiplizierers 620 wird einem zweiten Eingangs-Anschluß des Addierers 616 zugeführt. Das Ausgangssignal des Addierers 616 wird in der Schaltung 622 durch 8 geteilt, um das vertikal interpolierte Luminanzsignal zu erzeugen.
Gemäß Fig. 1 wird das von der Luminanzsignal-Vertikal- Interpolationsschaltung 28 erzeugte Signal der Nachlaufpunkt- Korrekturschaltung 29 zugeführt. Die Schaltung 29, die beispielsweise der in dem US-Patent 4,636,842 mit dem Titel "Comb Filter > Hanging Dot< Eliminator" beschriebenen Schaltung entsprechen kann, entfernt unerwünschte Chrominanzsignalkomponenten aus dem vertikal interpolierten Luminanzsignal, die auf der Größe des Vertikal-Detail-Signal-VDET beruhen. Die Schaltung 29 ist in dem Patent beschrieben und daher hier nicht beschrieben.
Das Signal Y', das von der Nachlaufpunkt-Korrekturschaltung 29 geliefert wird, wird der Luminanz-Horizontal-Interpolationsschaltung 30 zugeführt. Die Schaltung 30 interpoliert Abtastungen für die Einfügung zwischen Paaren von aufeinanderfolgenden Abtastungen in jeder Zeile des Signals Y', um das Signal Y'' zu erzeugen, das sowohl vertikal als auch horizontal relativ zu dem von der Quelle 10 gelieferten Videosignal expandiert wird. Fig. 7 ist ein Blockschaltbild, das eine Schaltung zeigt, die für die Verwendung als Luminanzsignal-Horizontal-Interpolator 30 geeignet ist. Die in Fig. 7 dargestellte Schaltung ist in zwei Teile unterteilt. Die Schaltung, die das Signal Y' verarbeitet, um das Signal Y'' zu erzeugen, befindet sich innerhalb des gestrichelten Kastens und trägt die Bezugsziffer 710. Der Rest der in Fig. 7 dargestellten Schaltung steuert die Schaltung 710 und ebenfalls die Farbdifferenzsignal-Horizontal- Interpolationsschaltung 34, was nachfolgend unter Bezugnahme auf Fig. 9 erläutert wird.
In Fig. 7 wird das vertikal interpolierte Luminanzsignal Y' dem Eingangs-Anschluß eines Demultiplexers 712 zugeführt. Der Demultiplexer 712 führt die Zeilen von Abtastungen des Signals Y' abwechselnd 1H-Speichern 714 und 716 mit willkürlichem Zugriff zu. Das den Demultiplexer 712 steuernde Signal wird durch Halbierung der Frequenz des Horizontal-Synchronsignals HS in der Frequenzteilerschaltung 732 erzeugt. Die Ausgangs-Anschlüsse der Speicher 714 und 716 sind mit entsprechenden ersten und zweiten Eingangs-Anschlüssen eines Multiplexers 718 verbunden. Der Multiplexer 718 wird von dem Signal gesteuert, das von dem Frequenzteiler 732 erzeugt wird, um Abtastungen aus dem Speicher 714 zu liefern, wenn der Demultiplexer 712 so beeinflußt ist, daß er dem Speicher 716 Abtastungen zuführt und aus dem Speicher 716 liefert, wenn der Demultiplexer 712 so beeinflußt ist, daß er dem Speicher 714 Abtastungen zuführt. Die von dem Multiplexer 718 gelieferten Abtastungen werden einem Verzögerungselement 720 zugeführt, das durch ein getastetes Taktsignal gesteuert wird, das von einem UND-Gatter 764 geliefert wird, was nachfolgend erläutert wird. Das Verzögerungselement 720 liefert Abtastungen an einen Vervielfacher 724 und an ein Verzögerungselement 722. Das Verzögerungselement wird ebenfalls durch das von dem UND-Gatter 764 gelieferte getastete Taktsignal getaktet. Die von dem Verzögerungselement 722 gelieferten Abtastungen werden einem Vervielfacher 726 zugeführt. Die Vervielfacher 724 und 726, die beispielsweise übliche 8-Bit · 8-Bit-Vervielfacher sein können, skalieren die von den entsprechenden Verzögerungselementen 720 und 722 gelieferten Abtastwerte durch Interpolationsfaktoren 8KH und 8 (1-K)H, die von den Teilerschaltungen 776 bzw. 774 geliefert werden. Die von den Vervielfacherschaltungen 724 und 726 gelieferten skalierten Abtastungen werden in einem Addierer 728 summiert und in der Abtastwert-Teilerschaltung 730 durch 8 geteilt, um Abtastungen zu erzeugen, die das interpolierte Signal Y'' darstellen.
Die Schaltung, die die Interpolationsschaltung 710 steuert, erzeugt auch die Adressenwerte, die für den Zugriff zu den Speichern 714 und 716 verwendet werden, und die Interpolations-Skalierungsfaktoren, die von den Vervielfachern 724 und 726 verwendet werden.
Die 1H-Speicher 714 und 716 sind Speicher mit willkürlichem Zugriff. Für den Zugriff zum Speicher 714 verwendete Adressenwerte werden von einem Multiplexer 736 geliefert, während für den Zugriff zum Speicher 716 verwendete Werte von dem Multiplexer 734 geliefert werden. Die Multiplexer 734 und 736 sind jeweils so angeschlossen, daß sie Leseadressenwerte an entsprechenden ersten Eingangs-Anschlüssen von einem Leseadressenzähler 738 und Schreibadressenwerte an entsprechenden zweiten Eingangs- Anschlüssen von einem Schreibadressenzähler 740 empfangen. Die Multiplexer 734 und 736 werden durch das Signal beeinflußt, das von dem Frequenzteiler 732 geliefert wird, um die Schreibadressenwerte dem Speicher 714 oder 716 zuzuführen, welcher auch immer so verbunden ist, daß er Videoabtastungen von dem Demultiplexer 712 empfängt und Leseadressenwerte dem anderen Speicher 714 bzw. 716 zuführt.
Der Schreibadressenzähler 740 kann beispielsweise ein 10-Bit-Zähler sein, der mit dem 4fc-Signal CK getaktet wird, und der durch das Horizontal-Synchronsignal HS zurückgestellt wird. Der Leseadressen-Zähler 738 kann ebenfalls ein 10-Bit-Zähler sein, der durch eine getastete Version des von einem UND-Gatter 744 gelieferten Signals CK getaktet wird, was nachfolgend erläutert wird. Der Zähler 738, der bei diesem Ausführungsbeispiel der Erfindung verwendet wird, ist ein voreinstellbarer Zähler. Der über die Betrachter-Steuerungen 24 gelieferte Horizontal-Positionswert HPOS wird dem Zähler 738 als der voreingestellte Wert zugeführt. Dieser Wert wird, verzögert um eine Periode des Signals CK über das Verzögerungselement 742 gleichzeitig mit einem Impuls des Horizontal-Synchronsignals HS in den Zähler 738 geladen.
Das von dem UND-Gatter 744 gelieferte getastete Taktsignal ist das logische UND des Taktsignals CK und ein von einem NAND-Gatter 746 geliefertes Signal ADHOLD. Das Signal ADHOLD sperrt den Leseadressenzähler 738 für eine Fortschaltung, wenn zwei aufeinanderfolgende interpolierte Abtastungen von einem einzelnen Paar von Abtastwerten des Signals Y' erzeugt werden sollen.
Die Schaltung, die das Signal ADHOLD erzeugt, erzeugt ferner die zur Bildung des Signals Y'' verwendeten Horizontal- Interpolations-Skalierungsfaktoren. Als erster Schritt bei der Bildung dieser Faktoren wird das Zoom-Verhältnis-Signal ZR einem Eingangs-Anschluß eines Addierers 758 zugeführt. Der Ausgangs- Anschluß des Addierers 758 ist mit dem Eingangs-Anschluß eines 8- Bit-Registers 756 verbunden, das durch das Signal CK getaktet wird. Der Ausgangs-Anschluß des Registers 756 ist mit einem zweiten Eingangs-Anschluß des Addierers 758 verbunden. Das Register 756, das beispielsweise acht Flip-Flops vom Daten-Typ enthalten kann, die als Parallel-Eingangs-, Parallel-Ausgangs-Register ausgebildet sind, und der Addierer 758 bilden einen Modulo-256-Akkumulator. Die vier MSB's des von dem Register 256 gelieferten Wertes werden dem Eingangs-Anschluß eines Verzögerungselementes 760 sowohl direkt als auch über die entsprechenden Inverter 748, 750, 752 und 754 zugeführt. Das dem Verzögerungselement 760 zugeführte Signal ist ein 8-Bit-Signal. Die von den Invertern 748 bis 754 gelieferten 4-Bits sind die vier MSB's dieses 8-Bit-Signals, und die von dem Register 756 gelieferten 4-Bits bilden unmittelbar die vier LSB's des Signals. Das Signal HMSB&sub0;, das bedeutsamste Bit des von dem Register 756 gelieferten Signals, und das Signal HMSB&sub1; , das bedeutsamste Bit des von dem Verzögerungselement 760 gelieferten Signals werden dem NAND-Gatter 746 zugeführt, um das Signal ADHOLD zu erzeugen. Das Signal ADHOLD hat den Wert einer logischen Null nur, wenn die Signale HMSB&sub0; und HMSB&sub1; beide eine logische Eins sind. Dies tritt aufs wenn das bedeutsamste Bit selbst von dem Register 756 gelieferten Wertes während einer Periode des Signals CK eine logische Null ist und während der darauffolgenden Periode des Signals CK eine logische Eins ist. In diesem Fall werden zwei aufeinanderfolgende Abtastungen des interpolierten Signals Y'' aus einem Paar von Abtastungen des Signals Y' gebildet. Statt dessen kann das Signal ADHOLD durch Invertieren eines überfließenden Ausgangssignals (nicht dargestellt) des Addierers 758 und Verzögerung dieses invertierten Ausgangssignals um zwei Perioden des Signals CK erzeugt werden.
Zusätzlich zum wahlweisen Unwirksammachen des Takt- Eingangssignals zum Leseadressenzähler 738 wird das Signal ADHOLD um eine Periode des Signals CK über das Verzögerungselement 462 verzögert und dem Eingangs-Anschluß des UND-Gatters 764 zugeführt. Ein anderer Eingangs-Anschluß des UND-Gatters 764 empfängt das Taktsignal CK. Das von dem UND-Gatter 764 gelieferte Signal läßt aufeinanderfolgende Abtastungen des Signals Y' durch die Verzögerungselemente 720 und 722 für die Verwendung durch die interpolierenden Vervielfacher 724 und 726 umlaufen. Wenn die beiden selben Werte des Signals Y' zur Bildung von zwei Abtastungen des Signals Y'' verwendet werden, wird das den Verzögerungselementen 720 und 722 zugeführte Taktsignal für eine Periode des Signals CK unwirksam gemacht. Die von den Verzögerungselementen 720 und 722 gelieferten Abtastungen werden durch die Vervielfacher 724 und 726 verarbeitet, was nachfolgend erläutert wird.
Zur Bildung der Horizontal-Interpolations-Skalierungsfaktoren werden die von den vier LSB's des von den Verzögerungselementen 760 gelieferten Signals in einem Addierer 770 zu einem Wert addiert, der von einer Digital-Wertquelle 772 zugeführt wird. Das von dem Addierer 770 erzeugte Signal wird einem Teiler 776 zugeführt, der es durch zwei teilt, um den Horizontal- Interpolationsfaktor 8KH zu erzeugen. Dieser Faktor wird dem interpolierenden Vervielfacher 724 zugeführt. In gleicher Weise werden die von den vier MBS's dargestellten Werte des von dem Verzögerungselement 760 gelieferten Signals in einem Addierer 766 zu einem Wert addiert, der von einer Digital-Wertquelle 768 geliefert wird. Die von dem Addierer 766 gebildeten Werte werden in der Teilerschaltung 774 durch zwei geteilt, um den Horizontal- Interpolationsfaktor 8 (1-K)H zu erzeugen. Dieser Faktor wird dem interpolierenden Vervielfacher 726 zugeführt. Die Funktion der interpolierenden Vervielfacher 724 und 726 wird nachfolgend erläutert.
Gemäß Fig. 1 werden die Abtastungen des von der Luminanz/Chrominanz-Abtrennschaltung 27 gelieferten Signals C dem Chrominanz-Vertikal-Interpolator 32 zugeführt. Fig. 8 ist ein Blockschaltbild für eine Schaltung, die für die Verwendung als Interpolator 32 geeignet ist. In Fig. 8 wird das von der Abtrennschaltung 27 gelieferte Abtast-Daten-kammgefilterte Chrominanzsignal C einem Vertikal-Detail-Tiefpaßfilter 810 zugeführt. Das Filter 810, das beispielsweise ein Frequenzdurchlaßband von 0 Hz bis 2 MHz hat, läßt die verhältnismäßig niederfrequenten Luminanz-Vertikal-Detail-Komponenten des Signals C mit weitgehendem Ausschluß aller Chrominanzsignalkomponenten durch. Das Filter 810 liefert das Vertikal-Detail-Signal VDET, das von der Luminanz-Vertikal-Interpolationsschaltung 28 verwendet wird, wie nachfolgend erläutert wird.
Das Signal VDET wird vom Signal C durch die Subtraktionsschaltung 812 subtrahiert, um Abtastungen zu erzeugen, die die Chrominanzband-Signalkomponenten des kammgefilterten Chrominanzsignals c darstellen. Die von der Subtraktionsschaltung 812 erzeugten Signale werden der selektiven Chrominanzsignal-invertierenden Schaltung 813 zugeführt. Die Schaltung 813 wird von dem Chrominanz-Inversionssignal CINV gesteuert, das von dem Leseadressen-Generator 22 gebildet wird, was nachfolgend beschrieben wird. Die Schaltung 813 dient zur Erhaltung der Phasenbeziehung zwischen dem Taktsignal CK und den I- und Q-Phasen des vertikal interpolierten Chrominanzsignals, wenn aufeinanderfolgende Zeilen von interpolierten Abtastungen von einem Paar von Zeilen des Signals C abgeleitet werden. Die phasenkorrigierten Chrominanzabtastungen, die von der invertierenden Schaltung 813 geliefert werden, werden einem Chrominanzsignal-Demodulator 814 zugeführt. Der Demodulator 814, der von üblichem Aufbau sein kann, verarbeitet diese Abtastungen, um die beiden Farbdifferenzsignale I und Q zu bilden. Das Signal I wird einem 1H-Verzögerungslement 816 und einem Vervielfacher 818 zugeführt. Das um 1H verzögerte I-Signal, das von dem Verzögerungselement 816 geliefert wird, wird einem Vervielfacher 820 zugeführt. Die Multiplexer 818 und 820, die beispielsweise übliche 8 · 8-Bit-Vervielfacher sein können, skalieren die entsprechenden unverzögerten und verzögerten I-Signal- Abtastwerte mit den entsprechenden Interpolations-Skalierungsfaktoren 8Kv und 8 (1-K)v, die von der Leseadressen-Generatorschaltung 220 geliefert werden, wie oben erläutert. Die von den Vervielfachern 818 und 820 gelieferten skalierten Abtastungen werden in einem Addierer 822 summiert. Das von dem Addierer 822 gelieferte Signal wird in der Teilerschaltung 824 durch 8 geteilt, um vertikal interpolierte Zeilen von Abtastungen eines Signals I' zur Zuführung zur Horizontal-Interpolationsschaltung 34 für das Farbdifferenzsignal zu erzeugen.
Die von dem Chrominanzsignal-Demodulator 814 gelieferten Q-Farbdifferenzsignale werden einer Schaltung zugeführt, die ein 1H-Verzögerungselement 826, interpolierende Vervielfacher 828 und 830, einen Addierer 832 und einen Abtastwert-Teiler 834 enthalten. Diese Schaltung bildet das vertikal interpolierte Farbdifferenzsignal Q'. Die Vertikal-Interpolationsschaltung für das Q-Signal arbeitet identisch wie die oben beschriebene Vertikal-Interpolationsschaltung für das I-Signal; demzufolge wird diese nicht in Einzelheiten beschrieben.
Unter Verwendung der in Fig. 8 dargestellten Vertikal- Interpolationsschaltung für das Chrominanzsignal können Abtastungen eines Farbdifferenzsignals von einer der Eingangs-Videosignal-Abtastungen, beispielsweise des Signals I, gleichzeitig an beide interpolierenden Vervielfacher 818 und 820 geliefert werden. In diesem Fall, der bei der zweiten von zwei Zeilen von Abtastungen auftritt, die von demselben Paar von Zeilen des Eingangssignals interpoliert werden, ist das I'-Ausgangssignal des Interpolators 32 das nicht-interpolierte I-Signal. Aufgrund der verhältnismäßig geringen Empfindlichkeit des Auges auf Farbänderungen sind von der Verwendung dieser nicht-interpolierten Abtastungen resultierende Artefakte nicht zu beanstanden. Wegen der geringen Empfindlichkeit des Auges auf Farbänderungen wird erwogen, daß die Vertikal-Interpolationsschaltung 32 für das Chrominanzsignal auf das Vertikal-Detail-Filter 810, die Subtraktionsschaltung 812, den Chrominanzsignal-Inverter 813 und den Chrominanzsignal-Demodulator 814 reduziert wird, wodurch vollständig die 1H-Verzögerungselemente 816 und 826, die Vervielfacher 818, 820, 826 und 828, die Addierer 822 und 832 und die Abtastwert-Teilerschaltungen 824 und 834 entfallen, ohne ernsthaft die Qualität des wiedergegebenen Bildes zu beeinträchtigen. Die von den Schaltungen 32 gelieferten vertikal interpolierten I- und Q-Farbdifferenzsignale werden der Farbdifferenzsignal-Horizontal-Interpolationsschaltung 34 zugeführt. Fig. 9 ist ein Blockdiagramm, das die Schaltung zeigt, die zur Verwendung als Horizontal-Interpretationsschaltung 34 geeignet ist. Die zur Bildung des interpolierten Farbdifferenzsignals Q verwendete Schaltung 950 ist identisch mit der Schaltung, die zur Bildung des interpolierten I-Farbdifferenzsignals verwendet wird, und daher ist die Schaltung 950 als einzelner Block dargestellt. Die zur Bildung des interpolierten I-Farbdifferenzsignals verwendete Schaltung 910 ist selbst identisch mit der Schaltung 710, die zur Bildung des horizontal interpolierten Luminanzsignals verwendet wird, und demzufolge werden die Schaltung 910 und die Schaltung 950 nicht in Einzelheiten beschrieben. Die horizontal und vertikal interpolierten Farbdifferenzsignale I'' und Q'', die von den entsprechenden Schaltungen 910 und 950 geliefert werden, können beispielsweise üblichen Farbdifferenzsignal-Verarbeitungsschaltungen (nicht dargestellt) zugeführt und mit dem Signal Y'' kombiniert werden, um ein vergrößertes Bild zu erzeugen.

Claims

1. Schaltung zur Entwicklung eines vergrößerten Videobildes mit:

einer Taktsignalquelle (12), deren Frequenz etwa gleich einer vorgegebenen Frequenz ist;

Speichermitteln (16) zur Lieferung von Abtastungen, die aufeinanderfolgende Teile eines unvergrößerten Bildes in Augenblicken darstellen, die durch bin Speicherausgangssteuersignal bestimmt sind, gekennzeichnet durch:

Mittel zur Erzeugung von Steuersignalen mit:

einer Quelle (24) für einen digitalen Wert N;

Akkumulationsmitteln (20; 410; 412) für digitale Modulo-M-Werte, die mit der Quelle für einen digitalen Wert N verbunden sind und auf das Taktsignal ansprechen, um den digitalen Wert N zu einem gespeicherten digitalen Wert zu addieren, und um die resultierende Summe Modulo M als den gespeicherten digitalen Wert zu speichern; und

Mitteln (22; 444) zur Erzeugung eines Speicherausgangssteuersignals, die mit den Mitteln zur Akkumulation des Modul-M- Wertes verbunden sind und auf den Wert der dadurch entwickelten Summe und auf das Taktsignal ansprechen, um das Speicherausgangssteuersignal zu erzeugen; und

Abtast-Verarbeitungsmittel (28, 29, 30, 32, 34), die mit den Speichermitteln verbunden sind und auf die von diesen gelieferten Abtastungen für deren Interpolation ansprechen, um Abtastungen zu erzeugen, die das vergrößerte Videobild in durch das Taktsignal bestimmten Augenblicken darstellen; wobei das vergrößerte Bild eine Größenzunahme entlang einer linearen Dimension um einen Faktor M/N relativ zu dem unvergrößerten Bild erfährt, wobei N und M positive ganze Zahlen sind.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Speichermittel (16) einschließen:

einen Speicher mit willkürlichem Zugriff (218, 220) mit einem Adressen-Eingangsanschluß zum Halten von Abtastungen, die die aufeinanderfolgenden Teile des unvergrößerten Bildes an jeweils unterschiedlichen Speicherplätzen darstellen, die jeweils aufeinanderfolgenden Adressenwerten entsprechen;

Adressen-Registermittel (444) zum Halten eines dem Adressen-Eingangsanschluß des Speichers mit willkürlichem Zugriff zugeführten Adressenwertes; und

Adressen-Fortschaltmittel (442), die auf das Speicherausgangssteuersignal ansprechen, um wahlweise den in den Adressen-Registermitteln gehaltenen Wert in Augenblicken fortzuschalten, die durch das Taktsignal bestimmt sind; und

daß die Speichermittel in durch das Taktsignal bestimmten Augenblicken Abtastungen liefern, die Teile des unvergrößerten Bildes darstellen, die Adressenwerten entsprechen, die dem Adressen- Eingangsanschluß des Speichers mit willkürlichem Zugriff zugeführt werden.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Mittel zur Erzeugung des Steuersignals ferner Mittel (414 bis 420) zur Lieferung eines Signals enthalten, das etwa gleich einer invertierten Version eines vorgegebenen Teils der von den Mitteln zur Akkumulierung digitaler Werte gelieferten Summe, verzögert um eine Periode des Taktsignals, ist, und

daß die Mittel zur Erzeugung des Speicherausgangssteuersignals Mittel (436) zur Erzeugung des Speicherausgangssteuersignals enthalten, das einen ersten Zustand hat, wenn der Wert des vorgegebenen Teils der von den Akkumulationsmitteln für digitale Werte entwickelten Summe und der von den Abtast-Invertierungs- und Verzögerungsmitteln gelieferte Wert in einem vorgegebenen Bereich von Werten liegen, und das sonst einen zweiten Zustand hat;

wobei die Adressen-Fortschaltmittel (442) der Speichermittel beeinflußt werden, um den in den Adressen-Registermitteln gehaltenen Wert nur dann fortzuschalten, wenn sich das Speicherausgangssteuersignal in dem zweiten Zustand befindet.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß

eine Quelle (14) für Videosignal-Abtastdaten, die aufeinanderfolgende horizontale Zeilen eines in einem Raster abgetasteten Videobildes darstellen, vorgesehen ist;

daß die Speichermittel (16) mit der Quelle für Videosignal- Abtastdaten verbunden ist, um Abtastungen zu speichern, die eine der horizontalen Zeilen in Augenblicken darstellen, die durch das Taktsignal bestimmt sind, und um die gespeicherten Abtastungen in Augenblicken zu liefern, die durch das Speicherausgangssteuersignal bestimmt sind;

daß die Abtast-Verarbeitungsmittel (30, 34) Abtastungen erzeugen, die eine horizontale Zeile des vergrößerten Videobildes in Augenblicken darstellen, die durch das Taktsignal bestimmt sind;

wobei ein vorgegebener Teil der Zeile des vergrößerten Bildes in ihren Abmessungen um einen Faktor M/N relativ zu den Zeilen des Videobildes vergrößert wird, das durch die Videosignal-Abtastdaten dargestellt wird, die von der Quelle für Videosignal- Abtastdaten geliefert werden.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß

die Abtast-Verarbeitungsmittel Abtastwert- Interpolationsmittel (720 bis 730) enthalten, die mit den Speichermitteln verbunden sind und auf ein Interpolations-Steuersignal ansprechen, um zwischen dadurch erzeugten Paaren von aufeinanderfolgenden Abtastwerten zu interpolieren und Abtastungen zu erzeugen, die die eine horizontale Zeile des vergrößerten Bildes darstellen; und

daß die Mittel zur Erzeugung von Steuersignalen ferner Mittel (758 bis 776) zur Erzeugung von Interpolations-Steuersignalen enthalten, die auf den Wert der Summe ansprechen, die von den Mitteln zur Akkumulation von digitalen Werten geliefert werden, um das Interpolations-Steuersignal zu erzeugen.

6. Schaltung nach Anspruch 5, gekennzeichnet durch Speichermittel, die einschließen:

einen Speicher mit willkürlichem Zugriff (714, 716) mit einem Adressen-Eingangsanschluß zum Halten von Abtastungen, die von der Quelle für Videosignal-Abtastdaten geliefert werden, die die eine Zeile des in einem Raster abgetasteten Videobildes darstellen;

Adressen-Registermittel (734, 736) zum Halten eines dem Adressen-Eingangsanschluß des Speichers mit willkürlichem Zugriff zugeführten Adressenwertes;

Adressen-Fortschaltmittel (738), die auf das Speicherausgangssteuersignal ansprechen, um wahlweise den in den Adressen-Registermitteln gehaltenen Adressenwert in Augenblicken fortzuschalten, die durch das Taktsignal bestimmt sind; und

wobei die Speichermittel Abtastungen des Videosignals liefern, die den Adressenwerten entsprechen, die dem Adressen- Eingangsanschluß in Augenblicken zugeführt werden, die durch das Taktsignal bestimmt sind.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die von den Mitteln (756, 758) zur Akkumulation digitaler Werte gelieferte Summe ein digitaler B-Bit-Wert ist, wobei B eine positive ganze Zahl ist, so daß 2B=M;

daß die Mittel zur Erzeugung von Interpolations-Steuersignalen mit den Mitteln zur Akkumulation digitaler Abtastwerte verbundene Mittel (748 bis 754) enthalten, um die R bedeutsamsten Bits (most significant bits) der von dem Mitteln zur Akkumulation digitaler Werte gelieferten Summe zu invertieren, wobei R eine ganze Zahl kleiner als B ist und Verzögerungsmittel (760) mit den Invertierungsmitteln verbunden sind, um die R invertierten bedeutsamsten Bits um eine Zeitspanne zu verzögern, die etwa gleich einer Periode des Taktsignals ist; und

daß die Mittel zur Erzeugung des Speicherausgangssteuersignals erste Gattermittel (746) enthalten, um das invertierte logische UND des bedeutsamsten Bits der von den Akkumulationsmitteln gelieferten B-Bit-Summe und des bedeutsamsten Bits des von den Verzögerungsmitteln gelieferten R-Bit-Wertes zu bilden, und zweite Gattermittel (744), um das logische UND des Taktsignals und der von den ersten Gattermitteln gelieferten Werte zu bilden und damit das Speicherausgangssteuersignal zu erzeugen.