DE3827313A1

DE3827313A1 - DIGITAL PROCESSING SYSTEM, PARTICULARLY VIDEO IMAGE PROCESSOR

Info

Publication number: DE3827313A1
Application number: DE19883827313
Authority: DE
Inventors: Harvey Lee Van Kasdan; John Liberty
Original assignee: International Remote Imaging Systems Inc
Current assignee: Iris International Inc
Priority date: 1987-08-14
Filing date: 1988-08-11
Publication date: 1989-02-23
Also published as: GB8819083D0; GB2208728A; FR2619462A1; AU2096388A; JPH0194470A

Abstract

A digital image processor 10 comprises a master controller 30 and a plurality of digital modules 34, 36, 38, 40 for storing and processing data. The master controller 30 controls the operation of the processing and storing modules 34, 36, 38, 40 via a control bus 32. A plurality of data buses A-I interconnects the processing and storing modules 34, 36, 38, 40. Within each module is a communication switch and a logic unit which is responsive to the control signal along the control bus 32 for connecting one or more of the data buses to the communication switch of the module. Dynamic reconfiguring of the system is thus possible. <IMAGE>

Description

Die Erfindung betrifft ein digitales Verarbeitungssystem mit mehreren Datenbussen und insbesondere auf einen Videobildprozessor zur Ver arbeitung eines Videobildes, der mehrere Prozessormodule, mehrere Spei chermodule sowie mehrere Datenbusse aufweist, welche die Speicher- und Prozessormodule miteinander verbinden.The invention relates to a digital processing system with several Data buses and in particular on a video image processor for ver Processing a video image, the multiple processor modules, multiple storage chermodule and several data buses, which the memory and Connect processor modules together.

Digitalprozessoren sind allgemein bekannt und können für die verschiedensten Zwecke verwendet werden. Ein solcher Zweck ist die Verarbeitung eines Video bildes, welches üblicherweise von einer analogen Quelle, beispielsweise einer Videokamera, geliefert wird. Das analoge Videosignal der Video quelle wird digitalisiert und das digitalisierte Videobild anschließend in einem Digitalspeicher gespeichert und mit einem Digitalprozessor ver arbeitet.Digital processors are well known and can be used for a wide variety of purposes Purposes. One such purpose is the processing of a video image, which is usually from an analog source, for example a video camera. The analog video signal of the video source is digitized and then the digitized video image stored in a digital memory and ver. with a digital processor is working.

Da ein Videobild eine große Anzahl von Bildelementen (Pixel) oder Video bildpunkten aufweist, muß ein Videoprozessor eine große Menge Daten ver arbeiten. Bisher hat noch kein Videoprozessor das Problem angegangen, große Datenmengen zu verarbeiten, wie sie bei der Bildverarbeitung an fallen.Because a video image has a large number of picture elements (pixels) or video pixels, a video processor must ver a large amount of data work. So far, no video processor has addressed the problem to process large amounts of data as they occur in image processing fall.

In den nachfolgend genannten US-Patentschriften sind digitale Prozessoren allgemein beschrieben: US-PS 45 42 455, 45 03 511, 45 94 655, 43 27 355, 43 46 438 und 44 67 409. Zwar ist in der zuletzt genannten US-Patent schrift eine flexible Rechnerarchitektur beschrieben, aber die speziellen Probleme der effizienten Handhabung großer Datenmengen, insbesondere bei der Videobildverarbeitung, werden nicht angesprochen.In the US patents mentioned below there are digital processors generally described: US-PS 45 42 455, 45 03 511, 45 94 655, 43 27 355, 43 46 438 and 44 67 409. Although in the latter US patent Scripture described a flexible computer architecture, but the special Problems with the efficient handling of large amounts of data, especially with video image processing are not addressed.

Mit der vorliegenden Erfindung wird ein digitales Verabeitungssystem offen bart, welches mehrere digitale elektronische Module aufweist. Zu jedem der Module gehört eine Kommunikationseinrichtung. Die Module verarbeiten und speichern Daten. Die Module sind durch mehrere Datenbusse verbunden. Jeder Datenbus hat mehrere Kommunikationswege. Eine Hauptsteuereinheit ist mit einem Steuerbus verbunden, der mehrere Kommunikationswege auf weist. Der Steuerbus verbindet die Hauptsteuereinheit mit jedem einzelnen der Module. Die Hauptsteuereinheit steuert den Betrieb der Module, indem sie Steuersignale über den Steuerbus schickt. In jedem Modul ist ferner eine auf die Steuersignale vom Steuerbus ansprechende Ein richtung vorhanden, um die Kommunikationseinrichtung dieses Moduls mit einem oder mehreren der Datenbusse zu verbinden.The present invention opens up a digital processing system beard, which has several digital electronic modules. To each the module belongs to a communication device. Process the modules and save data. The modules are connected by several data buses. Each data bus has several communication channels. A main control unit is connected to a control bus that has multiple communication channels points. The control bus connects the main control unit to each one of the modules. The main control unit controls the operation of the modules, by sending control signals over the control bus. In every module is also an responsive to the control signals from the control bus direction available to the communication device of this module connect to one or more of the data buses.

Im folgenden ist die Erfindung mit weiteren vorteilhaften EinzeTheiten anhand schematisch dargestellter Ausführungsbeispiele häher erläutert. In den Zeichnungen zeigt:The invention is as follows with further advantageous details explained in more detail using schematically illustrated exemplary embodiments. In the drawings:

Fig. 1 ein Blockschema eines Abbildungssystems mit dem Videobild prozessor gemäß der Erfindung; Figure 1 is a block diagram of an imaging system with the video image processor according to the invention.

Fig. 2 ein Blockschaltbild des Videobildprozessors gemäß der Erfindung mit mehreren Modulen und mehreren Datenbussen; Fig. 2 is a block diagram of the video image processor according to the invention having multiple modules and a plurality of data buses;

Fig. 3 ein Blockschema des Teils jedes Moduls des Videobildprozessors gemäß der Erfindung mit Kommunikationseinrichtungen und Logik steuereinrichtungen zum Verbinden eines oder mehrere der Daten busse mit dem Modul; Fig. 3 is a block diagram of the part of each module of the video image processor according to the invention with communication devices and logic control devices for connecting one or more of the data buses with the module;

Fig. 4 ein Detailschaltbild einer Implementierung der in Fig. 3 ge zeigten Logikeinheit; Fig. 4 is a detailed circuit diagram of an implementation of the logic unit shown in Fig. 3;

Fig. 5 (a-c) jeweils ein Blockschema unterschiedlicher möglicher Konfi gurationen der Verbindung von Modulen mit Datenbussen; Fig. 5 (ac) each a block diagram of different possible configurations of the connection of modules with data buses;

Fig. 6 ein Blockschema eines weiteren Ausführungsbeispiels eines Video bildprozessors gemäß der Erfindung mit mehreren Datenbussen, die elektronisch geschaltet werden können; Figure 6 is a block diagram of another embodiment of a video image processor according to the invention with multiple data buses that can be switched electronically.

Fig. 7 ein Blockschema des Teils des Videobildprozessors gemäß Fig. 6, der die Logikeinheit und eine Adressier-Decodier-Einheit so wie die Schalteinrichtung zum elektronischen Schalten der Daten busse des Videobildprozessors gemäß Fig. 6 zeigt; FIG. 7 shows a block diagram of the part of the video image processor according to FIG. 6, which shows the logic unit and an addressing-decoding unit as well as the switching device for electronically switching the data buses of the video image processor according to FIG. 6;

Fig. 8 (a-c) verschiedene mögliche Verkörperungen als Ergebnis des Schaltens der Datenbusse des in Fig. 6 gezeigten Videobild prozessors; Fig. 8 (ac) shows various possible embodiments as a result of switching the data buses of the video image processor shown in Fig. 6;

Fig. 9 ein Detailschaltbild eines Teils der Schalt- und Logik einheit des Videobildprozessors gemäß Fig. 6; FIG. 9 shows a detailed circuit diagram of part of the switching and logic unit of the video image processor according to FIG. 6;

Fig. 10 ein Blockschema des Videoprozessormoduls des in Fig. 2 oder 6 gezeigten Videobildprozessors; Fig. 10 is a block diagram of the video processor module of the video image processor shown in Fig. 2 or 6;

Fig. 11 ein Blockschema eines Bildspeichermoduls des Videobild prozessors gemäß Fig. 2 oder 6; FIG. 11 shows a block diagram of an image memory module of the video image processor according to FIG. 2 or 6;

Fig. 12 ein Blockschema eines Morphologie-Prozessormoduls des Videobildprozessors gemäß Fig. 2 oder 6; FIG. 12 is a block diagram of a morphology processor module of the video image processor according to FIG. 2 or 6;

Fig. 13 ein Blockschema eines Graphik-Steuermoduls des Video bildprozessors gemäß Fig. 2 oder 6; Fig. 13 is a block diagram of a graphics control module of the video image processor shown in Fig. 2 or 6;

Fig. 14 ein Blockschema der Hauptsteuereinheit des Videobild prozessors gemäß Fig. 2 oder 6; Fig. 14 is a block diagram of the main control unit of the video image processor shown in Fig. 2 or 6;

Fig. 15 ein Schaltkreisdiagramm einer anderen Implementierung einer Logikeinheit. Fig. 15 is a circuit diagram of another implementation of a logic unit.

In Fig. 1 ist ein Abbildungssystem 8 gezeigt, bei dem ein Videobild prozessor 10 gemäß der Erfindung Verwendung findet. Das Abbildungssystem 8 weist den Videobildprozessor 10 auf, der analoge Videosignale von einer Farbkamera 12 empfängt, die optisch an eine Fluoreszenz-Auflicht einheit 14 angeschlossen ist, welche durch ein Mikroskop 16 fokussiert und auf einen Objekttisch 18 gerichtet ist. Eine Beleuchtung 20 liefert die notwendige elektromagnetische Strahlung. Der Videobildprozessor 10 kommuniziert mit einem Hostrechner 22. Zusätzlich ist im Hostrechner 22 Software 24 für dessen Betrieb gespeichert. Schließlich wird noch das Ausgangssignal des Videobildprozessors 10 von einem Farbmonitor als Anzeigegerät 26 empfangen.In Fig. 1, an imaging system 8 is shown, in which a video image processor 10 is used according to the invention. The imaging system 8 has the video image processor 10 , which receives analog video signals from a color camera 12 , which is optically connected to a fluorescent incident light unit 14 , which is focused by a microscope 16 and directed onto an object table 18 . Illumination 20 provides the necessary electromagnetic radiation. The video image processor 10 communicates with a host computer 22 . In addition, software 24 for its operation is stored in the host computer 22 . Finally, the output signal of the video image processor 10 is received by a color monitor as a display device 26 .

Der Videobildprozessor 10 kann vielfach verwendet werden. Bei dem in Fig. 1 gezeigten Ausführungsbeispiel wird das Abbildungssystem 8 zum Analysieren biologischer Proben, beispielsweise der Bestandteile von Blut, benutzt. Die biologische Probe wird auf einen Objektträger ge geben und auf den Objekttisch 18 gebracht. Das von der Farbkamera 12 durch das Mikroskop 16 von dem Objektträger aufgenommene Videobild wird in dem Videobildprozessor 10 gemäß der Erfindung verarbeitet.The video image processor 10 can be used in many ways. In the exemplary embodiment shown in FIG. 1, the imaging system 8 is used for analyzing biological samples, for example the components of blood. The biological sample is placed on a slide and placed on the stage 18 . The video image captured by the color camera 12 through the microscope 16 from the slide is processed in the video image processor 10 according to the invention.

Bei dem bevorzugten Ausführungsbeispiel ist der Hostrechner 22 ein Mikroprozessor Motorola 68000, der mit dem Videobildprozessor 10 gemäß der Erfindung über einen Q-Bus kommuniziert. Der Q-Bus ist ein von Digital Equipment Corporation entwickeltes, standardisiertes Kommunikationsprotokoll.In the preferred embodiment, host computer 22 is a Motorola 68000 microprocessor that communicates with video image processor 10 according to the invention via a Q-bus. The Q-Bus is a standardized communication protocol developed by Digital Equipment Corporation.

Wie Fig. 2 zeigt, weist der Videobildprozessor 10 eine Hauptsteuerein heit 30 und eine Vielzahl elektronischer Digitalmodule auf. In Fig. 2 sind mehrere Prozessormodule gezeigt, nämlich ein Videoprozessor 34, Graphik-Kontroller-Prozessor 36, Morphologie-Prozessor 40, sowie mehrere Bildspeichermodule 38 a, 38 b und 38 c. Diese Bildspeichermodule speichern Daten, welche die Videobilder repräsentieren. In den Pro zessormodulen werden die Daten oder die Videobilder verarbeitet. Die Hauptsteuereinheit 30 kommuniziert mit jedem der Digitalmodule 34, 36, 38 und 40 über einen Steuerbus 32. Darüber hinaus kommunizieren die Digitalmodule 34, 36, 38 und 40 über eine Vielzahl von Datenbussen 42 miteinander.As shown in FIG. 2, the video image processor 10 has a main control unit 30 and a plurality of electronic digital modules. In Fig. 2, several processor modules are shown, namely a video processor 34 , graphics controller processor 36 , morphology processor 40 , and several image storage modules 38 a , 38 b and 38 c . These image storage modules store data that represent the video images. The data or video images are processed in the processor modules. The main control unit 30 communicates with each of the digital modules 34 , 36 , 38 and 40 via a control bus 32 . In addition, the digital modules 34 , 36 , 38 and 40 communicate with one another via a large number of data buses 42 .

Im Videobildprozessor 10 gemäß der Erfindung steuert die Hauptsteuer einheit 30 den Betrieb jedes einzelnen der digitalen Module 34, 36, 38 und 40 dadurch, daß sie Steuersignale über den Steuerbus 32 schickt. Der Steuerbus 32 umfaßt mehrere Leitungen, nämlich 8 Bit-Leitungen für Adressen, 16 Bit-Leitungen für Daten, 4 Bit-Leitungen für Steuerung, eine Leitung für Vertikalsync und eine Leitung für Horizontalsync. Darüber hinaus sind zahlreiche Stromversorgungs- und Erdleitungen vor gesehen. Zu den 4 Steuer-Bits gehören ein Signal für TAKT, ADAV, CMD und WRT (die Funktion dieser Steuersignale wird weiter unten noch näher beschrieben). In the video image processor 10 according to the invention, the main control unit 30 controls the operation of each of the digital modules 34 , 36 , 38 and 40 by sending control signals over the control bus 32 . Control bus 32 includes multiple lines, namely 8 bit lines for addresses, 16 bit lines for data, 4 bit lines for control, one line for vertical sync and one line for horizontal sync. In addition, numerous power supply and earth lines are provided. The 4 control bits include a signal for TAKT, ADAV, CMD and WRT (the function of these control signals is described in more detail below).

Die Datenbusse 42, welche die Module 34, 36, 38 und 40 miteinander verbinden, umfassen neun 8 Bit breite Datenbusse 42, welche mit 42 A, 42 B, 42 C, 42 D, 42 E, 42 F, 42 G, 42 H bzw. 42 I bezeichnet sind.The data buses 42 , which connect the modules 34 , 36 , 38 and 40 to one another, comprise nine 8-bit wide data buses 42 , which are 42 A , 42 B , 42 C , 42 D , 42 E , 42 F , 42 G , 42 H and 42 I are designated.

Innerhalb jedes Moduls 34, 36, 38 und 40 ist eine Kommunikationsein richtung 54 enthalten. Ferner enthält jedes Modul eine Logikeinheit 52, welche auf die Steuersignale auf dem Steuerbus 32 anspricht, um die Kommunikationseinrichtung 54 jedes Moduls mit einem oder mehreren der Datenbusse 42 zu verbinden.A communication device 54 is contained within each module 34 , 36 , 38 and 40 . Each module also includes a logic unit 52 that is responsive to the control signals on the control bus 32 to connect the communication device 54 of each module to one or more of the data buses 42 .

In Fig. 3 ist ein Blockschaltbild desjenigen Teils jedes Moduls sche matisch dargestellt, der auf die Steuersignale auf den Steuerbus 32 anspricht, um einen oder mehrere der Datenbusse 42 mit der Kommunikations einrichtung 54 innerhalb jedes der Module zu verbinden. So zeigt Fig. 3 einen Adressendecodierer 50, der mit den acht Adressenleitungen des Steuerbus 32 verbunden ist. Der Adressendecodierer 50 gibt auch ein Signal 56 ab, welches die zugehörige Logikeinheit 52 aktiviert. Da jede Logikeinheit 52 eine eindeutige Adresse hat, sendet er Adressendeco dierer 50 ein Signal 56, das diese Logikeinheit 52 aktiviert, wenn die vorhandene Adresse gleich der Adresse der betreffenden Logikeinheit 52 ist. Innerhalb jedes Moduls können mehrere Logikeinheiten 52 jeweils mit zugeordnetem Adressendecodierer 50 vorhanden sein. Jede dieser Logikeinheiten 52 kann verschiedene Aufgaben ausführen.In Fig. 3, a block diagram of that part of each module is shown schematically, which responds to the control signals on the control bus 32 to connect one or more of the data buses 42 to the communication device 54 within each of the modules. Thus, FIG. 3 shows an address decoder 50 which is connected to the eight address lines of the control bus 32nd The address decoder 50 also emits a signal 56 which activates the associated logic unit 52 . Since each logic unit 52 has a unique address, it sends the address decoder 50 a signal 56 which activates this logic unit 52 if the existing address is equal to the address of the logic unit 52 concerned. A plurality of logic units 52, each with an assigned address decoder 50, can be present within each module. Each of these logic units 52 can perform different tasks.

Die Logikeinheit 52 erhält die 16 Datenbits von den 16 Bits des Daten teils des Steuerbus 32. Ferner kann die Logikeinheit 52 auch mit den vier Steuerleitungen TAKT, ADAV, CMD, WRT des Steuerbus 32 sowie Ver tikalsync und Horizontalsync verbunden werden. Die Logikeinheit 52 steuert dann den Betrieb von mehreren "tristate"-Transceivern 54 A, 54 B, 54 C, 54 D, 54 E, 54 F, 54 G, und 54 I, wobei darauf hingewiesen sei, daß acht einzelne tristate-Transceiver 54 für die tristate-Transceiver- Gruppe 54 A und acht einzelne tristate-Transceiver für die tristate-Trans ceiver-Gruppe 54 B usw. vorhanden sind. Die Funktion der tristate- Transceiver 54 besteht darin, eine oder mehrere der Datenbusse 42 A mit Funktionen innerhalb des Moduls zu verbinden, von dem die Logik einheit 52 und der Adressendecodierer 50 einen Teil bildet. Zusätzlich kann innerhalb des Moduls ein Kreuzschienenverteiler 58 mit allen Aus gängen der tristate-Transceiver 54 verbunden sein und die vielen tristate-Transceiver 54 auf einen einzigen 8 Bit breiten Bus 60 multiplexen.The logic unit 52 receives the 16 data bits from the 16 bits of the data part of the control bus 32 . Furthermore, the logic unit 52 can also be connected to the four control lines TAKT, ADAV, CMD, WRT of the control bus 32, as well as vertical sync and horizontal sync. The logic unit 52 then controls the operation of several "tristate" transceivers 54 A , 54 B , 54 C , 54 D , 54 E , 54 F , 54 G , and 54 I , it being noted that eight individual tristate transceivers 54 for the tristate transceiver group 54 A and eight individual tristate transceivers for the tristate trans ceiver group 54 B etc. are present. The function of the tristate transceiver 54 is to connect one or more of the data buses 42 A with functions within the module, of which the logic unit 52 and the address decoder 50 forms part. In addition, a crossbar distributor 58 can be connected to all outputs of the tristate transceivers 54 within the module and the many tristate transceivers 54 can be multiplexed onto a single 8-bit wide bus 60 .

Fig. 4 zeigt stark vereinfacht ein Beispiel des Adressendecodierers 50 der Logikeinheit 52 sowie eine der Transceiver-Gruppen 54 A, zum An schluß an den Datenbus 42 A. Wie schon erwähnt, kommen die acht Adressen signalleitungen des Steuerbus 32 am Adressendecodierer 50 an. Wenn eine auf den Adressenleitungen des Steuerbus 32 anstehende Adresse richtig in die Adresse der Logikeinheit 52 zu decodieren ist, gibt der Adressende codierer 50 ein hoch gehendes Signal 56 ab, das der Logikeinheit 52 zugeführt wird. Der Adressendecodierer 50 kann in üblicher Weise auf gebaut sein. Fig. 4 shows a greatly simplified example of the address decoder 50 of the logic unit 52 and one of the transceiver groups 54 A , for connection to the data bus 42 A. As already mentioned, the eight address signal lines of the control bus 32 arrive at the address decoder 50 . If an address pending on the address lines of the control bus 32 is to be decoded correctly into the address of the logic unit 52 , the address end encoder 50 emits a high-going signal 56 which is fed to the logic unit 52 . The address decoder 50 can be constructed in the usual manner.

Zu der Logikeinheit 52 gehören zwei UND-Gatter 62 A und 62 B, deren Aus gänge mit einem J-K-Flipflop 64 A bzw. 64 B verbunden sind. Diese UND- Gatter 62 A und 62 B erhalten an einem Eingang das Steuersignal 56 vom Adressendecodierer 50. Der jeweils andere Eingang der UND-Gatter 62 A und 62 B kommt von den Datenleitungen des Steuerbus 32 an. Wenn der Adressendecodierer 50 feststellt, daß die Logikeinheit 52 aktiviert werden muß, was durch die korrekte Adresse auf den Adressenleitungen des Steuerbus 32 festgestellt wird, dann gattert das hochgehende Signal 56 die auf den Datenleitungen des Steuerbus 32 anstehenden Daten in die J-K-Flipflops 64 A und 64 B. Die Ausgänge der J-K-Flip flops 64 A und 64 B werden zum Steuern der acht tristate-Transceiver 54 A ₀ bis 54 A ₇ benutzt. Jeder der acht tristate-Transceiver ist mit einem Anschluß mit einem der acht Bit-Datenübertragungswege des Bus 42 A verbunden, während der andere Anschluß mit elektronischen Elementen innerhalb des Moduls verbunden ist.The logic unit 52 includes two AND gates 62 A and 62 B , the outputs of which are connected to a JK flip-flop 64 A and 64 B , respectively. These AND gates 62 A and 62 B receive the control signal 56 from the address decoder 50 at one input. The other input of the AND gates 62 A and 62 B arrives from the data lines of the control bus 32 . If the address decoder 50 determines that the logic unit 52 must be activated, which is determined by the correct address on the address lines of the control bus 32 , then the high-going signal 56 gates the data present on the data lines of the control bus 32 into the JK flip-flops 64 A. and 64 B. The outputs of the JK flip-flops 64 A and 64 B are used to control the eight tristate transceivers 54 A ₀ to 54 A ₇ . Each of the eight tristate transceivers is connected to one connector with one of the eight bit data transmission paths of the bus 42 A , while the other connector is connected to electronic elements within the module.

Die tristate-Transceiver 54 A haben, wie der Name andeutet, drei ver schiedene Zustände. Sie können für eine Datenübertragung zum Datenbus 42 A sorgen, sie können für eine Datenübertragung vom Datenbus 42 A sorgen, und sie können schließlich eine offene Stellung einnehmen, bei der keine Datenübertragung vom oder zum Datenbus 42 A erfolgt. Als Beispiele für solche tristate-Transceiver 54 A seien Komponenten der Firma Texas Instruments mit der Bezeichnung 74AS620 genannt. Diese tristate- Transceiver 54 A haben zwei Eingänge. Wenn die tristate-Transceiver Eingänge 0 und 1 erhalten, bezeichnen diese eine Datenübertragung in einer Richtung. Wenn die tristate-Transceiver Eingänge 1 und 0 erhalten, bezeichnen diese eine Datenübertragung in entgegengesetzter Richtung. Wenn die tristate-Transceiver 54 A auf beiden Eingängen 0 erhalten, dann befinden sich die Transceiver 54 A in offener Stellung. Da alle tristate- Transceiver 54 A ₀ bis 54 A ₇ in der gleichen Weise geschaltet werden, d. h. entweder alle acht Leitungen sind mit dem Datenbus 42 A verbunden oder nicht, wird der Ausgang der J-K-Flipflops 64 A und 64 B benutzt, um alle acht Transceiver zur Verbindung mit einem der Datenbusse anzusteuern. Die Logikeinheit 52 kann auch andere Flipflops und Steuergatter zur Steuerung anderer tristate-Transceiver aufweisen, die in 8er-Gruppen gruppiert sind, um das Schalten bei der Wahl des Anschlusses an einen oder mehrere der anderen Datenbusse 42 zusammenzufassen.As the name suggests, the tristate transceivers 54 A have three different states. They can provide data transmission to the 42 A data bus, they can provide data transmission from the 42 A data bus, and finally they can assume an open position in which there is no data transmission from or to the 42 A data bus. Examples of such tristate transceivers 54 A include components from Texas Instruments with the designation 74AS620. These 54 A tristate transceivers have two inputs. If the tristate transceivers receive inputs 0 and 1 , they indicate a data transmission in one direction. If the tristate transceivers receive inputs 1 and 0 , they indicate data transmission in the opposite direction. If the tristate transceivers 54 A receive 0 on both inputs, then the transceivers 54 A are in the open position. Since all tristate transceivers 54 A ₀ to 54 A ₇ are switched in the same way, ie either all eight lines are connected to data bus 42 A or not, the output of JK flip-flops 64 A and 64 B is used to all control eight transceivers for connection to one of the data buses. The logic unit 52 can also have other flip-flops and control gates for controlling other tristate transceivers, which are grouped in groups of 8 in order to summarize the switching when selecting the connection to one or more of the other data buses 42 .

Da die Verbindung eines oder mehrerer der Datenbusse 42 mit einem oder mehreren der Module 34, 36, 38 und 49 durch den Steuerbus 32 gesteuert wird, können die Datenwege für den Anschluß der Datenbusse 42 A-42 I dynamisch rekonfiguriert werden.Since the connection of one or more of the data buses 42 to one or more of the modules 34 , 36 , 38 and 49 is controlled by the control bus 32 , the data paths for the connection of the data buses 42 A - 42 I can be dynamically reconfigured.

In Fig. 5a ist eine mögliche Konfiguration mit den dynamisch rekonfi gurierbaren Datenbussen 42 gezeigt. Da jeder Datenbus 42 8 Bit breit ist, können die Module 34, 36, 38 und 40 so angeschlossen werden, daß sie gleichzeitig Daten von zwei Datenbussen, z. B. 42 A und 42 B empfangen. Das ist Datenverarbeitung im Parallelbetrieb, bei der 16 Bits Daten gleichzeitig längs des Datenbus verarbeitet werden. Die Datenbusse 42 können also gekuppelt werden, um die Bandbreite der Datenübertragung zu vergrößern.In Fig. 5a shows a possible configuration with the dynamically rekonfi gurable data buses 42 is shown. Since each data bus 42 is 8 bits wide, the modules 34 , 36 , 38 and 40 can be connected so that they simultaneously receive data from two data buses, e.g. B. 42 A and 42 B received. This is data processing in parallel, in which 16 bits of data are processed simultaneously along the data bus. The data buses 42 can thus be coupled in order to increase the bandwidth of the data transmission.

In Fig. 5b ist eine andere mögliche Konfiguration für die Datenbusse 42 dargestellt. Bei dieser Betriebsweise kann Modul 34 Daten auf dem Daten bus 42 A zum Modul 36 senden. Modul 36 kann Daten zum Modul 38 über den Datenbus 42 B kommunizieren, schließlich kann Modul 38 mit Modul 40 über den Datenbus 42 C kommunizieren. Bei dieser Betriebsweise, die als Pipeline verarbeitung bezeichnet wird, können Daten von einem Modul zum anderen sequentiell oder gleichzeitig fließen, da sie auf getrennten und eindeuti gen Datenbussen fließen werden.Another possible configuration for the data buses 42 is shown in FIG. 5b. In this mode of operation, module 34 can send data on data bus 42 A to module 36 . Module 36 can communicate data to module 38 via data bus 42 B , finally module 38 can communicate with module 40 via data bus 42 C. In this mode of operation, referred to as pipeline processing, data can flow from one module to another sequentially or simultaneously since it will flow on separate and unique data buses.

In Fig. 5c ist noch eine weitere mögliche Konfiguration für den Datenbus 42 dargestellt. Diese Betriebsweise wird Makro-Interleaving genannt. Wenn z. B. Modul 34 Daten rascher verarbeiten oder senden kann als die Module 36 oder 38 sie empfangen können, kann Modul 34 jedes ungerade Datenbyte über Datenbus 42 A zum Modul 36 und jedes gerade Datenbyte über Datenbus 42 B zum Modul 38 senden. Auf diese Weise können Daten mit der Geschwindigkeit des schnellsten Moduls gespeichert oder verarbeitet werden. Hierin ist ein Unterschied gegenüber dem Stand der Technik zu sehen, bei dem mehrere Mo dule mit der Geschwindigkeit des langsamsten Moduls betrieben werden müssen.A further possible configuration for the data bus 42 is shown in FIG. 5c. This mode of operation is called macro interleaving. If e.g. B. Module 34 can process or send data faster than modules 36 or 38 can receive it, module 34 can send every odd byte of data via data bus 42 A to module 36 and every even data byte via data bus 42 B to module 38 . In this way, data can be saved or processed at the speed of the fastest module. This is a difference from the prior art, in which several modules have to be operated at the speed of the slowest module.

Wie aus den Beispielen der Fig. 5a bis 5c hervorgeht, kann also mit einer dynamisch rekonfigurierbaren Datenbusstruktur eine Vielfalt von Datenübertragungswegen einschließlich der in den Fig. 5a bis 5c ge zeigten, aber nicht auf diese beschränkt, dynamisch und elektronisch re konfiguriert werden.As can be seen from the examples of FIGS. 5a to 5c, with a dynamically reconfigurable data bus structure, a variety of data transmission paths, including those shown in FIGS. 5a to 5c, can be configured dynamically and electronically, but not limited to these.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel eines Videobildprozessors 110 gemäß der Erfindung. Dieser Videobildprozessor 110 weist ähnlich wie Videobildprozessor 10 eine Hauptsteuereinheit 130 und mehrere Digital module 134, 136 (nicht gezeigt), 138 A, 138 B und 140 auf. Diese Module führen, ähnlich wie die Module 34, 36, 38 und 40, die jeweiligen Aufgaben der Bildverarbeitung und Bildspeicherung durch. Die Hauptsteuereinheit 130 kommuniziert mit jedem der Module über einen Steuerbus 132. Ferner sind die Module 134 bis 140 auch miteinander durch mehrere Datenbusse 42 A bis 42 I verbunden. ähnlich wie beim Videobildprozessor 10 sind neun Datenbusse vorgesehen, jeder 8 Bit breit. Fig. 6 shows a further embodiment of the invention shows a video image processor 110 according to. Similar to video image processor 10, this video image processor 110 has a main control unit 130 and a plurality of digital modules 134 , 136 (not shown), 138 A , 138 B and 140 . Similar to modules 34 , 36 , 38 and 40 , these modules perform the respective tasks of image processing and image storage. The main control unit 130 communicates with each of the modules via a control bus 132 . Furthermore, modules 134 to 140 are also connected to one another by a plurality of data buses 42 A to 42 I. Similar to the video image processor 10 , nine data buses are provided, each 8 bits wide.

Der einzige Unterschied zwischen dem Videobildprozessor 110 und dem Videobildprozessor 10 besteht darin, daß längs jeder Datenbusleitung 42 eine Schalteinrichtung 154 angeordnet ist, die von einer Logikeinheit 152 gesteuert wird, welche von einem Adressendecodierer 150 aktiviert wird. Dies ist im einzelnen in Fig. 7 und 9 dargestellt. Wie aus Fig. 6 hervor geht, sind die Schalteinrichtungen 154 A bis 154 I zwischen das Bildspeicher modul 138 A und das Bildspeichermodul 138 B geschaltet. Das bedeutet, daß die Schalteinrichtungen 154 A bis 154 I die Datenbusse 42 A bis 42 I in zwei Abschnitte unterteilen, von denen der erste das Videoprozessormodul 134 und das Bildspeichermodul 138 A umfaßt, während der zweite Teil den Morpho logie-Prozessor 140 und das zweite Bildspeichermodul 138 B umfaßt. Die Schalteinrichtungen 154 bieten die Möglichkeit, entweder einen Teil des Datenbus 42 A mit dem anderen Teil zu verbinden oder den Datenbus offen zulassen, d. h. den Datenbus zu unterteilen.The only difference between the video image processor 110 and the video image processor 10 is that along each data bus line 42 there is a switching device 154 which is controlled by a logic unit 152 which is activated by an address decoder 150 . This is shown in detail in FIGS. 7 and 9. As can be seen from FIG. 6, the switching devices 154 A to 154 I are connected between the image memory module 138 A and the image memory module 138 B. This means that the switching devices 154 A to 154 I divide the data buses 42 A to 42 I into two sections, the first of which comprises the video processor module 134 and the image memory module 138 A , while the second part of the morphology processor 140 and the second Image storage module 138 B includes. The switching devices 154 offer the possibility of either connecting a part of the data bus 42 A to the other part or allowing the data bus to be open, ie dividing the data bus.

In den Fig. 8a bis 8c sind verschiedene Konfigurationen der möglichen Datenbusstruktur gezeigt, die sich aus der Benutzung der Schalteinrich tungen 154 A bis 154 I ergibt.In FIGS. 8A to 8C, various configurations of possible data bus are shown resulting from the use of Schalteinrich obligations 154 A to 154 I.

Fig. 8a zeigt neun Datenbusse 42 A bis 42 I, bei denen die Schalteinrich tungen 154 A, 154 B und 154 C die Datenbusse 42 A, 42 B und 42 C zu einem einzigen durchgehenden Datenbus verbinden. Dagegen sind die Schalteinrichtungen 154 D bis 154 I offen, so daß die Datenbusse 42 D bis 42 I in zwei Teile aufgeteilt sind. Bei dieser Arbeitsweise kann eine Parallelverarbeitung erfolgen, indem gleichzeitig die Datenbusse 42 D bis 42 I von den Modulen 134 und 138 und von den Modulen 138 und 140 benutzt werden. Ferner kann über die Daten busse 42 A bis 42 C eine serielle Verarbeitung oder Pipeline-Verarbeitung er folgen. Da die Schalteinrichtungen 154 A bis 154 I dynamisch wählbar sind, ist wie zuvor auch vollständig parallele Verarbeitung gemäß Fig. 8b oder vollständig Pipeline-Verarbeitung gemäß Fig. 8c möglich. Darüber hinaus können natürlich auch andere Konfigurationen gewählt werden, einschließlich des in Fig. 5c gezeigten Makro-Interleaving, ohne jedoch hierauf beschränkt zu sein. Fig. 8a shows nine data buses 42 A to 42 I , in which the switching devices 154 A , 154 B and 154 C connect the data buses 42 A , 42 B and 42 C to a single continuous data bus. In contrast, the switching devices 154 D to 154 I are open, so that the data buses 42 D to 42 I are divided into two parts. In this mode of operation, parallel processing can be carried out by simultaneously using the data buses 42 D to 42 I from the modules 134 and 138 and from the modules 138 and 140 . Furthermore, serial processing or pipeline processing can be carried out via the data buses 42 A to 42 C. Since the switching devices 154 A to 154 I can be selected dynamically, completely parallel processing according to FIG. 8b or complete pipeline processing according to FIG. 8c is also possible, as before. In addition, of course, other configurations can be selected, including, but not limited to, macro interleaving shown in Figure 5c.

In Fig. 7 ist ein Blockschaltbild der zum Steuern der Datenbusse 42 A bis 42 I des Videobildprozessors 110 vorgesehenen elektronischen Schaltungen schematisch gezeigt. Wie schon erwähnt, ist eine Schalteinrichtung 154 zwischen die beiden Hälften jedes Datenbus 42 geschaltet. In Fig. 7 ist die in den Datenbus 42 A eingeschaltete Schalteinrichtung 154 A und die in den Datenbus 421 eingeschaltete Schalteinrichtung 154 I dargestellt. Jede der Schalteinrichtungen 154 wird von der Logikeinheit 152 gesteuert, die ihrerseits vom Adressencodierer 150 aktiviert wird. Ähnlich wie der Adressendecodierer 50 ist der Adressendecodierer 150 mit den acht Adressen leitungen des Steuerbus 132 verbunden. Wenn die korrekte Adresse detektiert wird, wird das Steuersignal 156 zur Logikeinheit 152 geschickt. Das Steuer signal 156 aktiviert die Logikeinheit 152, die ihrerseits eine oder mehrere der Schalteinrichtungen 154 aktiviert. FIG. 7 schematically shows a block diagram of the electronic circuits provided for controlling the data buses 42 A to 42 I of the video image processor 110 . As already mentioned, a switching device 154 is connected between the two halves of each data bus 42 . In Fig. 7 the switched into the data bus 42. A switch means 154 is A and the switched into the data bus 421. Switching means 154 I shown. Each of the switching devices 154 is controlled by the logic unit 152 , which in turn is activated by the address encoder 150 . Similar to the address decoder 50 , the address decoder 150 is connected to the eight address lines of the control bus 132 . When the correct address is detected, control signal 156 is sent to logic unit 152 . The control signal 156 activates the logic unit 152 , which in turn activates one or more of the switching devices 154 .

In Fig. 9 ist ein Schaltschema der Logikeinheit 152 und der Schalteinrich tung 154 A stark vereinfacht dargestellt. Es ist erkennbar, daß die Logik einheit 152 mit der Logikeinheit 52 identisch ist. Die Schalteinrichtung 154 (ein tristate-Transceiver) verbindet eine Hälfte einer der Busleitungen mit der anderen Hälfte der Busleitung 42. Im übrigen ist die Arbeitsweise der Schalteinrichtung 154, der Logikeinheit 152 und des Adressendecodierers 150 die gleiche wie für den Adressendecodierer 50, die Logikeinheit 52 und die Schalteinrichtung 54 bereits beschrieben und gezeigt.In Fig. 9, a circuit diagram of the logic unit 152 and the switching device 154 A is shown in a highly simplified manner. It can be seen that the logic unit 152 is identical to the logic unit 52 . The switching device 154 (a tristate transceiver) connects one half of one of the bus lines to the other half of the bus line 42 . Otherwise, the mode of operation of the switching device 154 , the logic unit 152 and the address decoder 150 is the same as for the address decoder 50 , the logic unit 52 and the switching device 54 has already been described and shown.

Wie schon gesagt, sind die einzelnen Module 34, 36, 38 und 40 durch die rekonfigurierbaren Datenbusse 42 miteinander verbunden. Zu den Modulen ge hören mehrere Prozessormodule und mehrere Speichermodule. Mit Ausnahme der Kommunikationseinrichtung, der Logikeinheit und des Adressendecodierers kann der Rest der Elektronikschaltungen jedes Moduls zum Verarbeiten oder Speichern von Daten von üblicher Ausführung sein. Eines der Prozessor module, 34, ist das Videoprozessormodul. As already mentioned, the individual modules 34 , 36 , 38 and 40 are connected to one another by the reconfigurable data buses 42 . The modules include several processor modules and several memory modules. With the exception of the communication device, the logic unit and the address decoder, the rest of the electronic circuits of each module for processing or storing data can be of conventional design. One of the processor modules, 34 , is the video processor module.

Das Videoprozessormodul 34 ist in Form eines Blockschaltbildes in Fig. 10 gezeigt. Der Videoprozessor 34 empfängt drei analoge Videosignale von der Farbkamera 12. Die drei analogen Videosignale, das das Rot-, das Grün bzw. das Blau-Bild repräsentieren, werden von einer analogen Schwarzsteuer schaltung 60 weiterverarbeitet. Jedes der dabei entstehenden Signale wird dann mittels einer Digitalisiereinrichtung in digitale Form gebracht. Jedes der drei digitalisierten Videosignale ist das von der Farbkamera 12 ge lieferte analoge Videosignal, so segmentiert, daß eine Vielzahl von Bild elementpunkten (Pixel) gebildet wird, von denen jeder so digitalisiert ist, daß er einen Grauskalenwert von 8 Bit darstellt. Die digitalisierten Videosignale werden einem 6 × 6 Kreuzschienenverteiler (Schaltmatrix) 64 zugeleitet, der die drei digitalisierten Videosignale auf drei der sechs Datenbusse 42 A bis 42 F ausgibt.The video processor module 34 is shown in the form of a block diagram in FIG. 10. The video processor 34 receives three analog video signals from the color camera 12 . The three analog video signals, which represent the red, the green and the blue image, are further processed by an analog black control circuit 60 . Each of the resulting signals is then brought into digital form by means of a digitizing device. Each of the three digitized video signals is the analog video signal provided by the color camera 12 , segmented to form a plurality of picture element dots (pixels), each digitized to represent a 8-bit gray scale value. The digitized video signals are fed to a 6 × 6 crossbar distributor (switching matrix) 64 , which outputs the three digitized video signals on three of the six data buses 42 A to 42 F.

Von den Datenbussen 42 A bis 42 F aus können die digitalisierten Video signale in einem oder mehreren der Bildspeichermodule 38 A bis 38 C ge speichert werden. Die Auswahl eines bestimmten Bildspeichermoduls 38 A bis 38 C zum Speichern der digitalisierten Videosignale erfolgt mittels des Adressendecodierers 50, der mit der Logikeinheit 52 verbunden ist, welche die jeweiligen tristate-Transceiver 54 aktiviert, wie schon ge sagt. Die Datenauswahl, von welchem Datenbus 42 die digitalisierten Videobilder zugesandt werden, beruht auf Registern in der Logikeinheit 52, die von der Steuerbusleitung 32 gesetzt werden.From the data buses 42 A to 42 F , the digitized video signals can be stored in one or more of the image storage modules 38 A to 38 C. The selection of a specific image memory module 38 A to 38 C for storing the digitized video signals is carried out by means of the address decoder 50 , which is connected to the logic unit 52 , which activates the respective tristate transceivers 54 , as already said. The data selection from which data bus 42 the digitized video images are sent is based on registers in the logic unit 52 which are set by the control bus line 32 .

Jedes der Speichermodule 38 enthält drei Megabyte Speicher. Die drei Megabyte sind ferner unterteilt in drei Speicherebenen, eine obere, eine mittlere und eine untere Ebene. Jede Speicherebene besteht aus 512 × 2048 Byte Speicher. Folglich gibt es pro Speicherebene etwa 1 Megabyte Speicher.Each of the memory modules 38 contains three megabytes of memory. The three megabytes are further divided into three storage levels, an upper, a middle and a lower level. Each memory level consists of 512 × 2048 bytes of memory. As a result, there is approximately 1 megabyte of memory per storage tier.

Da jedes digitalisierte Videobild in einem Speicherraum von 256×256 Byte gespeichert wird, hat jede Speicherebene Platz für 16 Videobilder. Insgesamt hat ein Speichermodul Platz zum Speichern von 48 Videobildern. Die Adresse für die Auswahl des jeweiligen Videobildes aus der betreffen den Speicherebene innerhalb jedes Speichermoduls wird auf dem Steuerbus 32 geliefert. Wenn die Daten jedem Speichermodul 38 über die Datenbusse 42 zugeführt und auch von diesem empfangen werden, kommen sie von oder gehen sie zu Plätzen, die durch die auf dem Steuerbus 32 gesetzte Adresse spezi fiziert sind. Die drei digitalisierten Videobilder vom Videoprozessor 34 werden im allgemeinen am gleichen Adressenplatz innerhalb je einer der Speicherebenen jedes Speichermoduls gespeichert.Since each digitized video image is stored in a memory space of 256 × 256 bytes, each storage level has space for 16 video images. A total of one memory module has space for storing 48 video images. The address for the selection of the respective video image from the relevant memory level within each memory module is supplied on the control bus 32 . If the data are supplied to and received by each memory module 38 via the data buses 42 , they come from or go to locations which are speci ﬁ ed by the address set on the control bus 32 . The three digitized video images from video processor 34 are generally stored at the same address location within each of the memory levels of each memory module.

So kann das digitale Videosignal für das Rot-Bild ab der Startadresse x =256, y=0 der oberen Speicherebene gespeichert werden; das digitali sierte Signal für das Blau-Bild kann ab x =256, y =0 der mittleren Speicher ebene gespeichert werden, und das digitale Videosignal für das Grün-Bild kann ab x =256, y =0 der unteren Speicherebene gespeichert werden.The digital video signal for the red image can thus be stored from the start address x = 256, y = 0 of the upper memory level; the digitized signal for the blue image can be stored from x = 256, y = 0 of the middle storage level, and the digital video signal for the green image can be stored from x = 256, y = 0 of the lower storage level.

Sobald die digitalen Videosignale für die digitalisierten Videobilder in den Speicherebenen eines oder mehrerer Speichermodule 38 gespeichert sind, bearbeitet der Morphologie-Prozessor 40 die digitalisierten Videobilder.Once the digital video signals for the digitized video images are stored in the memory levels of one or more memory modules 38 , the morphology processor 40 processes the digitized video images.

Der Morphologie-Prozessor 40 empfängt Daten von den Datenbussen 42 A bis 42 D und gibt Daten an die Datenbusse 42 E bis 42 G aus. Ferner kann der Morphologie-Prozessor 40 Eingangs- oder Ausgangsdaten von den Daten bussen 42 H und 42 I empfangen oder an diese abgeben. Fig. 12 zeigt ein schematisches Blockschaltbild des Morphologie-Prozessors 40. Der Morpho logie-Prozessor 40 empfängt Daten von den Datenbussen 42 A und 42 B, die an eine Multiplexer-Logarithmik-Einheit 70 geliefert werden. Der Ausgang der Multiplexer-Logarithmik-Einheit 70 (16 Bit) sind entweder Daten von den Datenbussen 42 A und 42 B oder der Logarithmus derselben. Der Ausgang der Multiplexer-Logarithmik-Einheit 70 geht als Eingang an eine Arithmetik- Logik-Einheit ALU 72, und zwar in den mit b bezeichneten Eingangsport. Die ALU 72 hat zwei Eingangsports, nämlich a und b.The morphology processor 40 receives data from the data buses 42 A to 42 D, and outputs data to the data buses 42 E to 42 G in. Furthermore, the morphology processor 40 can receive or deliver input or output data from the data buses 42 H and 42 I. Fig. 12 shows a schematic block diagram of the morphology-processor 40. The morphology processor 40 receives data from the data buses 42 A and 42 B , which are supplied to a multiplexer logarithmic unit 70 . The output of the multiplexer logarithmic unit 70 (16 bits) is either data from the data buses 42 A and 42 B or the logarithm thereof. The output of the multiplexer logarithmic unit 70 goes as an input to an arithmetic logic unit ALU 72 , to be precise in the input port denoted by b . The ALU 72 has two input ports, namely a and b .

Zu dem Morphologie-Prozessor 40 gehört ferner eine Multiplizier-Akkumu lier-Einheit MAC 74. Die MAC 74 empfängt Daten von den Datenbussen 42 C und 42 D bzw. von den Datenbussen 42 H und 42 I und verarbeitet sie durch Multi plikation und Akkumulation. Die MAC 74 kann folgende Funktionen durchfüh ren: 1.) Multiplizieren der Daten vom Datenbus 42 C oder 42 D mit den Daten vom Datenbus 42 H oder 421 oder 2.) Multiplizieren der Daten vom Datenbus 42 C oder 42 D mit einer Konstanten, die die Hauptsteuereinheit liefert. Das Ergebnis dieser Berechnung wird an die Datenbusse 421, 42 H und 42 G abge geben. Das Ergebnis der MAC 74 besteht darin, daß sie einen Green-Funktion- Kern in Echtzeit berechnet. Der Green-Funktion-Kern ist eine Summierung aller Bildelementwerte ab dem Beginn des Horizontalsync bis zu dem je weils gültigen Bildelement. Dieser Wert wird anschließend bei der Berech nung anderer Eigenschaften des Bildes benutzt.The morphology processor 40 also includes a multiplier-accumulator MAC 74 . The MAC 74 receives data from the data buses 42 C and 42 D or from the data buses 42 H and 42 I and processes them by multiplication and accumulation. The MAC 74 can perform the following functions: 1.) Multiply the data from the data bus 42 C or 42 D with the data from the data bus 42 H or 421 or 2.) Multiply the data from the data bus 42 C or 42 D with a constant that the main control unit delivers. The result of this calculation is given to the data buses 421 , 42 H and 42 G. The result of the MAC 74 is that it computes a green function core in real time. The green function core is a summation of all picture element values from the beginning of the horizontal sync up to the respective valid picture element. This value is then used in the calculation of other properties of the image.

Ein Teil des Ergebnisses der MAC 74 (16 Bit) wird auch in die ALU 72 ein gegeben, und zwar in den Eingangsport a. Die MAC 74 kann Multiplizier- und Akkumulierrechnungen mit 32 Bit Genauigkeit durchführen. Das Ergebnis der MAC 74 kann von dieser Einheit auf die 16 höchstwertigen Bits oder die 16 niedrigstwertigen Bits geschaltet werden, und es wird dem Eingangsport a der ALU 72 zugeleitet.A part of the result of the MAC 74 (16 bit) is also input into the ALU 72 , specifically into the input port a . The MAC 74 can perform multiply and accumulate calculations with 32 bit accuracy. The result of the MAC 74 can be switched by this unit to the 16 most significant bits or the 16 least significant bits, and it is fed to the input port a of the ALU 72 .

Der Ausgang der ALU 72 geht zu einem Barrelshifter 76, der dann an eine Nachschlagetabelle 78 weitergeht und auf die Datenbusse 42 E und 42 F zu rückgegeben wird. Das Ausgangssignal der ALU 72 wird ferner einem Prim generator 80 zugeleitet, der gleichfalls auf die Datenbusse 42 E und 42 F zurückgeben kann. Der Primgenerator 80 hat die Funktion, die Grenzenbild elemente zu bestimmen, wie in US-PS 45 38 299 beschrieben.The output of the ALU 72 goes to a barrel shifter 76 , which then proceeds to a look-up table 78 and is returned to the data buses 42 E and 42 F. The output signal of the ALU 72 is also fed to a prim generator 80 , which can likewise return to the data buses 42 E and 42 F. The prime generator 80 has the function of determining the boundary picture elements, as described in US Pat. No. 4,538,299.

Die ALU 72 ist auch geeignet, Daten am Eingangsanschluß a von Daten am Eingangsanschluß b zu subtrahieren. Das Ergebnis der Subtraktion ist eine Bereichs-Ober- oder Unterschreitung (Überlauf oder Unterlauf), mit der a <b oder a <b bestimmt wird. So kann Bildelement für Bildelement das Maximum und Minimum für zwei Bilder berechnet werden.The ALU 72 is also capable of subtracting data on input port a from data on input port b . The result of the subtraction is a range overflow or underflow (overflow or underflow), with which a < b or a < b is determined. In this way, the maximum and minimum for two images can be calculated pixel by pixel.

Schließlich kann die ALU 72 auch Histogrammberechnungen durchführen. Es gibt zwei Arten von Histogrammberechnungen. Bei der ersten wird mit dem Wert eines Bildelements (ein Bildelementwert hat 8 Bit oder liegt zwischen 0 bis 255) die Adresse eines Speichers 73 gewählt. Der Speicherplatz an der ge wählten Adresse wird um 1 inkrementiert. Bei der zweiten werden zwei Bild elementwerte geliefert, ein erster Bildelementwert des momentanen Bildelement ortes und ein zweiter Bildelementwert des Bildelementortes einer vorhergehen den Zeile unmittelbar links oder rechts (d.h. ein diagonaler Nachbar). Die Bildelementpaare werden zum Adressieren eines 64K Speichers (256×256) be nutzt, und der Speicherplatz des ausgewählten Bildelementes wird inkremen tiert. Das Histogramm bezieht sich folglich auf die Textur. Finally, the ALU 72 can also perform histogram calculations. There are two types of histogram calculations. In the first, the value of a picture element (a picture element value has 8 bits or is between 0 to 255) is used to select the address of a memory 73 . The memory location at the selected address is incremented by 1. In the second, two picture element values are supplied, a first picture element value of the current picture element location and a second picture element value of the picture element location of a preceding line immediately left or right (ie a diagonal neighbor). The picture element pairs are used to address a 64K memory (256 × 256), and the storage space of the selected picture element is incremented. The histogram therefore refers to the texture.

Zusammengefaßt heißt das, daß der Morphologie-Prozessor 40 folgende Funktionen durchführen kann: Addition, Multiplikation, Multiplikation mit einer Konstanten, Summierung einer Zeile, Auffinden des Bildelement-für- Bildelement-Minimums und -Maximums für zwei Bilder, Primgenerierung und auch Histogrammberechnung. Die Ergebnisse des Morphologie-Prozessors 40 werden über die Datenbusse 42 ausgesandt und in den Bildspeichermodulen 38 gespeichert. Die Einheit ALU 72 kann eine üblichen 181-Type sein, z. B. Texas Instruments part # ALS181. Die Multiplizier-Akkumulier-Einheit MAC 74 kann in üblicher Weise aufgebaut sein, beispielsweise Weitech WTL2245.In summary, this means that the morphology processor 40 can perform the following functions: addition, multiplication, multiplication by a constant, summation of a line, finding the picture element-by-picture element minimum and maximum for two pictures, prime generation and also histogram calculation. The results of the morphology processor 40 are sent out via the data buses 42 and stored in the image memory modules 38 . The ALU 72 unit can be a common 181 type, e.g. B. Texas Instruments part # ALS181. The multiplier-accumulator unit MAC 74 can be constructed in the usual way, for example Weitech WTL2245.

In Fig. 13 ist ein Graphik-Kontroller-Prozessor 36 in Form eines Block schaltbildes dargestellt. Aufgabe dieses Moduls 36 ist es, verarbeitete digitalisierte Videobilder von den Speichermodulen 38, graphische Daten und alphanumerische Daten zu empfangen und für die Ausgabe zu kombinieren. Die Daten vom Steuerbus 32 werden einer fortschrittlichen Bildschirm steuerung 84 zugeleitet. Dieser CRT-Kontroller ist ein von Hitachi herge stelltes Bauelement, Part Nr. HD 63484. Mit dem Ausgangssignal dieses CRT-Kontrollers 84 wird ein Vollbild-Puffer 80 gesteuert. In diesem Vollbildpuffer 80 sind die Graphik- und Alphanumerik-Daten gespeichert. Auch die Videobilder von den Datenbussen 42 A bis 42 F werden dem Graphik- Kontroller-Prozessor 36 zugeleitet. Es wird einer der Datenbusse 42 ge wählt und dieser, mit dem Ausgang des Vollbildpuffers 80 kombiniert, wird an eine Nachschlagtabelle 82 geleitet. Der Ausgang der Nachschlagtabelle 82 wird dann als Ausgang an einen der Datenbusse 42 G, 42 H oder 42 I ge liefert. Dabei hat der Graphik-Kontroller-Prozessor 36 die Aufgabe, Video-, Alpha- und Graphik-Information zu überlagern und dann durch einen D/A-Umsetzer 86 an den Monitor 26 abzugeben. Ferner kann das digitale Über lagerungsbild auch in einem der Bildspeichermodule 38 gespeichert werden.In Fig. 13, a graphics controller processor 36 is shown in the form of a block diagram. The task of this module 36 is to receive processed digitized video images from the memory modules 38 , graphic data and alphanumeric data and to combine them for output. The data from the control bus 32 is fed to an advanced screen controller 84 . This CRT controller is a component manufactured by Hitachi, Part No. HD 63484. A frame buffer 80 is controlled with the output signal of this CRT controller 84 . The graphics and alphanumeric data are stored in this frame buffer 80 . The video images from the data buses 42 A to 42 F are also fed to the graphics controller processor 36 . One of the data buses 42 is selected and this, combined with the output of frame buffer 80 , is passed to a lookup table 82 . The output of the lookup table 82 is then supplied as an output to one of the 42 G , 42 H or 42 I data buses. The graphics controller processor 36 has the task of superimposing video, alpha and graphics information and then outputting it to the monitor 26 by means of a D / A converter 86 . Furthermore, the digital overlay image can also be stored in one of the image storage modules 38 .

Das Bild, welches der Graphik-Kontroller-Prozessor 36 von einem der Bild speichermodule 38 empfängt, kommt über einen der Datenbusse 42 A und 42 F. Die Steuersignale auf dem Steuerbus 32 bestimmen für das Bildspeichermodul 38 die Anfangsadresse, den X- und Y-Offset gegen Vertikalsync, d. h. wann die Daten aus dem Bildspeicher innerhalb dieses Bildspeichermoduls 38 auf die Datenbusse 42 A bis 42 F ausgegeben werden sollen. So können auf dem Ausgabemonitor 26 Split-Screen-Bilder dargestellt werden. The image that the graphics controller processor 36 receives from one of the image memory modules 38 comes via one of the data buses 42 A and 42 F. The control signals on the control bus 32 determine the start address, the X and Y offset against vertical sync for the image memory module 38 , ie when the data from the image memory within this image memory module 38 are to be output on the data buses 42 A to 42 F. In this way, 26 split-screen images can be displayed on the output monitor.

Die Hauptsteuereinheit 30 kommuniziert, wie anfangs gesagt, mit dem Host rechner 22 über einen Q-Bus. Die Hauptsteuereinheit 30 empfängt Adressen- und Dateninformationen vom Verarbeitungsrechner 22 und erzeugt einen 64-Bit Mikrocode. Dieser 64-Bit Mikrocode kann vom beschreibbaren Steuerspeicher (writable control store = WCS) 90 des Hostrechners 22 kommen, oder von einem Proxy-PROM 92. Das Steuerprogramm im Proxy-PROM 92 wird beim Ein schalten verwendet, da der WCS 90 flüchtiges RAM enthält. Der 64-Bit Mikrocode wird von einer 29116 ALU 94 der Hauptsteuereinheit 30 verarbeitet. Die Hauptsteuereinheit 30 hat Harvard-Architektur; es existiert getrennter Speicher für Befehle sowie für Daten. Damit kann der Prozessor 94 Befehle und Daten gleichzeitig erhalten. Ferner weist die Hauptsteuereinheit 30 einen Hintergrund-Sequenzer 96 und einen Vordergrund-Sequenzer 98 auf, um Serien von Programmbefehlen, die in dem WCS 90 oder Proxy-PROM 92 gespeichert sind, in eine Reihen folge zu bringen. Das Q-Bus-Speicherbild, aus dem die Hauptsteuerein heit 30 ihren WCS und ihre Programmspeicherung empfängt, sieht wie folgt aus:The main control unit 30 communicates, as stated initially, with the host computer 22 via a Q-bus. The main control unit 30 receives address and data information from the processing computer 22 and generates a 64-bit microcode. This 64-bit microcode can come from the writable control store (WCS) 90 of the host computer 22 , or from a proxy PROM 92 . The control program in the Proxy-PROM 92 is used when switching on, since the WCS 90 contains volatile RAM. The 64-bit microcode is processed by a 29116 ALU 94 of the main control unit 30 . The main control unit 30 has Harvard architecture; there is separate memory for commands and for data. This allows processor 94 to receive commands and data at the same time. The main control unit 30 also has a background sequencer 96 and a foreground sequencer 98 in order to arrange a series of program instructions which are stored in the WCS 90 or proxy PROM 92 . The Q-bus memory image from which the main control unit 30 receives its WCS and its program storage looks as follows:

Zusätzlich haben die Steuersignale ADAV, CMD und WRT folgende Ver wendungen:In addition, the control signals ADAV, CMD and WRT have the following ver turns:

Die Hauptsteuereinheit 30 arbeitet synchron mit jedem der Module 34, 36, 38 und 40 asynchron mit dem Hostrechner 22. Das Taktsignal wird von der Hauptsteuereinheit 30 erzeugt und an jedes einzelne der Module 34, 36, 38 und 40 gesendet. Ferner löst die Hauptsteuer einheit 30 bei Beginn des Vertikalsync den Start der ganzen Folge der Videobildverarbeitung und Videobildspeicherung aus. Eines der an jede der Logikeinheiten 52 angelegten Signale ist also ein Vertikal sync-Signal. Darüber hinaus können jeder der Logikeinheiten auch Horizontalsync-Signale zugeleitet werden.The main control unit 30 operates synchronously with each of the modules 34 , 36 , 38 and 40 asynchronously with the host computer 22 . The clock signal is generated by the main control unit 30 and sent to each of the modules 34 , 36 , 38 and 40 . Furthermore, the main control unit 30 triggers the start of the entire sequence of video image processing and video image storage at the start of the vertical sync. One of the signals applied to each of the logic units 52 is therefore a vertical sync signal. In addition, horizontal sync signals can also be fed to each of the logic units.

Die Logikeinheiten können auch logische Speicherelemente enthalten, mit denen ihre jeweiligen tristate-Transceiver zu vorherbestimmten Zeiten gegenüber den Horizontalsync- und Vertikalsync-Signalen umge schaltet werden.The logic units can also contain logic storage elements, with which their respective tristate transceivers can be predetermined Times reversed compared to the horizontal sync and vertical sync signals be switched.

Fig. 15 zeigt ein Schema eines weiteren Ausführungsbeispiels einer Logikeinheit 252. Diese Logikeinheit 252 ist an einen ersten Adressen decodierer 250 und an einen zweiten Adressendecodierer 251 ange schlossen. Die Logikeinheit 252 weist ein erstes UND-Gatter 254, ein zweites UND-Gatter 256, einen Zähler 258 und ein Vertikalsync- Register 260 auf. Vor Inbetriebnahme der Logikeinheit 252 wird der erste Adressendecodierer 250 aktiviert, um die Daten aus den Daten leitungen des Steuerbus 32 in den Zähler 258 einzugeben. Fig. 15 is a diagram showing a further embodiment of a logic unit 252. This logic unit 252 is connected to a first address decoder 250 and to a second address decoder 251 . The logic unit 252 has a first AND gate 254 , a second AND gate 256 , a counter 258 and a vertical sync register 260 . Before the logic unit 252 is started up, the first address decoder 250 is activated in order to enter the data from the data lines of the control bus 32 into the counter 258 .

Wenn danach der zweite Adressendecodierer 251 aktiviert wird und das Vertikalsync-Signal empfangen wird, zählt der Zähler 258 von je dem empfangenen Taktimpuls abwärts. Wenn der Zähler 258 Null erreicht, werden die tristate Register 64 a und 64 b aktiviert.Thereafter, when the second address decoder 251 is activated and the vertical sync signal is received, the counter 258 counts down from each clock pulse received. When the counter 258 reaches zero, the tristate registers 64 a and 64 b are activated.

Es sei noch darauf hingewiesen, daß die Hauptsteuereinheit 30, jedes der Prozessormodule 34, 36, 38 und 40 sowie jedes der Bildspeicher module 38 in üblicher Weise aufgebaut sein kann. Die Hauptsteuerein heit 30 steuert den Betrieb jedes der Module über einen getrennten Steuerbus 32. Ferner kommunizieren alle Module miteinander über mehrere Datenbusse 42. Die Verbindung zwischen jedem einzelnen der Module 34 bis 40 und einem oder mehreren der Datenbusse 42 erfolgt durch Ein richtungen innerhalb des Moduls 34 bis 40, die von den Steuersignalen auf dem Steuerbus 32 gesteuert werden. Die Verbindung zwischen den Da tenbussen 42 und der Elektronikfunktion innerhalb jedes der Module er folgt in der vorstehend beschriebenen Weise. Allerdings kann die Elektronikfunktion innerhalb jedes der Module, beispielsweise die Speicherung oder Verarbeitung, auf übliche Weise und mit üblicher Architektur verwirklicht sein.It should also be pointed out that the main control unit 30 , each of the processor modules 34 , 36 , 38 and 40 and each of the image storage modules 38 can be constructed in a conventional manner. The main control unit 30 controls the operation of each of the modules via a separate control bus 32 . Furthermore, all modules communicate with one another via a plurality of data buses 42 . The connection between each of the modules 34 to 40 and one or more of the data buses 42 is performed by a directions within the module 34 to 40, which are controlled by the control signals on the control bus 32nd The connection between the data buses 42 and the electronics function within each of the modules he follows in the manner described above. However, the electronics function within each of the modules, for example storage or processing, can be implemented in the usual way and with the usual architecture.

Der Videobildprozessor 10 und 110 gemäß der Erfindung hat viele Vor teile. Der wichtigste besteht darin, daß die Architektur dyna misch geändert werden kann, weil die Verbindungen dynamisch rekon figurierbar sind. Insbesondere kann bei der gleichen Programmausfüh rung der Datenfluß in Pipeline- oder Parallel-Betrieb oder in einer Kombination dieser beiden Systeme erfolgen. Da schließlich die Adressen nicht über die Datenbusse 42, sondern auf einem eigenen Steuerbus geliefert werden, sind höhere Übertragungsgeschwindigkeiten erzielbar. Auch können gleichzeitige Verarbeitungsfunktionen stattfin den, da eine Vielzahl von Verarbeitungsmodulen und eine Vielzahl von Speichermodulen an eine Vielzahl von Bussen angeschlossen sein kann und die Busverbindung dynamisch rekonfigurierbar ist.The video image processor 10 and 110 according to the invention has many advantages. The most important is that the architecture can be changed dynamically because the connections can be dynamically reconfigured. In particular, with the same program execution, the data flow can take place in pipeline or parallel operation or in a combination of these two systems. Finally, since the addresses are not supplied via the data buses 42 but on a separate control bus, higher transmission speeds can be achieved. Simultaneous processing functions can also take place, since a large number of processing modules and a large number of memory modules can be connected to a large number of buses and the bus connection can be dynamically reconfigured.

Claims

1. Digital processing system consisting of a number of electronic Digital modules for processing or storing data, each one Communication device, a number of data buses that the connect different modules and each one several Has communication paths, a main control device, a tax bus with multiple communication paths that the main control device with connects each of the modules, with the main control facility for controlling the operation of the modules by control signals, which sent over the control bus, and facilities in each module, that respond to the control signals from the control bus and the communications device connects to one or more of the data buses.

2. System according to claim 1, wherein the modules also a plurality of processors modules include.

3. System according to claim 2, wherein the modules also a plurality of memories modules include.

4. System according to claim 1, 2 or 3, in which a plurality of switching devices are provided, one each in a communication path of the data buses, to connect this communication path, and facilities for Activate one or more switching devices for switching of the communication path, which respond to the control signals.

5. Video image processor for processing an analog video image, consisting of a number of electronic digital modules, each of which has a communication device, these modules comprising

a number of processor modules for recording the analog video image, for digitizing the analog video image to form a digitized video image, for processing the digitized video image to form a processed digitized image and for outputting the digitized video image,
- several memory modules for storing the digitized video image and the processed digitized video image,
- several data buses, which connect the modules with each other and each have several communication channels,
- a main control device,
a control bus with multiple communication paths that connect the main control device to each of the modules,

wherein the main control unit controls the operation of the modules by sending control signals along the control bus and

a device in each module that responds to the control signals from the control bus to connect the communication device to one or more of the data buses.

6. The processor of claim 5, further comprising

- A number of switching devices, one of which is switched on in one of the communication paths of the data buses, and devices which respond to the control signals in order to activate one or more of the switching devices.

7. The processor of claim 5 or 6, wherein the processor modules further comprise

- A first processor module with devices for recording an analog video image and devices for digitizing the analog video image to form a digitized video image
- A second processor module with devices for processing the digitized video image to form a processed digitized image and
- A third processor module with devices for outputting the digitized video image.

8. The processor of claim 7, wherein the first processor module further comprises:

- Means for the simultaneous recording of three analog video images representing the color components of a single video image, and
- Means for simultaneously digitizing the three analog video images to form three digitized video images.

9. Processor according to one of claims 5 to 8, in which one of the control is a clock signal.

10. The processor of claim 9, wherein each of the modules is in synchronism with the clock signal works.

11. The processor of claim 10, wherein the analog video image is through a vertical synchronous signal is marked.

12. The processor of claim 11, wherein the vertical synchronizing signal via one of the communication routes of the control bus to the modules is transmitted.

13. The processor of any of claims 7 to 12, wherein the third processor module further comprises:

- Devices for digital-analog conversion for converting the digitized video image into an analog video image.

14. The processor of claim 13, wherein the third processor module further comprises

- Devices for the simultaneous reproduction of graphic data, alphanumeric data and the digitized video image.

15. A processor according to any one of claims 6 to 14, wherein the means responsive to control signals further comprises:

- Storage devices for storing time data
- Devices for activating the storage devices and
- Devices for receiving the output of the memory devices for activating one or more of the switching devices.

16. Digital processing system with dynamically reconfigurable data due to consisting of

a number of digital modules for storing or processing data, each module having a communication device,
a number of data buses that connect the different modules and each have a number of communication paths,
a main control device for generating control signals for dynamically reconfiguring the connection between each module and one or more of the data buses, and
- Devices in each module that are responsive to the control signals to connect the communication devices to one or more of the data buses.