DE3786041T2 - Kommunikations-Bitmustererkennungsschaltung. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf Übertragungsschnittstellen zwischen Computern und dabei insbesondere auf eine Mustererkennungsschaltung zum Fest legen der Kommunikations- Bitmuster.
• Aufgrund der fortschreitenden Entwicklung von Computern besteht der Bedarf nach Kommunikation zwischen Computern. In der Vergangenheit wurden mehrere Übertragungsnormen für die Kommunikation zwischen Computern sowie für die Kommunikation zwischen Computern und Computer-Terminals festgesetzt. Bei einer dieser Normen handelt es sich um den von der Electronic Industries Association festgesetzten RS-232-Standard. Der offizielle Titel dieses Standards lautet "Schnittstelle zwischen einer Datenübertragungseinrichtung und einer Daten-Endeinrichtung unter Verwendung einer seriellen Binärschnittstelle". Diese Norm umfaßt vier Teile mit einer Spezifikation der elektrischen Signaleigenschaften einer Spezifikation der mechanischen Schnittstelleneigenschaften, einer Funktionsbeschreibung der Signale sowie eine Liste mit Standardteilsätzen von Signalen für spezielle Schnittstellentypen. Die RS232-Norm enthält Spezifikationen für das Protokoll zur Anrufbeantwortung sowie Mittel zum Umkehren der Übertragungsrichtung in einer Halbduplex-Datenübertragungsverbindung. Es gibt jedoch mehrere Bereiche, auf die sich diese Norm nicht bezieht, wie beispielsweise Selbstwähleinrichtungen.
• Kürzlich hat der CCITT (Zwischenstaatlicher Beratender Ausschuß für den Fernsprech- und Telegraphendienst) die Empfehlung X.21 herausgegeben, die als Referenz beigelegt ist. Der CCITT als Teil der Vereinten Nationen veröffentlicht im wesentlichen Empfehlungen und keine Normen. Während in der Vergangenheit die CCITT-Empfehlungen fast identisch mit den EIA-Normen waren, unterscheidet sich nun die X.21-Empfehlungen jedoch wesentlich von den EIA-Normen. Zusammenfassend läßt sich sagen, daß die X.21-Empfehlung eine Schnittstellenspezifikation der Dateneinrichtung eines öffentlichen Datennetzes betrifft, das ein digitales synchrones Format anstelle der analogen Übertragung auf Telefonnetzen verwendet. Die X.21-Empfehlung bezieht sich auf ein öffentliches Datennetz. Die Empfehlung enthält ein Protokoll für das Senden und Beantworten von Anrufen sowie für das Senden und Empfangen von Daten, nachdem eine Verbindung hergestellt wurde.
• In dem Artikel "Welcome to the Standards Jungle" der Februarausgabe des BYTE Magazine von 1983 wird eine Übersicht der Übertragungsnormen gegeben, die als Referenz beigefügt ist.
• Ein wichtiger Aspekt bei der Implementierung der Datenübertragung besteht darin, eine Technik zur Erkennung bestimmter Bitmuster in seriellen Bitströmen bereitzustellen. Die Bitmuster beziehen sich auf bestimmte Bedingungen, die unter Umständen die Intervention durch den Computer erfordern. Eine dieser Bedingungen ist eine Statusänderungsbedingung wie beispielsweise eine Rufherstellungs- oder Rufunterbrechungsfolge. Eine herkömmliche Technik zur Erkennung eines Bitmusters umfaßt ein mit einem Komparator verbundenes Register mit dem zu prüfenden Bitmuster sowie ein zweites Registers, das das zuvor festgelegte Muster enthält, das erkannt werden muß. Wenn das geprüfte Muster mit dem definierten übereinstimmt, sendet der Komparator ein Signal aus. Eine weitere Technik wird im IBM Technical Disclosure Bulletin, Ausgabe 12, Nr. 10, März 1970, unter dem Titel "Loop Register Pattern Detection" beschrieben. In dem Artikel wird ein Register vorgestellt, dessen Ausgänge mit einer kombinatorischen Logik verbunden sind. Der Ausgang der kombinatorischen Logik liefert das Erkennungssignal. In dem Artikel "Special Bit Pattern Detector Employing Majority Logic" des IBM Technical Bulletin, Ausgabe 23, Nr. 3, August 1980 wird eine weitere Technik vorgestellt.
• Diese Verfahren auf dem Stand der Technik bieten jedoch keine Lösungen für die Mustererkennung bei Mehrfach-Eingangssignalen an. Darüber hinaus muß bei diesen Techniken das gesamte Muster in ein Register geladen werden, bevor der Erkennungsprozeß beginnen kann. Gegenstand dieser Erfindung ist es, eine Bitmustererkennungsschaltung vorzustellen, die nach dem Erkennen eines von mehreren für Mehrfach-Eingangssingale definierten Mustern ein Ausgangssignal sendet.
• Ein weiterer Gegenstand der Erfindung ist es, eine Bitmustererkennungsschaltung mit einer schnellen Antwortzeit vorzustellen, wobei diese Vorrichtung mit einem Minimalaufwand an Hardware- Schaltung auskommt.
• Die vorliegende Erfindung stellt daher eine Kommunikations- Bitmustererkennungsschaltung vor, die nach dem Auftreten eines von mehreren festgelegten Mustern für eine Reihe einer ersten Anzahl von Bits zahlreicher Eingangssignale ein Ausgangssignal sendet, wobei jedes Eingangssignal ein Strom von sich wiederholenden seriellen Bitdaten ist, und die Erkennungsschaltung folgendes umfaßt: ein Empfangsmittel zum Empfang von mindestens zwei Eingangsleitungen, die jeweils eines der Eingangssignale empfangen; ein mit dem Empfangsmittel verbundenes Logikmittel zur logischen Zusammenfassung gleicher Bits der auf den Eingangsleitungen enthaltenen seriellen Daten; die Erkennungsschaltung ist durch folgende Verbindung mehrerer Mittel gekennzeichnet: das erstes Logikmittel mit Logikgattern, die entsprechend der festgelegten Bitmuster angeordnet sind; mit dem Logikmittel verbundene Verriegelungsmittel zum Speichern einer zweiten Anzahl von logisch zusammengefaßten Bits, wobei die Anzahl der Verriegelungsschaltkreise der Anzahl der Bits im Wiederholungsmuster der Eingangssignale entspricht; ein mit den Verriegelungsmittel verbundenes Erkennungsmittel, das ein Nichterkennungssignal aussendet, wenn die zweite Anzahl von Bits keinem der festgelegten Muster für jedes Eingangssignal entspricht; ein mit dem Erkennungsmittel verbundenes Zählmittel zum Zählen der Bittaktperioden und zum Erzeugen des Ausgangssignals, wenn die Zählung mit der ersten Anzahl übereinstimmt, wobei das Zählmittel nach dem Auftreten eines Nichterkennungssignals zurückgesetzt wird.
• Die Kommunikations-Bitmustererkennungsschaltung der Erfindung erzeugt ein Ausgangssignal, nachdem eines von mehreren festgelegten Bitmustern für eine Reihe einer ersten festgelegten Anzahl von Bits zahlreicher Eingangssignale aufgetreten ist, wobei jedes Eingangssignal ein gleichbleibender serieller Strom von Datenbits darstellt. Die Kommunikations-Bitmustererkennungsschaltung umfaßt eine Stufe, bei der ein Nichterkennungssignal gesendet wird, wenn eine zweite Anzahl von festgelegten Bits, die kleiner als die erste Anzahl ist, nicht einem Teil der festgelegten Muster für jedes Eingangssignal entspricht. Die Schaltung umfaßt weiterhin eine Zählstufe, die die Bittaktperioden zählt und ein Ausgangssignal erzeugt, wenn die Zählung mit der ersten festgelegten Anzahl von Bits für die definierten Bitmuster übereinstimmt. Wenn ein Nichterkennungssignal erscheint, wird die Zählstufe zurückgesetzt.
• In einem Ausführungsbeispiel beinhaltet die Kommunikations- Bitmustererkennungsschaltung einen Speicherteil mit kombinatorischer Logik und einem Schieberegister. Die kombinatorische Logik faßt die Bits mehrerer Eingangssignale beim Empfang zusammen. Die Ergebnisse dieser Kombination gehen zum Schieberegister. Die Bits im Schieberegister werden jede Bittaktperiode verschoben. Die Anzahl der Bits im Schieberegister ist kleiner als die Anzahl der Bits in den definierten Mustern für jedes Eingangssignal. Der Ausgang der Bits im Schieberegister wird von Logikschaltkreisen erneut zusammengefaßt, um ein Nichterkennungssignal bereitzustellen. Dieses Signal zeigt an, daß das Muster im Schieberegister, d. h. die von den Eingangssignalen empfangenen Muster, nicht mit einem der festgelegten Muster übereinstimmen. Das Nichterkennungssignal geht als Eingang zu einem Zähler, der die Anzahl der Bittaktperioden zählt. Das Signal setzt den Zähler wie oben beschrieben zurück. Wenn der Zähler jedoch eine Übereinstimmung mit der Anzahl von Bits in den für die Eingangssignale definierten Bitmustern, wird ein Ausgangssignal gesendet, das anzeigt, daß eines der festgelegten Muster empfangen wurde. In diesem Ausführungsbeispiel verriegelt das Ausgangssignal den Zähler, um die Erzeugung weiterer Ausgangssignale zu verhindern, bis ein Nichterkennungssignal empfangen wurde, das den Zähler zurücksetzt.
• In diesem bevorzugten Ausführungsbeispiel sind die Eingangssignale mit einer kombinatorischen Logik verbunden. Ein Eingangssignal ist mit einem Verriegelungsschaltkreis verbunden, der seinerseits Eingänge zu mehreren anderen Zuständen der kombinatorischen Logik im Schieberegister erzeugt. Die Ausgangssignale der Verriegelungsschaltkreise des Schieberegisters gehen zu einem EXKLUSIV-ODER-Baum. Der Ausgang des EXKLUSIV-ODER-Baums liefert das Nichterkennungssignal, das den Zähler zurücksetzt. Der Ausgang des Zählers wird erneut mit der kombinatorischen Logik verbunden, um das Zähldekodierungssignal zu liefern, das die Erkennung des Musters anzeigt. Der Ausgang des Zählers wird ebenfalls dekodiert, um ein Rückkoppelungssignal zu erzeugen, das den Zähler auf dem Höchstwert hält, bis ein Nichterkennungssignal empfangen wird.
• Die Neuheiten der Erfindung sind in den beigefügten Ansprüchen definiert. Die Erfindung sowie andere Merkmale und Vorteile davon gehen aus der nachfolgenden Beschreibung des besten Verfahrens zur Ausführung der Erfindung sowie den Begleitzeichnungen hervor.
• Fig. 1 ist ein Blockdiagramm, das die Zwischenschaltung einer Daten-Endeinrichtung mit Datenübertragungseinrichtungen zeigt;
• Die Fig. 2A, 2B, 2C, 2D und 2E zeigen die X.21-Muster für das Empfangssignal (R) und das Anzeigesignal (I) zur Festlegung der Rufmuster;
• Fig. 3 ist ein schematisches Diagramm der Kommunikations- Bitmustererkennungsschaltung; und
• die Fig. 4A bis 4F sind Taktdiagramme, die den Schritt-Takt (S), das Anzeigesignal (I) und das Empfangssignal (R) sowie das Auftreten des daraus hervorgehenden Ausgangssignals zeigen.
• In Fig. 1 wird eine typische Konfiguration zur Übertragung an einen Computer gezeigt. Leitung 10 stellt die Übertragungsleitung zu einem Modem 11 dar. Das Modem 11 wird im allgemeinen als Daten-Endeinrichtung oder Datenübertragungseinrichtung (DÜE) bezeichnet. Die DÜE sendet über Leitung 10 Daten zur Zentraleinheit (CPU) 19, die als DTE-Einrichtung bezeichnet wird. Die CPU 19 verfügt über einen Prozessor 20, der durch die Eingabe/Ausgabeleitung 18 mit Mehrfachsignalen mit einem Übertragungsadapter 12 verbunden ist. Der Übertragungsadapter 12 umfaßt eine interne Leitung 14, die mit der externen Leitung 10 sowie mit der Mustererkennungsschaltung 16 verbunden ist, die dem Prozessor 20 anzeigt, wenn eines von mehreren definierten Mustern erkannt wurde. Die vom Modem 11 auf Leitung 10 kommenden Signale umfassen den Schritt-Takt (S), das Anzeigesignal (I) und das Empfangssignal (R). Darüber hinaus kann ein zusätzliches Byte-Taktsignal (B) integriert werden. Die X.21-Empfehlung legt verschiedene Bitmuster für die Zustandsübergangsfolgen der Rufherstellung und Rufunterbrechung fest. In dieser Empfehlung wird ein Rufmuster als Folge von 16 bis 24 aufeinanderfolgende Musterperioden definiert, bei denen die R- und I-Signale als definierte Muster empfangen werden. Einige dieser definierten Muster werden in den Fig. 2A bis 2E gezeigt. Jedes Bit im Muster wird während der festgelegten Bittaktperioden empfangen. Die Bittaktperioden werden vom Schritt-Takt S festgelegt. Zweck der vorliegenden Erfindung ist es nun, nach der Erkennung eines dieser in den Fig. 2A bis 2E dargestellten Bitmuster ein Ausgangssignal zu erzeugen. In den Fig. 2A bis 2D wird das Empfangssignal (R) wiederholt, z. B. immer nach vier Bits. In Fig. 2E dagegen wiederholt sich das Anzeigesignal (I).
• Fig. 3 zeigt ein schematisches Diagramm der vorliegenden Erfindung. Leitung 22 ist angeschlossen, um das Anzeigesignal (I) zu empfangen. Leitung 24 ist angeschlossen, um das Empfangssignal (R) zu empfangen. Diese beiden Signale gehen zur Logik 39, die den Inverter 25, die UND-Gatter 28, 42, 47 und 55, die ODER-Gatter 30, 44, 48 und 56 sowie die Verriegelungsschaltkreise 32, 34, 46, 50 und 58 umfaßt. Die Verriegelungsschaltkreise 34, 46, 50 und 58 sind als Schieberegister konfiguriert. Die Bits in den Verriegelungsschaltkreisen 34, 46, 50 und 58 werden verschoben, wenn die Anstiegsflanke des Schritt-Takts S erscheint. Die Ausgänge des Schaltkreises 39 gehen über die Leitungen 38, 52, 54 und 60 zur EXKLUSIV-ODER-Baumschaltung 63. Die Schaltung 63 setzt sich aus den EXKLUSIV-ODER-Gattern 62, 64 und 66 sowie dem Verriegelungsschaltkreis 68 zusammen. Der Ausgang des Verriegelungsschaltkreises 68 geht als Rücksetzungs- oder Nichterkennungssignal auf Leitung 72 zu einem Zähler 70. Der Zähler 70 ist ein 4-Bit-Zähler mit den vier Stufen 70A, 70B, 70C und 70D, die jeweils ein Bit enthalten. Der Ausgang dieser vier Stufen wird vom Inverter 78 und dem UND-Gatter 80 dekodiert, die das Mustererkennungssignal auf Leitung 82 liefern. Der Ausgang der Stufen 70A bis 70D wird darüber hinaus durch das UND-Gatter 76 dekodiert, um auf Leitung 74 ein Rückkopplungssignal zu erzeugen, das den Zähler 70 am weiterzählen hindert und damit den Ausgang auf Leitung 82 verriegelt, bis ein Signal auf Leitung 72 empfangen wird, das den Zähler 70 zurücksetzt.
• Fig. 4A zeigt ein Taktmuster für das definierte Muster von Fig. 2A, das die Funktion der Mustererkennungsschaltung in Fig. 3 steuert. In Fig. 4A ist der Schritt-Takt S als Leitung 110 dargestellt, das Empfangssignal (R) als Leitung 112, das Anzeigesignal (I) als Leitung 114, das Nichterkennungssignal als Leitung 113 und das Mustererkennungssignal als Leitung 115. Die Zahlen unterhalb von Leitung 113 in Fig. 4A stellen die hexadezimale Zählung des Zählers 70 dar (wobei "x" für einen "Übergehen"-Zustand steht). In Fig. 4A bleibt die Anzeigeleitung 114 niedrig. Die Empfangsleitung 12 geht am Ende der Bittaktperiode 3 von niedrig auf hoch über. In Fig. 3 liefert das niedrige Anzeigesignal auf Leitung 22 einen Ausgang "1" des Inverters 26, der Eingang des UND-Gatters 28 ist und über die Leitung 36 auch Eingang der UND-Gatter 42, 47 und 55. Das niedrige Signal stellt den Eingang des Empfangssignals 112 auf Leitung 24 durch das UND-Gatter 28 bereit sowie nach der Verschiebung durch die UND-Gatter 42, 47 und 55. Darüber hinaus wird der Niedrigzustand auf Leitung 22 im Verriegelungsschaltkreis 32 verriegelt, um einen Ausgang auf Leitung 40 zu den drei ODER-Gattern 44, 48 und 56 zu liefern. In diesem Beispiel mit dem niedrigen Anzeigesignal enthalten die Verriegelungsschaltkreise 34, 46, 50 und 58 die Inhalte des Eingangs vom Empfangssignal 112 auf Leitung 24. In der Taktperiode 4 enthält der Verriegelungsschaltkreis 34 daher eine 1, während die Verriegelungsschaltkreise 46, 50 und 58, die die Eingänge der Taktperioden 3, 2 und 1 darstellen, eine 0 enthalten. Die Ausgänge dieser Verriegelungsschaltkreise 34, 46, 50 und 58 auf den Leitungen 38, 52, 54 und 60 werden durch den EXKLUSIV-ODER- Baum 63 dekodiert und liefern dem Verriegelungsschaltkreis 68 auf Leitung 72 einen Ausgang zum Zähler 70, um den Zähler in der Taktperiode 7 zurückzusetzen. In Periode 5 lauten die Inhalte der Verriegelungsschaltkreise 34, 46, 50 und 58 jeweils 1, 1, 0 und 0, wobei die Inhalte durch den EXKLUSIVE-ODER-Baum 63 als Teil eines der in den Fig. 2A bis 2E dargestellten Muster dekodiert werden. Daher wird der Zähler 70 nicht über die Leitung 72 zurückgesetzt. Im bevorzugten Ausführungsbeispiel ist die Anzahl der Verriegelungsschaltkreise im Schieberegister gleich mit der Anzahl der Bits in den Wiederholungsmustern der in den Fig. 2A bis 2E gezeigten Eingangssignale. In der Taktperiode 6 wird der Inhalt des Schaltkreises 39 dekodiert, wobei festgestellt wird, daß es sich dabei nicht um eines der Muster handelt. Daraufhin wird ein erneutes Startsignal auf Leitung 72 erzeugt, wie dies aus Leitung 113 hervorgeht. In der Taktperiode 10 beginnt der Anfang der Folge, in der das Empfangssignal auf Leitung 114 niedrig ist. Aus den Zählerzahlen unterhalb der Leitung 113 geht hervor, daß der Zähler bis zur Taktperiode 28 inkrementiert, wo ein Impuls auf Leitung 82 erscheint. Wenn die nächste Taktperiode 27 kommt, erscheint auf Leitung 74 ein Ausgang, der das Zählen des Zählers 70 verhindert, bis auf Leitung 72 ein erneutes Startsignal empfangen wird. Das definierte Muster von Fig. 2A entspricht daher dem Taktdiagramm der Fig. 4A.
• Fig. 4B zeigt das Taktdiagramm zur Erkennung des definierten Musters von Fig. 2B. Leitung 116 steht für den Schritt-Takt S, Leitung 118 für das Empfangssignal (R), Leitung 120 für das Anzeigesignal (I), Leitung 117 für das Rücksetzungssignal auf Leitung 72 und Leitung 119 für das Erkennungssignal auf Leitung 82. Der Ausgang des Zählers 70 zeigt sich in den Zahlen unter Leitung 117. Der Zähler wird in den Taktperioden 7, 9, 11 und 15 neu initialisiert und zählt bis zur Taktperiode 30, wo das Ausgangssignal auf Leitung 82 erscheint, wie dies aus Leitung 119 hervorgeht.
• In Fig. 4C steht Leitung 122 für den Schritt-Takt S, Leitung 124 für das Empfangssignal (R), Leitung 126 für das Anzeigesignal (I), Leitung 123 für das Zählerrücksetzungssignal auf Leitung 72 und Leitung 125 für das Erkennungssignal auf Leitung 82, wobei der Ausgang des Zählers 70 unter Leitung 123 erscheint. Fig. 4C zeigt das Taktdiagramm zur Erkennung des Musters von Fig. 2C, bei der das Empfangssignal (R) abwechselnd nach 16 Bits von 0 auf 1 geht. Im Taktdiagramm von Fig. 4C beginnt der Vorgang in der Bitperiode 10, und ein Ausgangssignal auf Leitung 125 (Leitung 82 von Fig. 3) erscheint während der Taktperiode 27.
• Fig. 4D stellt das Taktdiagramm für das Erscheinen des Musters von 2D dar. Leitung 128 stellt den Schritt-Takt (S) dar, Leitung 130 das Empfangssignal (R), Leitung 132 das Anzeigesignal (I), Leitung 129 das Zählerrücksetzungssignal (Leitung 72 von Fig. 3), Leitung 131 das Erkennungssignal (Leitung 82 von Fig. 3) und der Ausgang des Zählers erscheint unterhalb der Leitung 129. In Fig. 2D ist das R-Signalmuster 0011 für 16 Bits. In Fig. 4D beginnt dieses Muster in der Taktperiode 10. In der Taktperiode 26 erscheint ein Ausgangssignal auf Leitung 131 (Leitung 82 des Schaltkreises von Fig. 3).
• In Fig. 4E wird das Taktdiagramm für die Erkennung des Musters in Fig. 2E gezeigt. In Fig. 4E steht die Leitung 134 für den Schritt-Takt (S), Leitung 136 für das Empfangssignal (R), Leitung 138 für das Anzeigesignal (I), Leitung 135 für das Zählerrücksetzungssignal (Leitung 72 in Fig. 3) und Leitung 137 für das Erkennungssignal (Leitung 82 von Fig. 3), während der Ausgang des Zählers 70 unterhalb der Leitung 135 erscheint. In Fig. 4E sorgt das Empfangssignal 136 für mehrere Zustandsübergänge während der gezeigten Taktperioden. Das Anzeigesignal auf Leitung 138 sorgt für einen Zustandsübergang während der Periode 11. In Fig. 2E definiert das erkannte Muster einen Zustandsübergang zwischen den ersten und zweiten Bits des Anzeigesignals (I), während die Bits des Empfangssignals (R) das "Übergehen" anzeigen. Das Ausgangssignal auf Leitung 137 erscheint während der Taktperiode 29.
• Fig. 4F stellt das Taktdiagramm für die Erkennung der Muster von Fig. 2E sowie das Zurücksetzen des Anzeigesignals (I) dar. Leitung 140 steht für den Schritt-Takt (S), Leitung 142 für das Empfangssignal (R), Leitung 144 für das Anzeigesignal (I), Leitung 141 für das Zählerrücksetzungssignal und Leitung 143 für das Erkennungssignal, während der Ausgang des Zählers unter Leitung 141 erscheint. In Fig. 4F geht das Anzeigesignal in den Taktperioden 6 und 24 über, und ein Ausgangssignal erscheint während der Taktperiode 23 auf Leitung 143. Wenn das Anzeigesignal abfällt, wird der Zähler 70 in der Taktperiode 27 zurückgesetzt.
• In diesem Ausführungsbeispiel wird die Erkennung der Muster von zwei getrennten Signalen dargestellt, indem diese Eingangssignale beim Empfang logisch zusammengefaßt und durch ein Schieberegister verschoben werden. In dem Ausführungsbeispiel sollen die in den Fig. 2A bis 2E dargestellten definierten Bitmuster erkannt werden. Da diese Muster die Wiederholung von vier Bitmustern beinhalteten, wurde ein 4-Bit-Schieberegister verwendet. Für eine größere Anzahl von Bits in einem Wiederholungsmuster ist eine größere Anzahl von Verriegelungsschaltkreisen im Schieberegister zu implementieren. In diesem Ausführungsbeispiel erzeugt das 4-Bit-Schieberegister parallele 4-Bit- Ausgangssignale. Diese Signale werden ständig durch den EXKLUSIV-ODER-Baum 63 (Fig. 3) dekodiert, um dem Zähler 70 das erneute Startsignal zuzuführen. Aufgrund dieses einzigartigen Aufbaus müssen nur 4 Bits zu einem einzigen Zeitpunkt dekodiert werden, wodurch die Hardware-Anforderungen im EXKLUSIV-ODER-Baum 63 verringert werden. Aufgrund der einzigartigen Struktur der Schaltung kann der Ausgang des Zählers 70 schnell dekodiert werden, wie dies am Beispiel des Inverters 78 und des UND- Gatters 80 verdeutlicht wird. Dadurch erscheint auf Leitung 82 das erforderliche Erkennungssignal.
• Für andere Muster ist die in der Schaltung 39 enthaltene kombinatorische Logik zu ändern. Dem Fachmann ist klar, daß durch das einfache Hinzufügen der kombinatorischen Logik zusätzliche Eingangssignale mit dem Schaltkreis 39 verbunden werden können, um die zusammengefaßten Eingänge zu den Verriegelungsschaltkreisen des Schieberegisters zu führen. Auf gleiche Art und Weise kann der EXKLUSIV-ODER-Baum 63 durch Hinzufügen oder Ändern der Logik variiert werden, um zusätzliche Muster bereitszustellen. Darüber hinaus können noch andere Änderungen implementiert werden, wie beispielsweise zusätzliche Verriegelungsschaltkreise, um die Eingangssignale für die kombinatorische Logik auf ähnliche Art und Weise wie bei Verriegelungsschaltkreise 32 (Fig. 3) zwischenzuspeichern. Der Schaltkreis 39 kann auch noch weitere Schieberegister für jedes Eingangssignal enthalten, um die kombinatorische Logik zwischenzuspeichern. Der Ausgang dieser kombinatorischen Logik wird in den Verriegelungsschaltkreisen des Schieberegisters gespeichert, z. B. den Verriegelungsschaltkreisen 34, 46, 50 und 58. Zusätzlich kann die EXKLUSIV-ODER-Baumschaltung 63 geändert werden, um die Dekodierung der verschiedenen definierten Muster zu ermöglichen.

Claims (8)

1. Eine Kommunikations-Bitmustererkennungsschaltung zur Erzeugung eines Ausgangssignals nach dem Erscheinen eines von mehreren definierten Bitmustern für eine Reihe einer ersten Anzahl von Bits zahlreicher Eingangssignale, wobei jedes Eingangssignal ein Strom sich wiederholender serieller Bitdaten ist, und die Erkennungsschaltung folgendes umfaßt: ein Empfangsmittel zum Empfang von mindestens zwei Eingangsleitungen, wobei jede Eingangsleitung eines der Eingangssignale empfängt; ein mit dem Empfangsmittel verbundenes erstes Logikmittel zur logischen Zusammenfassung gleicher Bits von den seriellen Daten der Eingangsleitungen; wobei die Erkennungsschaltung folgendermaßen gekennzeichnet ist:

das erste Logikmittel mit den Logikgattern (26, 28, 30, 42, 44, 47, 48, 55, 56), die entsprechend der definierten Bitmuster angeordnet sind;

Verriegelungsmittel (34, 46, 50, 58), die mit dem ersten Logikmittel verbunden sind, für die Speicherung einer zweiten Anzahl der logisch zusammengefaßten Bits, wobei die zweite Anzahl der Verriegelungsmittel mit der Anzahl von Bits in den Wiederholungsmustern des Eingangssignals übereinstimmt;

ein mit den Verriegelungsmitteln verbundenes Erkennungsmittel (63), das ein Nichterkennungssignal bereitstellt, wenn die zweite Anzahl der Bits nicht einem Teil der für jedes Eingangssignal definierten Muster entspricht; und

ein mit dem Erkennungsmittel verbundenes Zählmittel (70) zum Zählen der Bittaktperioden und Erzeugen des Ausgangssignals, wenn die Zählung mit der ersten Anzahl übereinstimmt, wobei das Zählmittel bei Erscheinen des Nichterkennungssignals zurückgesetzt wird.

2. Eine Erkennungsschaltung nach Anspruch 1, bei der das Erkennungsmittel (63) des weiteren ein zweites Logikmittel zur logischen Zusammenfassung der gespeicherten Bits der Verriegelungsmittel enthält

3. Eine Erkennungsschaltung nach Anspruch 2, bei der das zweite Logikmittel zahlreiche EXKLUSIV-ODER-Gatter (62, 64,

66) umfaßt.

4. Eine Erkennungsschaltung nach Anspruch 3, bei der die EXKLUSIV-ODER-Gatter als Baum mit verschiedenen Stufen von EXKLUSIV-ODER-Gattern konfiguriert ist, wobei jedes Gatter angeschlossen ist, um zwei Eingänge zu empfangen und der Baum eine erste Stufe von EXKLUSIV-ODER-Gattern hat, die mit den Verriegelungsmitteln verbunden sind, sowie eine letzte Stufe, die das Nichterkennungssignal erzeugt.

5. Eine Erkennungsschaltung nach einem der oben genannten Ansprüche, bei der das erste Logikmittel die logische Zusammenfassung gleicher Bits von jedem Eingangssignal einmal während jeder Bittaktperiode vornimmt.

6. Eine Erkennungsschaltung nach einem der oben genannten Ansprüche, bei der das Zählmittel (70) über Mittel verfügt, die das Ausgangssignal nach dem Erscheinen auf rechterhalten, bis das Zählmittel das Nichterkennungssignal empfängt.

7. Eine Erkennungsschaltung nach einem der oben genannten Ansprüche, bei der jedes definierte Bitmuster eine Bitfolge enthält, die sich nach jeder zweiten Anzahl von Bits wiederholt.

8. Eine Erkennungsschaltung nach einem der oben genannten Ansprüche, bei der die Verriegelungsmittel weitere Mittel zum Verschieben der gespeicherten, logisch zusammengefaßten Bits, wobei jedes zusammengefaßte Bit vom ersten Logikmittel bereitgestellt wird, während die zweite Vielzahl von Bits aufrechterhalten wird.