DE3784838T2

DE3784838T2 - Vorwaerts-/rueckwaerts-n-bit-zaehlregister.

Info

Publication number: DE3784838T2
Application number: DE8787307249T
Authority: DE
Inventors: Asif Qayyum
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-11-05
Filing date: 1987-08-17
Publication date: 1993-08-19
Anticipated expiration: 2007-08-18
Also published as: US4706266A; EP0266866A2; JPS63125019A; EP0266866B1; EP0266866A3; JP2719620B2; DE3784838D1; ATE87154T1

Description

Die vorliegende Erfindung betrifft im allgemeinen integrierte Halbleiterschaltungsvorrichtungen und insbesondere betrifft sie einen Dual-Modus-N-Bit-Zähler, der entweder um eins oder zwei aufwärts oder abwärts zählt.
Es sind aus dem Stand der Technik eine Reihe Zählerschaltungen bekannt, die jedoch den Nachteil haben, daß solche Zählerschaltungen entweder nur aufwärts oder nur abwärts zählen können. Ferner sind zahlreiche der bekannten Zähler aus unregelmäßigen Strukturen gebildet, wodurch die Kosten für das Designlayout und die Herstellung erheblich erhöht wurden. Darüber hinaus sind diese herkömmlichen Zählerschaltungen sehr komplex, da eine relativ große Zahl von Komponenten bei ihrer Implementierung verwendet wurden und so ein großer Verbrauch an Chipfläche gegeben war, wodurch die Produktionskosten zusätzlich anstiegen. Ein Beispiel für diesen Stand der Technik ist GB-A-2145857.
Es ist daher erwünscht, einen Dual-Modus-N-Bit-Zähler zu schaffen, der sowohl um eins oder zwei aufwärts als auch abwärts zählen kann. Es wäre vorteilhaft, wenn dieser Dual-Modus-N-Bit-Zähler mehrere identische Bitzellen enthielte, wobei jede Zelle aus einer kleineren Zahl von Komponenten gebildet wäre, als dies bisher erforderlich war. Vorteilhaft wäre es ferner, jede Bitzelle als regelmäßige Konfiguration oder Struktur auszubilden, so daß sie mit einem wiederholbaren Muster konform ist, das für Höchstintegration (VLSI) mit hoher Packungsdichte geeignet ist.
Die vorliegende Erfindung schafft eine Zählerzelle für einen Zähler, der entweder um eins oder zwei aufwärts oder abwärts zählt, wobei die Zählerzelle aufweist: - eine Multiplexereinrichtung mit Steuersignaleingangseinrichtungen und Eingangsübertragssignaleingangseinrichtungen, wobei die Multiplexereinrichtung auf Steuersignale und Eingangsübertragssignale hin an ihrem Ausgang ein Zählsignal erzeugt, das bestimmt, ob ein Zählen um eins oder zwei erfolgt; - eine Inkrement/Dekrement-Einrichtung mit einem ersten Eingang, der mit dem Ausgang der Multiplexereinrichtung verbunden ist, und einem zweiten Eingang zum Empfangen eines Inkrement-Freigabesignals, wobei die Inkrement/- Dekrement-Einrichtung auf das Zählsignal und das Inkrement-Strobesignal hin ein inkrementiertes Ausgangssignal und ein komplementäres dekrementiertes Ausgangssignal erzeugt; und - eine Übertragseinrichtung mit einem ersten Eingang, der mit einem Ausgang der Inkrement/Dekrement-Einrichtung verbunden ist, um die Eingangsübertragssignale zu empfangen, wobei die Übertragseinrichtung auf die Inkrement/Dekrement-Einrichtung und die Eingangsübertragssignale reagiert, um ein Übertrag-um-eins-Signal und ein Übertrag-um-zwei-Signal zu erzeugen.
Die vorliegende Erfindung schafft ebenfalls eine Zählerzelle für einen Zähler, der entweder um eins oder zwei aufwärts oder abwärts zählt, wobei die Zählerzelle aufweist: - eine Multiplexereinrichtung, die aus einem ersten Durchlaßtransistor und einem zweiten Durchlaßtransistor besteht, deren Source-Anschlüsse miteinander und mit einem internen Knoten verbunden sind, wobei der Drain- Anschluß des ersten Durchlaßtransistors zum Empfangen eines komplementären Übertrag-um-eins-Eingangssignals und sein Gate-Anschluß zum Empfangen eines Inkrement-umeins-Steuersignals gekoppelt ist, wobei der Drain-Anschluß des zweiten Durchlaßtransistors zum Empfangen eines komplementären Übertrag-um-zwei-Eingangssignals und sein Gate-Anschluß zum Empfangen eines Inkrement-umzwei-Steuersignals gekoppelt ist; - wobei der Inkrement/Dekrement-Abschnitt aus einem ersten NOR-Gatter mit zwei Eingängen, dritten bis siebten Durchlaßtransistoren und ersten bis vierten Invertern besteht; - wobei einer der Eingänge des ersten NOR Gatters zum Empfangen des Inkrement-Strobesignals und sein anderer Eingang mit dem Source-Anschluß des dritten Durchlaßtransistors verbunden ist, wobei der Drain-Anschluß des dritten Durchlaßtransistors mit dem internen Knoten und sein Gate-Anschluß zum Empfangen des Inkrement-Freigabesignals gekoppelt ist, und wobei der Ausgang des ersten NOR-Gatters mit dem Gate-Anschluß des vierten Durchlaßtransistors verbunden ist; - wobei der Drain-Anschluß des vierten Durchlaßtransistors mit dem Ausgang des vierten Inverters und sein Source-Anschluß mit dem Source-Anschluß des fünften Durchlaßtransistors, dem Drain-Anschluß des sechsten Durchlaßtransistors und dem Eingang des ersten Inverters verbunden ist; - wobei der Drain-Anschluß des fünften Durchlaßtransistors zum Empfangen eines voreingestellten Eingangsdatensignals und sein Gate-Anschluß zum Empfangen eines Zählerladesignals gekoppelt ist, der Gate-Anschluß des sechsten Durchlaßtransistors zum Empfangen eines Zählerlöschsignals und sein Source-Anschluß mit Massepotential verbunden ist; - wobei der Ausgang des ersten Inverters mit dem Eingang des zweiten Inverters verbunden ist, der Ausgang des zweiten Inverters über einen Widerstand mit dem Eingang des ersten Inverters verbunden ist, der Ausgang des zweiten Inverters ferner mit dem Eingang des dritten Inverters, dem Drain-Anschluß des siebten Durchlaßtransistors und einem ersten Ausgangsanschluß verbunden ist, um das inkrementierte Ausgangssignal zu erzeugen, - wobei der Ausgang des dritten Inverters mit einem zweiten Ausgangsanschluß zum Erzeugen des dekrementierten Ausgangssignals verbunden ist, der Gate-Anschluß des siebten Durchlaßtransistors zum Empfangen des inkrementierten Strobesignals und sein Source-Anschluß mit dem Eingang des vierten Inverters verbunden ist; - wobei der Übertragsabschnitt aus einem zweiten und einem dritten NOR-Gatter mit zwei Eingängen und einem fünften und einem sechsten Inverter besteht, - wobei einer der Eingänge des zweiten NOR-Gatters mit einem Eingang des dritten NOR-Gatters und mit dem Ausgang des ersten Inverters verbunden ist, der andere Eingang des zweiten NOR-Gatters zum Empfangen des komplementären Übertrag-um-eins-Eingangssignals, der andere Eingang des dritten NOR-Gatters zum Empfangen des komplementären Übertrag-um-zwei-Eingangssignals verbunden ist; - wobei der Eingang des fünften Inverters mit dem Ausgang des zweiten NOR-Gatters und sein Ausgang mit einem dritten Ausgangsanschluß zum Erzeugen des komplementären Übertrag-um-eins-Signals verbunden ist; - wobei der Eingang des sechsten Inverters mit dem Ausgang des dritten NOR-Gatters und sein Ausgang mit einem vierten Ausgangsanschluß zum Erzeugen des komplementären Übertrag-um-zwei-Signals verbunden ist.

Kurzbeschreibung der Zeichnungen

Die Aufgaben und andere Merkmale der vorliegenden Erfindung werden aus der nachfolgenden detaillierten Beschreibung in Zusammenhang mit den zugehörigen Zeichnungen ersichtlich, in denen gleiche Bezugszeichen stets gleiche Teile bezeichnen, und welche zeigen:
Fig. 1 ein schematisches Schaltungsdiagramm einer erfindungsgemäßen Zählerzelle;
Fig. 2 ein schematisches Schaltungsdiagramm eines erfindungsgemäßen 2-Bit-Zählers;
Fig. 3 ein schematisches Schaltungsdiagramm eines erfindungsgemäßen 3-Bit-Zählers;
Fig. 4 ein schematisches Schaltungsdiagramm eines 16- Bit-Zählers nach einem bevorzugten Ausführungsbeispiel der Erfindung;
Fign. 5(a)-5(e) Zeitsteuerungsdiagramme zum Verständnis des Betriebs der Zählerzelle von Fig. 1;
Fig. 6(a) die Zählersequenz und die logischen Gleichungen derselben für einen Inkrement-um-eins-Aufwärtszähler; und
Fig. 6(b) die Zählersequenz und die logischen Gleichungen derselben für einen Inkrement-um-zwei-Aufwärtszähler.

Beschreibung des bevorzugten Ausführungsbeispiels

Im folgenden wird im einzelnen auf die Zeichnungen Bezug genommen, wobei in Fig. 1 ein schematisches Schaltungsdiagramm einer Zählerzelle oder eines Bits 10 dargestellt ist, die zum Implementieren eines erfindungsgemäßen Dual-Modus- Inkrement /Dekrement-N-Bit-Zählerregisters verwendet wird. Die Zählerzelle 10 ist aus einer relativ geringen Zahl von Schaltungskomponenten gebildet, so daß sie einen verringerten Bedarf an Halbleiterchipfläche hat, wodurch die Herstellungskosten und der Leistungsverbrauch verringert werden. Ferner ist die Zählerzelle 10 las ein Teil einer monolithischen integrierten Schaltung mit einer regelmäßigen Konfiguration ausgebildet, die zur Verwendung in Höchstintegrationsschaltungsanordnungen, die in Massenproduktion herstellbar sind, verwendbar ist.
Die Zählerzelle 10 empfängt neun Eingangssignale, die sich zusammensetzen aus: einem Zählerlöschsignal CLR am Eingangsanschluß I1, einem Zählerladesignal LDCTR am Eingangsanschluß I2, einem Inkrement-Strobesignal INCR* an den Eingangsanschlüssen I3 und I4, einem Inkrementum-eins-Signal INCRX1 am Eingangsanschluß I5, einem Inkrement-um-zwei-Signal INCRX2 am Eingangsanschluß I6, einem Ausgangsfreigabesignal OE am Eingangsanschluß I7, einem Voreingestellte-Daten- oder Adress-Signal D an einem Eingangsanschluß I8, einem komplementären Übertrag-um-zwei-Eingangssignal am Eingangsanschluß I9, und einem komplementären Übertrag-um-eins-Eingangssignal am Eingangsanschluß I10. Die Zählerzelle liefert vier Ausgangssignale, nämlich: ein komplementäres Übertrag-um-eins-Ausgangssignal am Ausgangsanschluß O1, ein komplementäres Übertrag-um-zwei-Ausgangssignal am Ausgangsanschluß O2, ein inkrementiertes Ausgangssignal Q am Ausgangsanschluß O5 und ein dekrementiertes Ausgangssignal am Ausgangsanschluß O4.
Die Zählerzelle 10 besteht aus einem Multiplexerabschnitt 12, einem Inkrement/Dekrement-Abschnitt 14, einem Übertragsabschnitt 16 und einem Ausgangsfreigabe- oder Leseabschnitt 18. Der Multiplexerabschnitt 12 weist einen ersten Kopplungs- oder Durchlaß-n-Kanal-MOS-Transistor N1 und einen zweiten Kopplungs- oder Durchlaß-n- Kanal-MOS-Transistor N2 auf. Der Drain-Anschluß des Transistors N1 ist zum Empfang des komplementären Übertrag-um-eins-Eingangssignals mit dem Eingangsanschluß I10 verbunden und der Drain-Anschluß des Transistors N2 ist zum Empfang des komplementären Übertrag-umzwei-Eingangssignals mit dem Eingangsanschluß I9 verbunden. Bei dem Bit "0" sind die Anschlüsse I9 und I10 mit einem Massepotential verbunden, da dieses Bit stets verändert wird. Die Source-Anschlüsse der Transistoren N1 und N2 sind zum Liefern eines Zählsignals miteinander und mit einem internen Knoten A verbunden. Der Gate-Anschluß des Transistors N1 ist zum Empfang des Inkrement-um-eins- oder Zählen-um-eins-Signals INCRX1 mit dem Eingangsanschluß I5 verbunden. Dieses Signal INCRX1 ist ein Steuersignal, das dazu verwendet wird, ein Zählen der Zelle um eins zu bewirken. Der Gate-Anschluß des Transistors N2 ist zum Empfang des Inkrementum-zwei- oder Zählen-um-zwei-Signals INCRX2 mit dem Eingangsanschluß I6 verbunden. Dieses Signal INCRX2 ist ein Steuersignal, das dazu verwendet wird, ein Zählen der Zelle um zwei zu bewirken.
Der Inkrement/Dekrement-Abschnitt 14 weist ein NOR-Logikgatter G1 mit zwei Eingängen, Durchlaß-n-Kanal-MOS- Transistoren N3-N7 und die Inverter INV1-INV4 auf. Einer der Eingänge des NOR-Gatters G1 ist mit dem Eingangsanschluß I4 zum Empfang des Inkrement-Strobesignals INCR* verbunden und der andere Eingang ist mit dem Source-Anschluß des Transistors N3 verbunden. Der Drain- Anschluß des Transistors N3 ist mit dem Zählsignal am internen Knoten A verbunden, der den Ausgang des Multiplexerabschnitts 12 bildet. Der Ausgang des NOR-Gatters G1 ist mit dem Gate-Anschluß des Transistors N4 verbunden. Der Drain-Anschluß des Transistor N4 ist mit dem Ausgang des vierten Inverters INV4 verbunden. Der Source-Anschluß des Transistors N4 ist mit dem Source-Anschluß des Transistors N5, dem Drain-Anschluß des Transistors N6 und dem Eingang des ersten Inverters INV1 verbunden. Der Drain-Anschluß des Transistors N5 ist zum Empfang des Voreingestellte-Daten-Eingangssignals D mit dem Eingangsanschluß I8 verbunden und sein Gate-Anschluß ist zum Empfang des Zählerladesignals LDCTR mit dem Eingangsanschluß I2 verbunden. Der Gate-Anschluß des Transistors N6 ist zum Empfang des Zählerlöschsignals CLR mit dem Eingangsanschluß I1 und sein Source-Anschluß ist mit einem Massepotential verbunden.
Der erste und der zweite Inverter INV1, INV2 bilden einen Speicher, bei dem der Ausgang des ersten Inverters INV1 mit dem Eingang des zweiten Inverters INV2 verbunden ist und der Ausgang des zweiten Inverters INV2 mit dem Eingang des ersten Inverters INV1 über einen Widerstand R verbunden ist. Der Widerstand R kann durch einen n-Kanal-Verarmungsmodus-MOS-Transistor gebildet sein, dessen Gate- und Drain-Elektroden in an sich bekannter Weise miteinander verbunden sind. Der Ausgang des zweiten Inverters INV2 ist mit dem Ausgangsanschluß O5 verbunden, der das inkrementierte Ausgangssignal Q liefert. Ferner ist der Ausgang des zweiten Inverters INV2 mit dem Eingang des dritten Inverters INV3 verbunden. Der Ausgang des dritten Inverters INV3 ist mit dem Ausgangsanschluß O4 verbunden, der das dekrementierte Signal Q liefert. Der Ausgang des zweiten Inverters INV2 ist ebenfalls mit dem Drain-Anschluß des Transistors N7 verbunden, dessen Source-Anschluß mit dem Eingang des vierten Inverters INV4 verbunden ist. Der Gate-Anschluß des Transistors N7 ist zum Empfang des Inkrement-Strobesignals INCR* mit dem Eingangsanschluß I3 verbunden.
Der Übertragsabschnitt 16 weist zwei NOR-Logikgatter G2, G3 mit zwei Eingängen und zwei, einen fünften und einen sechsten Inverter INV5, INV6 auf. Einer der Eingänge des NOR-Gatters G2 ist mit einem Eingang des NOR-Gatters G3 und mit dem Ausgang des ersten Inverters INV1 verbunden. Der andere Eingang des NOR-Gatters G2 ist zum Empfang des komplementären Übertrag-um-eins-Eingangssignals mit dem Eingangsanschluß I10 verbunden und der andere Eingang des NOR-Gatters G3 ist zum Empfang des komplementären Übertrag-um-zwei-Eingangssignals mit dem Eingangsanschluß I9 verbunden. Der Ausgang des NOR-Gatters G2 ist mit dem Eingang des fünften Inverters INV5 verbunden, dessen Ausgang mit dem Ausgangsanschluß O1 zum Liefern des komplementären Übertrag-um-eins-Ausgangssignals verbunden ist. Der Ausgang des NOR- Gatters G3 ist mit dem Eingang des sechsten Inverters INV6 verbunden, dessen Ausgang mit dem Ausgangsanschluß 02 zum Liefern des komplementären Übertrag-um-zwei-Ausgangssignals verbunden ist.
Der Leseabschnitt 18 weist einen Verarmungsmodustransistor DM, einen achten Durchlaß-n-Kanal-MOS-Transistor N8 und einen neunten Durchlaß-n-Kanal-MOS-Transistor N9 auf. Die Gate- und die Source-Elektrode des Transistors DM sind miteinander und mit dem Eingangsanschluß I8 verbunden. Der Drain-Anschluß des Transistors DM ist mit einem Versorgungspotential oder einer Versorgungsspannung VCC verbunden. Die gemeinsamen Gate- und Source- Elektroden des Transistors DM sind ferner mit dem Drain- Anschluß des achten Transistors N8 verbunden. Der Gate- Anschluß des achten Durchlaßtransistors M8 ist zum Empfang des Ausgangsfreigabesignals OE mit dem Eingangsanschluß I7 verbunden und sein Source-Anschluß ist mit dem Drain-Anschluß des neunten Durchlaßtransistors N9 gekoppelt. Der Gate-Anschluß des neunten Durchlaßtransistors ist mit dem Ausgang des dritten Inverters INV3 verbunden und sein Source-Anschluß ist mit dem Massepotential verbunden.
Die Fig. 5(a) bis 5(e) zeigen Zeitsteuerungsdiagramme, die zum Verständnis des Betriebs der Zählerzelle 10 nützlich sind. Das Zählerladesignal LDCTR wird, wie in Fig. 5(a) dargestellt, zum Laden oder Voreinstellen des Datenwertes in den Zähler in einem Zeitintervall t1 verwendet. Während dieses Zeitintervalls t1 befindet sich das Inkrement-Strobesignal INCR* auf einem logischen "1" oder High-Pegel, wie in der Fig. 5(b) dargestellt. Der in der Fig. 5(c) dargestellte gegenwärtige Datenwert AO wird während dieses Zeitintervalls t1 in die Zählerzelle geladen. Um zu zählen, wird das Inkrement-Strobesignal INCR* der Fig. 5(b) auf einen logischen "0" oder Low- Pegel gesenkt. Die Zählerzelle zählt um eins oder zwei, unabhängig davon, welches der in Fig. 5(d) dargestellten Steuersignale INCRX1 oder INCRX2 den High-Pegel innehat. Es sei darauf hingewiesen, daß das Steuersignal INCRX1 oder INCRX2 vor dem Zeitpunkt, zu dem das Inkrement-Strobesignal in den Low-Pegel übergeht, gültig sein muß, und daß es während des Zeitintervalls t2 gültig bleiben muß.
Wenn das an den Eingangsanschluß I5 angelegte Steuersignal INCRX1 einen logischen High-Pegel aufweist, zählt die Zählerzelle um eins. Wenn das an den Eingangsanschluß 16 angelegte Steuersignal INCRX2 einen logischen High-Pegel aufweist, zählt die Zählerzelle um zwei. Es sei darauf hingewiesen, daß nur einer der Eingangsanschlüsse I5 oder I6 den logischen Pegel "1" einnimmt. Das komplementäre Übertrag-um-eins-Ausgangssignal von der Zählerzelle wird zum Eingangsanschluß I10 der nächsthöheren Bitzelle übertragen. In ähnlicher Weise wird das komplementäre Übertrag-um-zwei-Ausgangssignal von der Zählerzelle wird zum Eingangsanschluß I9 der nächsthöheren Bitzelle übertragen. Die Übertragseingangssignale und beeinflussen, ob die nächste vorhergehende Bitzelle zählt oder nicht, und sind in Fig. 5(e) dargestellt. Die Werte der Übertragseingangssignale und hängen vom Datenwert AO, der während des Zeitintervalls t1 eingeladen wurde, oder vom veränderten Wert A des vorherigen t2 ab. Es sei darauf hingewiesen, daß die Übertragseingangssignale vor dem Zeitintervall t2, zu dem das Inkrement-Strobesignal INCR* in den Low-Pegel übergeht, gültig sein muß.
Im folgenden wird unter erneuter Bezugnahme auf Fig. 1 zunächst der Betrieb der Zählerzelle beschrieben, wobei davon ausgegangen sei, daß sich der Dateneingang D am Eingangsanschluß I8 auf einem logischen High-Pegel (D=1) befindet, und daß ein Zählen um eins gewünscht ist, d. h., daß ein logischer High-Pegel an den Eingangsanschluß I5 angelegt werden soll. Zu Anfang, wenn das Inkrement-Strobesignal INCR* am Eingangs-Anschluß I3 und I4 einen logischen High-Pegel innehat, werden die Eingangsdaten (D=1) in die Zählerzelle geladen, indem das Zählerladesignal LDCTR an den Eingangsanschluß I2 angelegt wird, der einen logischen High-Pegel einnimmt. Dies macht den Transistor N5 leitend, so daß er den vorliegenden Dateneingang zu den Ausgangsanschlüssen O5 und O4 durchläßt. Das Ausgangssignal am Anschluß O5 ist auf Q=1 voreingestellt und das Ausgangssignal am Ausgangsanschluß O4 ist auf =0 voreingestellt. Ferner ist das Ausgangssignal Q am Drain-Anschluß des Transistors N4 verfügbar, da der Transistor N7 eingeschaltet ist (INCR* = 1 zur Zeit t1). Auch das Übertrag-um-eins-Eingangssignal am Eingangsanschluß I10 läuft durch die Transistoren N1 und N3, da beide eingeschaltet sind, bis zum zweiten Eingang des NOR-Gatters G1. Dies geschieht, da vor dem Zeitraum t2 beide Signale INCRX1 und INCR* den logischen High-Pegel aufweisen.
Wenn das Signal =0 ist, wenn das Inkrement-Strobesignal INCR* zur Zeit von t2 auf einen Low-Pegel gesenkt wird, ist der Ausgang des NOR-Gatters G1 auf einem logischen High-Pegel, wodurch das Einschalten des Transistors N4 bewirkt wird. Da der Transistor N7 zur Zeit von t2 abgeschaltet ist, wird der Ausgang des vierten Inverters INV4 mit dem Komplement des Ausgangssignals Q verbunden. Somit geht der invertierte Wert des gegenwärtigen Zählung durch den Transistor N4 und zum Ausgang des durch die Inverter INV1 und INV2 gebildeten Registers. Daher ist das Ausgangssignal Q nunmehr invertiert. Ist andererseits das Signal =1, wenn das Inkrement- Strobesignal INCR* zur Zeit t2 auf einen Low-Pegel gesenkt wird, befindet sich der Ausgang des NOR-Gatters G1 auf einem logischen Low-Pegel, wodurch das Abschalten des Transistors N4 bewirkt wird. Daher wird das Signal vom Ausgang des vierten Inverters INV4 nicht durch den Transistor N4 und das Register gelassen. Somit bleibt das Ausgangssignal Q unverändert und bleibt in seinem gegenwärtigen Zustand. Wäre ein Zählen um zwei erwünscht, würde bewirkt, daß das an den Eingangsanschluß I6 angelegte Signal INCRX2, anstelle des Signals INCRX1 am Anschluß I5, einen logischen High-Pegel einnimmt. Als Ergebnis würde das Übertrag-um-zwei-Eingangssignal vor der Zeit t2, zu der das Inkrement-Strobesignal INCR* auf den Low-Pegel übergeht, durch die Transistoren N2 und N3 zum zweiten Eingang des NOR-Gatters G1 geleitet.
Jede Zahl identischer Zählerzellen oder Bits 10, die als eine Zählerstufe bezeichnet werden, kann zur Realisierung eines erfindungsgemäßen Dual-Modus-N-Bit-Zählers, der entweder um eins oder zwei aufwärts oder abwärts zählt. In Fig. 2 ist ein Zwei-Bit-Aufwärtszähler 210 dargestellt, der für die vorliegende Erfindung beispielhaft ist. Wie aus dem schematischen Schaltungsdiagramm ersichtlich, besteht der Zähler 210 aus zwei identischen Zellen C0 und C1. Jede der Zellen C0 und C1 ist der Zelle 10 von Fig. 1 ähnlich, wobei gleiche Teile mit den gleichen Bezugszeichen bezeichnet sind. Es sei darauf hingewiesen, daß der dritte Inverter INV3 von Fig. 1 weggefallen ist, da diese Schaltung als ein entweder um eins oder zwei aufwärts zählender Zähler funktioniert.
Fig. 3 zeigt einen Drei-Bit-Aufwärts/Abwärtszähler 310, der um eins zählt. Wie aus dem schematischen Schaltungsdiagramm ersichtlich, besteht der Zähler 310 aus drei identischen Zellen C0, C1 und C2. Jede der Zellen C0, C1 und C3 ist der Zelle 10 von Fig. 1 ähnlich, wobei gleiche Teile mit den gleichen Bezugszeichen bezeichnet sind. Es sei darauf hingewiesen, daß der dritte Inverter INV3 von Fig. 1 durch einen Pufferabschnitt 20 ersetzt ist, der die inkrementierten Ausgangssignale A0, A1, A2 und die dekrementierten A0*, A1*, A2* liefert. Der Pufferabschnitt 20 wurde hinzugefügt, um eine größere Treiberfähigkeit zu ermöglichen. Ferner ist ersichtlich, daß das Logikgatter G3 und der Inverter INV6 weggelassen wurden, da diese Schaltung als ein Aufwärts/Abwärts- Zähler funktioniert, der um eins zählt.
Fig. 4 zeigt als Blockschaltbild einen 16-Bit-Aufwärts/Abwärtszähler 410 zum Zählen um eins oder zwei, der ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung darstellt. Wie aus dem Blockschaltbild ersichtlich, besteht der Zähler 410 aus sechzehn identischen Zellen oder Stufen C0, C1 . . . C15. Jede der Zellen C0, C1, C2 . . . C15 ist der Zelle 10 in Fig. 1 ähnlich. Die voreingestellten Dateneingangssignale AD00 . . . AD15 werden entsprechenden der Zellen C0 . . . C15 über die Eingangsanschlüsse I8 zugeführt. Jede Zelle empfängt ferner das Ausgangsfreigabe- oder Lesesignal OE an ihrem Eingangsanschluß I7, das Zählerladesignal LDCTR an ihrem Eingangsanschluß I2, das Inkrement-Strobesignal INCR* an ihren Eingangsanschlüssen I3 und I4, das komplementäre Übertrag-um-eins-Eingangssignal an ihrem Eingangsanschluß I9 und das komplementäre Übertrag-um-zwei-Eingangssignal an ihrem Eingangsanschluß I10. Jede Zelle liefert das inkrementierte Ausgangssignal am Ausgangsanschluß O5 und das dekrementierte Ausgangssignal am Ausgangsanschluß O4. Das komplementäre Übertrag-umeins-Ausgangssignal wird am Ausgangsanschluß O1 und das komplementäre Übertrag-um-zwei-Ausgangssignal wird am Ausgangsanschluß O2 geliefert. Mit Ausnahme des Bits "0" sind die Eingangsanschlüsse I9 und I10 jeder Zelle mit den jeweiligen Ausgangsanschlüssen O2 und O1 der nächstniedrigeren Zelle verbunden. Bei dem Bit "0" ist der Eingangsanschluß I9 mit einer Versorgungsspannung verbunden, wenn der Zähler zum Zählen um zwei verwendet wird. Die Eingangsanschlüsse I9 und I10 sind beide nur dann mit einem Massepotential verbunden, wenn der Zähler zum Zählen um eins verwendet wird.
Die Einzelheiten der Zählsequenz und die logischen Gleichungen für einen typischen 4-Bit-Aufwärtszähler, der um eins zählt, sind in Fig. 6(a) dargestellt. Die gegenwärtigen oder aktuellen Werte der vier Bits sind durch a&sub3;, a&sub2;, a&sub1; und a&sub0; wiedergegeben. Die inkrementierten Werte nach dem Anlegen des Inkrement-Strobesignals INCRX* an die vier Bits sind durch b&sub3;, b&sub2;, b&sub1; und b&sub0; wiedergegeben. Die inkrementierten Werte der vier Bits sind in den in Fig. 6(a) dargestellten Gleichungen als Funktion ihrer gegenwärtigen Werte ausgedrückt. In ähnlicher Weise sind die Details der Zählsequenz und der logischen Sequenz eines typischen 4-Bit-Aufwärtszählers, der um zwei zählt, in Fig. 6(b) dargestellt. Die inkrementierten Werte der vier Bits sind in den in Fig. 6(b) dargestellten Gleichungen als Funktion ihrer gegenwärtigen Werte ausgedrückt.
Der erfindungsgemäße Dual-Modus-N-Bit-Zähler hat die folgenden Vorteile gegenüber dem Stand der Technik:
(1) Er zählt entweder um eins oder zwei aufwärts oder abwärts;
(2) er besteht aus mehreren identischen Zählerzellen, wobei jede Zelle eine regelmäßige Struktur aufweist, so daß sie für die Höchstintegration geeignet ist; und
(3) jede Zelle besteht aus einer relativ geringen Zahl von Komponenten, wodurch die erforderliche Chipfläche verringert wird.
Aus der vorhergehenden detaillierten Beschreibung ist ersichtlich, daß die vorliegende Erfindung einen verbesserten Zähler schafft, der entweder um eins oder zwei aufwärts oder abwärts zählt, und der einen Multiplexerabschnitt, einen Inkrement/Dekrementabschnitt und einen Übertragsabschnitt aufweist. Ferner kann eine beliebige Zahl von Zählerzellen zur Bildung eines N-Bit-Zählers angeschlossen werden, der entweder um eins oder zwei aufwärts oder abwärts zählt.
Während zuvor beschrieben und dargestellt wurde, was gegenwärtig als ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung erachtet wird, wird dem Fachmann verständlich sein, daß zahlreiche Veränderungen und Modifikationen durchführbar sind und Elemente durch Äquivalente ersetzbar sind.

Claims

1. Zählerzelle für einen Zähler, der entweder um eins oder zwei aufwärts oder abwärts zählt, wobei die Zählerzelle aufweist: - eine Multiplexereinrichtung (12) mit Steuersignaleingangseinrichtungen (I5, I6) und Eingangsübertragssignaleingangseinrichtungen (I9, I10), wobei die Multiplexereinrichtung (12) auf Steuersignale (INCRX1, INCRX2) und Eingangsübertragssignale ( , ) hin an ihrem Ausgang ein Zählsignal erzeugt, das bestimmt, ob ein Zählen um eins oder zwei erfolgt; - eine Inkrement/Dekrement-Einrichtung (14) mit einem ersten Eingang, der mit dem Ausgang der Multiplexereinrichtung (12) verbunden ist, und einem zweiten Eingang zum Empfangen eines Inkrement-Freigabesignals (INCR*), wobei die Inkrement/Dekrement-Einrichtung (14) auf das Zählsignal und das Inkrement-Strobesignal hin ein inkrementiertes Ausgangssignal (Q) und ein komplementäres dekrementiertes Ausgangssignal ( ) erzeugt; und - eine Übertragseinrichtung (16) mit einem ersten Eingang, der mit einem Ausgang der Inkrement/Dekrement- Einrichtung (14) verbunden ist, um die Eingangsübertragssignale ( , ) zu empfangen, wobei die Übertragseinrichtung (16) auf die Inkrement/Dekrement- Einrichtung (14) und die Eingangsübertragssignale reagiert, um ein Übertrag-um-eins-Signal ( ) und ein Übertrag-um-zwei-Signal ( ) zu erzeugen.

2. Zählerzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Multiplexereinrichtung (12) ein Paar aus einem ersten und einem zweiten Durchlaßtransistor (N1, N2) aufweist.

3. Zählerzelle nach Anspruch 2, dadurch gekennzeichnet, daß die Inkrement/Dekrement-Einrichtung (14) ein erstes NOR Gatter (G1) mit zwei Eingängen, dritte bis siebte Durchlaßtransistoren (N3-N7) und erste bis vierte Inverter (INV1-INV4) aufweist.

4. Zählerzelle nach Anspruch 3, dadurch gekennzeichnet, daß die Übertragseinrichtung (16) ein zweites und ein drittes NOR Gatter (G2, G3) und einen fünften und sechsten Inverter (INV5, INV6) aufweist.

5. Zählerzelle nach Anspruch 2, dadurch gekennzeichnet, daß der erste und der zweite Durchlaßtransistor (N1, N2) n-Kanal-MOS-Transistoren sind.

6. Zählerzelle nach Anspruch 3, dadurch gekennzeichnet, daß die dritten bis siebten Durchlaßtransistoren (N3-N7) n-Kanal-MOS-Transistoren sind.

7. Zählerzelle (10) nach Anspruch 1, dadurch gekennzeichnet, daß - die Multiplexereinrichtung (12) aus einem ersten Durchlaßtransistor (N1) und einem zweiten Durchlaßtransistor (N2) besteht, deren Source-Anschlüsse miteinander und mit einem internen Knoten verbunden sind, wobei der Drain-Anschluß des ersten Durchlaßtransistors zum Empfangen eines komplementären Übertrag-um-eins- Eingangssignals ( ) und sein Gate-Anschluß zum Empfangen eines Inkrement-um-eins-Steuersignals (INCRX1) gekoppelt ist, wobei der Drain-Anschluß des zweiten Durchlaßtransistors zum Empfangen eines komplementären Übertrag-um-zwei-Eingangssignals ( ) und sein Gate- Anschluß zum Empfangen eines Inkrement-um-zwei-Steuersignals (INCRX2) gekoppelt ist; - wobei der Inkrement/Dekrement-Abschnitt (14) aus einem ersten NOR Gatter (G1) mit zwei Eingängen, dritten bis siebten Durchlaßtransistoren (N3-N7) und ersten bis vierten Invertern (INV1-INV4) besteht; - wobei einer der Eingänge des ersten NOR Gatters (G1) zum Empfangen des Inkrement-Strobesignals (INCR*) und sein anderer Eingang mit dem Source-Anschluß des dritten Durchlaßtransistors (N3) verbunden ist, wobei der Drain- Anschluß des dritten Durchlaßtransistors (N3) mit dem internen Knoten und sein Gate-Anschluß zum Empfangen des Inkrement-Freigabesignals (INCR*) gekoppelt ist, und wobei der Ausgang des ersten NOR Gatters (G1) mit dem Gate-Anschluß des vierten Durchlaßtransistors (N4) verbunden ist; - wobei der Drain-Anschluß des vierten Durchlaßtransistors (N4) mit dem Ausgang des vierten Inverters (INV4) und sein Source-Anschluß mit dem Source-Anschluß des fünften Durchlaßtransistors (N5), dem Drain-Anschluß des sechsten Durchlaßtransistors (N6) und dem Eingang des ersten Inverters (INV1) verbunden ist; - wobei der Drain-Anschluß des fünften Durchlaßtransistors (N5) zum Empfangen eines voreingestellten Eingangsdatensignals (D) und sein Gate-Anschluß zum Empfangen eines Zählerladesignals (LDCTR) gekoppelt ist, der Gate-Anschluß des sechsten Durchlaßtransistors (N6) zum Empfangen eines Zählerlöschsignals (CLR) und sein Source-Anschluß mit Massepotential verbunden ist; - wobei der Ausgang des ersten Inverters (INV1) mit dem Eingang des zweiten Inverters (INV2) verbunden ist, der Ausgang des zweiten Inverters (INV2) über einen Widerstand (R) mit dem Eingang des ersten Inverters (INV1) verbunden ist, der Ausgang des zweiten Inverters (INV2) ferner mit dem Eingang des dritten Inverters (INV3), dem Drain-Anschluß des siebten Durchlaßtransistors (N7) und einem ersten Ausgangsanschluß (O5) verbunden ist, um das inkrementierte Ausgangssignal (Q) zu erzeugen, - wobei der Ausgang des dritten Inverters (INV3) mit einem zweiten Ausgangsanschluß (O4) zum Erzeugen des dekrementierten Ausgangssignals ( ) verbunden ist, der Gate-Anschluß des siebten Durchlaßtransistors (N7) zum Empfangen des inkrementierten Strobesignals (INCR*) und sein Source-Anschluß mit dem Eingang des vierten Inverters (INV4) verbunden ist; - wobei der Übertragsabschnitt (16) aus einem zweiten und einem dritten NOR Gatter (G2, G3) mit zwei Eingängen und einem fünften und einem sechsten Inverter (INV5, INV6) besteht, - wobei einer der Eingänge des zweiten NOR Gatters (G2) mit einem Eingang des dritten NOR Gatters (G3) und mit dem Ausgang des ersten Inverters (INV1) verbunden ist, der andere Eingang des zweiten NOR Gatters (G2) zum Empfangen des komplementären Übertrag-um-eins-Eingangssignals ( ), der andere Eingang des dritten NOR- Gatters (G3) zum Empfangen des komplementären Übertragum-zwei-Eingangssignals ( ) verbunden ist; - wobei der Eingang des fünften Inverters (INV5) mit dem Ausgang des zweiten NOR-Gatters (G2) und sein Ausgang mit einem dritten Ausgangsanschluß (O1) zum Erzeugen des komplementären Übertrag-um-eins-Signals ( ) verbunden ist; - wobei der Eingang des sechsten Inverters (INV6) mit dem Ausgang des dritten NOR-Gatters (G3) und sein Ausgang mit einem vierten Ausgangsanschluß (O2) zum Erzeugen des komplementären Übertrag-um-zwei-Signals ( ) verbunden ist.

8. Zählerzelle nach Anspruch 7, gekennzeichnet durch einen aus einem achten und einem neunten Durchlaßtransistor (N8, N9) bestehenden Leseabschnitt (18), wobei der Drain-Anschluß des achten Transistors (N8) zum Empfangen des voreingestellten Eingangsdatensignals (D), der Gate-Anschluß zum Empfangen eines Ausgangsfreigabesignals (OE) und der Source-Anschluß mit dem Drain-Anschluß des neunten Durchlaßtransistors (N9) verbunden ist, wobei der Gate-Anschluß des neunten Durchlaßtransistors (N9) mit dem Ausgang des dritten Inverters (INV3) und sein Source-Anschluß mit Massepotential verbunden ist.

9. Zählerzelle nach Anspruch 7, dadurch gekennzeichnet, daß jeder der ersten bis siebten Durchlaßtransistoren (N1-N7) ein n-Kanal-MOS-Transistor ist.

10. Zählerzelle nach Anspruch 7, gekennzeichnet durch einen Transistor (DM) vom Verarmungstyp, dessen Drain- Anschluß mit einer Versorgungsspannung (VCC), wobei der Gate- und der Source-Anschluß des Transistors miteinander und mit dem voreingestellten Eingangsdatensignal (D) verbunden sind.

11. Dual-Modus-n-Bit-Zähler, gebildet aus mehreren identischen Zählerzellen nach den Ansprüchen 7, 8, 9 oder 10.

12. Dual-Modus-n-Bit-Zähler nach Anspruch 11, dadurch gekennzeichnet, daß drei der Zählerzellen zur Bildung eines 3-Bit-Aufwärts/Abwärts-Zählers, der um eins oder zwei zählt, angeordnet sind.

13. Dual-Modus-n-Bit-Zähler nach Anspruch 11, dadurch gekennzeichnet, daß sechzehn der Zählerzellen zur Bildung eines 16-Bit-Aufwärts/Abwärts-Zählers, der um eins oder zwei zählt, angeordnet sind.