DE3750938T2

DE3750938T2 - Multiprozessorsystem.

Info

Publication number: DE3750938T2
Application number: DE3750938T
Authority: DE
Inventors: Akira Jinzaki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-07-15
Filing date: 1987-07-15
Publication date: 1995-06-14
Anticipated expiration: 2007-07-16
Also published as: EP0254960A3; CA1291827C; EP0254960B1; JPS6320652A; EP0254960A2; US4975833A; JPH0731662B2; DE3750938D1

Description

Diese Erfindung betrifft ein Kommunikationsschema zwischen Prozessoren in einer Multiprozessor-Computerarchitektur. Insbesondere betrifft diese Erfindung eine Verbesserung des Zugriffs auf einen gemeinsamen Speicher, der sich in jeder Prozessorgruppe befindet und zur Zwischenprozessor- Datenübertragung verwendet wird.
In den vergangenen Jahren wurde intensiv ein Multiprozessorsystem verwendet, bei dem eine Vielzahl von Prozessoren vorgesehen sind, mit denen eine Datenverarbeitung gleichzeitig parallel ausgeführt wird, so daß ein Hochgeschwindigkeitsbetrieb realisiert werden konnte, den ein einzelner Prozessor niemals erreicht. Unter verschiedenen Arten von Multiprozessor-Systemen bezieht sich die vorliegende Erfindung auf ein derartiges System, welches einen gemeinsamen Speicher aufweist, welcher sich in jeder Prozessorgruppe exklusiv zum Transferieren der Daten befindet, wie in Figur 1 gezeigt. Um den Hochgeschwindigkeitsbetrieb zu erreichen, wird von den sich im Betrieb befindlichen Prozessoren gefordert, daß ein Datentransfer zwischen den Prozessoren zu einer Datenverarbeitung darin synchronisiert sein muß. Der voranstehend erwähnte Ausdruck "synchronisiert" oder "Synchronisation" wird im folgenden verwendet, um eine Einstellung einer Zeitgabe zu bezeichnen, um die Aufträge (im folgenden als Tasks bezeichnet), die miteinander konkurrieren zu starten und zu stoppen. Deshalb war in dem Multiprozessorsystem für einen schnellen Betrieb dieser Synchronisation eine Bedienungseinrichtung notwendigerweise erforderlich.
Ein Verfahren zur Prozessorsynchronisation, welches in dem herkömmlichen System mittels einer Software-Steuerung angewendet wurde, ist in Figur 2 gezeigt. Ein Prozessor PA mit seinem lokalen Speicher LMA, d.h. einem Speicher, auf den von seinem Prozessor direkt zugegriffen wird, und ein anderer Prozessor PB mit seinem lokalen Speicher LMB sind mittels eines Kommunikationsnetzes 3 als Kommunikationseinrichtung untereinander verbunden und bilden somit ein Multiprozessorsystem. Das Kommunikationsnetz 3 kann ein Bus oder ein anderes Netz sein, beispielsweise ein lokales Netz oder eine Telefonleitung. Damit der zweite Prozessor PB von den Speicher LMA des ersten Prozessors PA liest oder in diesen hineinschreibt, muß der zweite Prozessor PB den Status des lokalen Speichers LMA durch die Merker oder Flags durch das Kommunikationsnetz 3 durch Verwendung eines vorgegebenen Protokolls überprüfen. Mit anderen Worten ausgedrückt, sind einige bestimmte Bits, sogenannte Semaphor-Flags auf dem Speicher vorgesehen und die Synchronisation wird unter Verwendung der Semaphor-Flags durch den sogenannten "Test und Setz"-Befehl ausgeführt. Die Probleme dieses Verfahrens sind: 1) Die Software zur Synchronisation ist sehr komplex und benötigt eine große Menge von Zusatzoperationen, d.h. eine für indirekte Jobs benötigte Operation, obwohl die Hardware einfacher als das nachstehend beschriebene zweite Verfahren ist, und 2) die Kommunikation für die Synchronisationssteuerung über das Netz verursacht einen Anstieg des Verkehrs auf dem Netz. Demzufolge wird der Wirkungsgrad des Netz-Durchsatzes verschlechtert oder von dem Netz wird gefordert, daß es eine höhere Leistungsfähigkeit aufweist.
Ein zweites Verfahren zur Prozessorsynchronisation, welches in dem herkömmlichen System durch eine Hardware-Steuerung erreicht wird, ist in Figur 3 gezeigt. Ähnlich wie die Konfiguration in Figur 2 weisen die Prozessoren PA und PB jeweils den lokalen Speicher mit einer Steuerleitung 4 zwischen zwei Prozessoren auf und weisen eine Kommunikationseinrichtung 5 und 5' auf, die direkt von einem Prozessor zu dem lokalen Speicher des anderen Prozessors verbunden ist. Jede der Kommunikationseinrichtungen 5 und 5' umfaßt einen Datenbus 52 und eine Steuerleitung 51 für die Zugriffssteuerung. Die Leitung 4 wird exklusiv zur Synchronisationssteuerung verwendet. In diesem System ist die Belastung der Software und auch die Zusatzoperationen des Systems gering. Jedoch muß die Leitung 4 zur Synchronisation zwischen allen Prozessoren eingerichtet werden, um einen vollständigen Graph zu bilden, wie in Figur 4 gezeigt, in der beispielsweise fünf Prozessoren P1 bis P5 enthalten sind. Die erforderliche Menge von Steuerleitungen 4 für das System ist n(n-1), wobei n die Anzahl der Prozessoren bezeichnet. Deshalb besteht das Problem darin, daß die Hardware-Struktur des Systems viel zu kompliziert wird, um auf ein aufwendiges Mikroprozessorsystem angewendet zu werden.
Ein drittes Verfahren zur Prozessorsynchronisation wird durch eine Hardware oder eine Kombination einer Hardware und einer Software ausgeführt, wie in "Multiprocessor Cache Synchronization" von Philip Bitar et al. on IEEE International Symposium on Computer Architecture 1986 berichtet wird. Jedoch existieren hier die gleichen Probleme wie diejenigen bei der Softwaresteuerung.
Die jüngsten Trends des Multiprozessorsynchronisationssystems werden auch in den folgenden Veröffentlichungen berichtet: "A Class of Compatible Cache Consistency Protocols and their Support by the IEEE Futurebus" von Paul Sweazey et al. über das gleiche Thema und "Cache Coherence Protocols: Evaluation Using Multiprocessor Simulation Model" von James Archibald et al. auf ACM (Association for Computing Machinery) Transaction on Computer Systems, Volume 4, Nr. 4, November 1986.
Es ist eine allgemeine Aufgabe der Erfindung deshalb ein Multiprozessorsystem vorzusehen, welches für die Prozessorsynchronisation eine einfache Hardware-Konfiguration aufweist sowie keine Belastung an die Software stellt und welches einen Hochgeschwindigkeits-Prozessorbetrieb und eine hohe Leistungsfähigkeit des Netzes erzielt.
Gemäß dem Multiprozessorsystem der Erfindung sind bei jeder Prozessorgruppe ein Satz von Flag-Bits, d.h. ein SPERR-Bit und ein SYNC-Bit und eine Steuerschaltung zur Steuerung von Zugriffen auf einen lokalen Speicher vorgesehen. Wenn sich das SPERR-Bit in einem SETZ-Zustand befindet, wird ein Auslesen des lokalen Speichers in der ersten Prozessorgruppe von dem zweiten Prozessor gesperrt, während der erste Prozessor in den lokalen Speicher hineinschreibt. Das SYNC- Bit in einem RÜCKSETZ-Zustand nimmt eine Leseanfrage an den lokalen Speicher von dem zweiten Prozessor an, nachdem der erste Prozessor den Schreibvorgang in den lokalen Speicher hinein beendet, und außerdem verhindert es einen Schreibvorgang in den lokalen Speicher von dem ersten Prozessor. Demzufolge kann das Setzen des SPERR-Bits sowie das Zurücksetzen des SYNC-Bits innerhalb jeder Gruppe ohne Verwendung der Netzkommunikation ausgeführt werden. Außerdem wird das Setzen des SYNC-Bits implizit durch den Speicherzugriff ausgeführt, mit anderen Worten benötigt dieser Vorgang keine Netzkommunikation.
Deshalb ist die Software frei von dem Job für eine Synchronisation und das Netz für die Synchronisationssteuerung wird durch die Zugriffs- Steuerleitungen ersetzt. Somit wird wegen der Beseitigung der Synchronisationssteuerung über das Netz ein verringerter Netzverkehr oder ein weniger ausgefeiltes Netz erreicht, was zu einem Hochgeschwindigkeits-Prozessorbetrieb sowie einer hohen Leistungsfähigkeit des Netzes führt.
Die voranstehend erwähnten Merkmale und Vorteile der vorliegenden Erfindung werden zusammen mit anderen Aufgaben und Vorteilen, die sich ergeben, eingehender unter Bezugnahme auf die beiliegenden Zeichnungen, die einen Teil davon bilden, beschrieben, wobei gleiche Bezugszahlen überall gleiche Teile bezeichnen. Die Erfindung und ihre Ausführungsformen werden eingehender in der folgenden ausführlichen Beschreibung unter Bezugnahme auf die Zeichnungen erläutert. In den Zeichnungen zeigen:
Figur 1 ein allgemeines Konzept eines Multiprozessorsystems, welches einen Speicher zum Datentransfer verwendet;
Figur 2 eine schematische Konfiguration eines herkömmlichen Mikroprozessorsystems, bei dem die Synchronisation durch Software gesteuert wird;
Figur 3 eine schematische Konfiguration eines herkömmlichen Multiprozessorsystems, bei dem die Synchronisation durch Hardware mit einer zusätzlichen Software zur Synchronisationssteuerung gesteuert wird;
Figur 4 erforderliche Netze in der Konfiguration der Figur 3;
Figur 5 eine schematische Konfiguration eines Multiprozessorsystems gemäß der vorliegenden Erfindung;
Figur 6 die Einzelheiten der für die vorliegende Erfindung verwendete Steuerschaltung;
Figur 7 eine Wahrheitstabelle der Flags der vorliegenden Erfindung;
Figur 8 Flußdiagramme zur Erläuterung des Betriebs der vorliegenden Erfindung; und
Figur 9 eine Wahrheitstabelle entsprechend der in Figur 8 gezeigten Betriebsabläufe.
Nachstehend wird eine Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf ein Prinzipblockschaltbild der Figur 5 beschrieben, wobei das Multiprozessorsystem aus zwei Prozessoren 11 (PA) und 12 (PB) aufgebaut ist, die als Vertreter einer Vielzahl von Prozessoren dargestellt sind. Jeder Prozessor PA und PB weist jeweils seinen lokalen Speicher LMA und LMB auf. Der Ausdruck "eigener" wird verwendet, um zu bezeichnen, daß er "zu der gleichen Gruppe gehört", d.h. mit anderen Worten ausgedrückt, daß auf ihn "ohne Verwendung eines Netzes zugegriffen werden kann". Ein Ausdruck "anderer" wird nachstehend verwendet, um die entgegengesetzte Bedeutung des Ausdrucks "eigener" zu bezeichnen. Auf den Speicher LMA der Gruppe A wird von dem eigenen Prozessor PA zugegriffen und auch von dem Prozessor PB der anderen Gruppe B, so daß der Speicher von den zwei Prozessoren geteilt wird. Eine Steuerschaltung 31 (CTLA) mit einem Satz (41) von Flag-Bits, wobei eines als SPERR-Bit und ein anderes als SYNC-Bit bezeichnet sind, sind in der Gruppe A vorgesehen, um den Transfer einer Zugriffsanfrage von dem Prozessor PA oder PB an den Speicher LMA zu steuern. Symetrisch äquivalent zu der Steuerschaltung CTLA ist eine zweite Steuerschaltung 32 (CTLB) mit einem Satz von Flag-Bits (42) in der Gruppe B vorgesehen, um den Transfer einer Zugriffsanfrage von dem Prozessor PA oder PB auf den Speicher LMB zu steuern. Die Funktion der Steuerschaltungen und der Flag-Bits wird nachstehend noch eingehend beschrieben.
Eine Kommunikationseinrichtung 6 (oder 6') zwischen den Prozessoren PA (oder PB) und jedem eigenen lokalen Speicher LMA (oder LMB) besteht aus: Datenbussen 11-21D, 12-22D, damit jeder Prozessor PA, PB einen Datenwert in jeden eigenen Speicher LMA, LMB schreibt; und Zugriffs-Steuerleitungen 21- 11C, 22-12C, jeweils zum Liefern eines Bestätigungssignals ACK an jede Anfragequelle PA, PB. Eine Kommunikationseinrichtung 7 (oder 7') zwischen dem Prozessor PA (oder PB) und den Speichern LMB (oder LMA) von ihren jeweils gegenüberliegenden Gruppen besteht aus: Datenbussen 21-12D, 22-11D, damit jeder Prozessor PB, PA einen Datenwert aus einem Speicher LMA, LMB seiner jeweils gegenüberliegenden Gruppe liest; Zugriffs-Steuerleitungen 21-12C, 22-11C, jeweils zum Liefern eines Bestätigungssignals ACK an jede Anfragequelle PB, PA; und Zugriffs-Steuerleitungen 11-32C, 12-31C, jeweils zum Liefern eines Leseanfragesignals "Lese REQ" von jedem anderen Prozessor PB, PA an jede eigene Steuerschaltung CTLA, CTLB.
Die Funktionen der Flag-Bits 41 (oder 42) des Prozessors PA (oder PB) sind wie folgt:
[1] Das SPERR-Bit 41-1 (oder 42-1) und das SYNC-Bit 41-2 (oder 42-2) jeder Gruppe A, B werden beide durch eine jeweilige Initialisierung durch ihren eigenen Prozessor PA (oder PB) gesetzt.
[2] Das SPERR-Bit 41-1 (oder 42-1) wird gesetzt, bevor der eigene Prozessor PA (oder PB) Daten in den eigenen Speicher LMA (oder LMB) schreibt, und ferner wird es zurückgesetzt, nachdem das Schreiben beendet ist, und zwar durch den eigenen Prozessor PA (oder PB).
[3] Das SYNC-Bit wird zurückgesetzt, sobald der eigene Prozessor PA (oder PB) das Schreiben von Daten in den eigenen Speicher LMA (oder LMB) hinein beendet.
[4] Wenn das SPERR-Bit und das SYNC-Bit beide in einem SETZ- Zustand sind, dann wird
ein Lese-Anfragesignal "Lese-REQ" von dem anderen Prozessor PB (oder PA) an den eigenen Speicher LMA (oder LMB) gesperrt; und
ein Schreib-Anfragesignal "Schreib-REQ" von dem eigenen Prozessor PA (oder PB) an den eigenen Speicher LMA (oder LMB) zugelassen.
[5] Wenn sich das SPERR-Bit in einem RÜCKSETZ-Zustand und das SYNC-Bit in einem SETZ-Zustand befindet, dann wird die "Schreib-REQ" von dem eigenen Prozessor PA (oder PB) gesperrt und die "Lese-REQ" von dem anderen Prozessor PB (oder PA) zugelassen.
[6] Wenn der Status der Flag-Bits anders ist, als der Status in den oben beschriebenen Situationen [4] und [5], dann wird
eine Schreib-Anfrage "Schreib-REQ" von dem eigenen Prozessor PA (oder PB) an den eigenen Speicher LMA (oder LNB) gesperrt; und
ein Lese-Anfragesignal "Lese-REQ" von dem anderen Prozessor PB (oder PA) an den eigenen Speicher LMA (oder LMB) zugelassen.
Der Betrieb der Prozessorsynchronisation gemäß der vorliegenden Erfindung wird nachstehend beschrieben, wobei auf den einfachen Fall Bezug genommen wird, bei dem der Prozessor PA Daten in den eigenen Speicher LMA hineinschreibt und dann der andere Prozessor PB diese eingeschriebenen Daten ausliest, und die gleiche Sequenz wiederholt wird. Eine typische Struktur der Steuerschaltung 31 oder 32 (CTLA oder CTLB) und die Flag-Bits 41 (oder 42) sind in Figur 6 gezeigt und ihre Wahrheitstabelle ist in Figur 7 gezeigt, wobei eine positive Logik verwendet wird. Wie in Figur 6 gezeigt ist die Steuerschaltung CTLA 31 (oder CTLB 32) aus UND-Gattern 3a, 3b, 3c und aus einer Verzögerungsschaltung 3d aufgebaut. Das Flag-Bit 41 besteht aus weitläufig verwendeten Speichereinrichtungen, beispielsweise aus Flip-Flops, und zwar eines 41-1 für das SPERR-Bit und eines 42-2 für das SYNC-Bit. Das UND-Gatter 3a führt Verknüpfungen durch das SPERR-Bit sowie durch das SYNC-Bit durch. Einer der Eingangsanschlüsse des UND-Gatters 3c ist mit dem Lese- Anfragesignal "Lese-REQ" von dem anderen Prozessor 12 (PB) beschaltet, da der Datentransfer von dem eigenen Prozessor 11 (PA) zu dem eigenen Prozessor 12 (PB) ist. Einer der Eingangsanschlüsse des UND-Gatters 3b ist mit dem Schreib- Anfragesignal "Schreib-REQ" von dem eigenen Prozessor 11 (PA) beschaltet. Die Verzögerungsschaltung 3d, die aus einer weitläufig verwendeten Verzögerungseinrichtung gebildet ist, erzeugt eine vorgegebene Verzögerungszeit, die äquivalent zu der Zeit ist, die zum Beenden eines Lesens eines durch eine einzelne Operation zu transferrierenden Datenwerts benötigt wird. Demzufolge wird das SYNC-Bit 41-2 automatisch gesetzt, sobald das Lesen beendet ist. Somit arbeiten die Steuerschaltung CTLA und die Flag-Bits wie in der Wahrheitstabelle von Figur 7 gezeigt, in der "Y" bezeichnet, daß die Anfrage zugelassen ist und "N" anzeigt, daß die Anfrage gesperrt ist.
Die Betriebsabläufe für alle Operationen zur Synchronisation der unabhängig arbeitenden Prozessoren der beiden Gruppen, wobei die A-Gruppe die Prozessoren 11 (PA), den Speicher 21 (LMA), die Steuerschaltung 31 (CTLA) und ihre Flag-Bits 41 umfaßt, und die B-Gruppe die Prozessoren 12 (PB), den Speicher 22 (LMB), die Steuerschaltung 32 (CTLB) und ihre Flag-Bits 42 umfaßt werden nachstehend beschrieben und sind in Figur 8 gezeigt. Die Bezugszahlen für die Schritte der Prozedur sind auch in den Flußdiagrammen der Figur 8 angeführt. Gestrichelte Linien in Figur 8 bezeichnen "Betriebsabläufe" der Flag-Information.
(1) Jedes der SPERR-Bits (41-1, 42-1) und der SYNC-Bits (41-2, 42-2) der Prozessoren 11 und 12 wird für eine Initialisierung vor Betriebsbeginn gesetzt und in diesem Zustand der Flag-Bits wird:
dem eigenen Prozessor 11 (PA) erlaubt, in den eigenen Speicher 21 (LMA) zu schreiben; und
der andere Prozessor 12 (PA) wird vom Lesen des gleichen Speichers 21 (LMA) gesperrt.
(2) Der Prozessor 11 (PA) stellt sicher, das SPERR-Bit 41-1 vor einem Schreiben von Daten in den eigenen Speicher 21 (LMA) zu setzen. (Allerdings ist dieses erste Setzen nach der Initialisierung nicht erforderlich, da das Setzen doppelt vorgenommen wird).
(3) Der Prozessor 11 (PA) schreibt Daten in den eigenen Speicher 21 (LNA) und andererseits hat der andere Prozessor PB ein Lese-Anfragesignal Lese-REQ an die Steuerschaltung 31 (CTLA) gesendet und wartete auf das Bestätigungssignal ACK.
(4) Sobald das Einschreiben beendet ist, wird das SPERR-Bit 41-1 sowie das SYNC-Bit 41-2 zurückgesetzt und das Bestätigungssignal ACK wird von dem Speicher gesendet, was dem Prozessor 12 (PB) erlaubt, den Speicher 21 (LMA) zu lesen.
(5) Die Steuerschaltung 31 (CTLA) setzt das eigene SYNC-Bit 41-2 auf die vorgegebene Verzögerungszeit nach dem "Lese-REQ"-Signal von dem anderen Prozessor 12 (PB). Zu dieser Zeit ist das Auslesen durch den anderen Prozessor 12 (PB) bereits beendet.
(6) Der Prozessor 11 (PA) bearbeitet andere Aufgaben, die sich nicht auf die Erläuterung der Erfindung beziehen, und dann:
kehrt er zum Schritt (2) zurück und setzt das eigene SPERR-Bit 41-1; und
schreibt in den eigenen Speicher 21 (LMA) hinein, außer wenn sich das SYNC-Bit 41-2 noch in einem RÜCKSETZ- Zustand befindet, was das Schreiben verhindert.
(7) Der Prozessor 12 (PB) in der B-Gruppe kehrt nach Beenden anderer Jobs oder Aufgaben zu Schritt 4 zurück.
Infolgedessen kann der voranstehend beschriebene Betrieb folgendermaßen zusammengefaßt werden:
(A) Wenn der Prozessor PA gerade in den eigenen Speicher LMA hineinschreibt, dann wird der andere Prozessor PB davon abgehalten, diesen Speicher LMA auszulesen.
(B) Nachdem der Prozessor PA den Schreibvorgang in den eigenen Speicher LMA abgeschlossen hat, wird dieser Prozessor PA vom Schreiben von nächsten Daten in diesen Speicher gesperrt, bis der andere Prozessor PB ein Auslesen dieses Speichers beendet.
(C) Der Prozessor PB wird vom Auslesen des anderen Speichers LMA gesperrt, nachdem er den gleichen Speicher liest, bis der Schreibvorgang von dem Prozessor PA in den gleichen Speicher beendet ist.
Obwohl in der voranstehend erwähnten Ausführungsform in den lokalen Speicher LMA exklusiv durch den eigenen Prozessor PA geschrieben wird sowie aus ihm exklusiv durch den Prozessor PB der anderen Gruppe B gelesen wird, ist offensichtlich der umgekehrte Fall möglich, bei dem aus dem lokalen Speicher LMB durch den eigenen Prozessor PA ausgelesen wird sowie in ihn durch den Prozessor PB seiner eigenen Gruppe B geschrieben wird.
Obwohl in der voranstehend beschriebenen Ausführungsform der Erfindung ein einziger Satz von Flag-Bits mit einem Flag für SPERREN und eines für SYNC in jeder Gruppe A oder B vorgesehen ist, kann jede Gruppe mit einer Vielzahl der Sätze von Flag-Bits versehen sein, wobei jeder Satz mit einem entsprechenden Prozessor einer Vielzahl der Prozessoren kommuniziert.
Obwohl in der voranstehend beschriebenen Ausführungsform der Erfindung ein Satz des SPERR-Bits und des SYNC-Bits im Zusammenhang mit Daten eines einzigen Worts vorgesehen ist, ist es offensichtlich auch möglich, einen Satz von SPERR- und SYNC-Bits im Zusammenhang mit einem Satz von Daten, die aus einer Vielzahl von Wörtern bestehen, vorzusehen oder den lokalen Speicher mit einer Vielzahl von diesen Sätzen aufzubauen.
Die Konfiguration der Steuerschaltung 31 aus Figur 6 wird als ein typisches Beispiel angeführt, aber jede andere Schaltungskonfiguration, die die oben beschriebene Funktion erreicht, kann anstelle der in Figur 6 gezeigten Schaltung verwendet werden.
Vorteile der vorliegenden Erfindung sind:
Erstens trägt die Tatsache, daß das Setzen/Zurücksetzen der Flags durch die interne Kommunikation innerhalb jeder Gruppe sowie durch einen Speicherzugriff von einer anderen Gruppe ausgeführt werden kann, dazu bei, eine einfache Netzkonfiguration zu erreichen, ohne daß Steuerleitungen 4, die nur zur Synchronisation verwendet werden, erforderlich sind.
Zweitens ist die Software vollständig von dem Job der Synchronisation befreit, da der Prozessor durch Sperren des Zugriffs-Anfragesignals warten kann, was einen reduzierten Netzverkehr, d.h. einen Mochgeschwindigkeitsbetrieb zur Folge hat, und
drittens trägt die vereinfachte Hardware dazu bei, einen Hochgeschwindigkeits-Synchronisationsbetrieb zu erzielen.

Claims

1. Multiprozessor-System mit wenigstens zwei Gruppen (A:B), die über ein Netz zur Ausführung einer Datenkommunikation zwischen den Gruppen verbunden sind, wobei jede Gruppe umfaßt:

- einen Prozessor (11; 12);

- einen Speicher (LMA, 21; LMB, 22) auf den zugegriffen werden soll, d.h. aus dem oder in den durch den Prozessor (11; 12) der Gruppe (A; B) oder durch den Prozessor (12; 11) der anderen Gruppe (B; A) gelesen oder geschrieben wird;

- eine erste Speichereinrichtung (SPERR, 41-1; SPERR, 42-1) zum Sperren des Zugriffs von dem Prozessor (12; 11) der anderen Gruppe (B; A), während der Prozessor (11; 12) der Gruppe (A; B) gerade auf den Speicher (LMA, 21; LMB, 22) der Gruppe (A; B) zugreift;

- eine zweite Speichereinrichtung (SYNC, 41-2; SYNC, 42-2) zum Annehmen einer Zugriffsanfrage von dem Prozessor (12; 11) der anderen Gruppe (B; A) und zum Sperren eines Zugriffs von dem Prozessor (11; 12) der Gruppe (A; B); und

- eine Steuerschaltung (CTLA, 31; CTLB, 32) zum Steuern des Zugriffs auf den Speicher (LMA, 21; LMB, 22) durch die Verwendung der ersten und zweiten Speichereinrichtungen (SPERR, 41-1, SYNC, 41-2; SPERR, 42-1, SYNC, 42-2) der Gruppe (A; B) und nur eines Zugriffs-Anfragesignals des Prozessors (12; 11) der anderen Gruppe (B; A),

wobei die Datenkommunikation durch die Verwendung des Speichers (LMA, 21; LMB, 22) der Gruppe (A; B) durchgeführt wird.

2. Mikroprozessorsystem nach Anspruch 1, dadurch gekennzeichnet, daß

- die erste Speichereinrichtung (SPERR, 41-1; SPERR, 42-1) gesetzt wird, wenn der Prozessor (11; 12) der Gruppe (A; B) gerade auf den Speicher (LMA, 21; LMB, 22) der Gruppe (A; B) zugreift;

- die erste Speichereinrichtung (SPERR, 41-1; SPERR, 42-1) und die zweite Speichereinrichtung (SYNC, 41-2; SYNC, 42-2) zurückgesetzt werden, wenn der Zugriff beendet ist; und

- die zweite Speichereinrichtung (SYNC, 41-2; SYNC, 41-2) gesetzt wird, wenn ein Zugriff des Prozessors (12; 11) der anderen Gruppe (B; A) auf den Speicher (LMA, 21; LMB, 22) der Gruppe (A; B) beendet ist, wobei der Zugriff durch die Steuerschaltung (CTLA, 31; CTLB, 32) angenommen worden ist, da die ersten und zweiten Speichereinrichtungen (SPERR, 41-1, SYNC, 41-2; SPERR, 42-1, SYNC, 42-2) zurückgesetzt worden sind.

3. Mikroprozessorsystem nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Speichereinrichtung (SYNC, 41-2; SYNC, 42-2) bei einer vorgegebenen Verzögerungszeit nach dem Zugriff des Prozessors (12; 11) der anderen Gruppe (B; A) auf den Speicher (LMA, 21; LMB, 22) der Gruppe (A; B) beendet ist, gesetzt wird.

4. Mikroprozessorsystem nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß der Speicher (LMA, 21; LMB, 22) der Gruppe (A; B) nur von dem Prozessor (11; 12) der Gruppe (A; B) beschrieben wird und nur von dem Prozessor (12; 11) der anderen Gruppe (B; A) ausgelesen wird.

5. Mikroprozessorsystem nach Anspruch 4, dadurch gekennzeichnet, daß der Prozessor (12; 11) der anderen Gruppe (B; A) den Speicher (LMA, 21; LMB, 22) der Gruppe (A; B) durch eine Leseanfrage (LESE-RQ) über das Netz liest.