DE3714338A1 - Verfahren zur herstellung einer halbleiterspeicheranordnung - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterspeicheranordnung mit einem Speicherzellenaufbau aus einem Transistor und einem Kondensator für die Speicherung von Daten mittels im Kondensator gehaltener elektrischer Ladungen.

Die Speicherzelle eines dynamischen Randomspeichers bzw. dRAMs umfaßt allgemein einen MOS-Kondensator, der Daten in Form einer elektrischen Ladung zu halten, d. h. zu speichern vermag, und einen Schalt-MOS-Transistor, welcher die Ladung mit einem externen Schaltkreis austauscht. Mit zunehmender Speicherkapazität des dRAMs muß die Fläche jeder Speicherzelle immer weiter verkleinert werden. Da jedoch der Pegel eines Signals für das Auslesen von Daten durch die Größe der im MOS-Kondensator gespeicherten Ladung bestimmt wird, kann dessen Effektivfläche nicht wesentlich verkleinert werden. Aus diesem Grund wurden bereits verschiedene Lösungen vorgeschlagen, z. B. dergestalt, eine Rille im Halbleitersubstrat auszubilden und darin einen Kondensator in dreidimensionaler Form vorzusehen, um damit die vom Kondensator auf dem Chip eingenommene Fläche zu verkleinern, dabei aber eine große Effektivfläche des Kondensators beizubehalten.

Vom Fertigungsstandpunkt her ist es jedoch schwierig, eine feine (schmale) tiefe Rille in einem Substrat auszubilden. Ein MOS-Transistor, der ein weiteres Bauelement einer Speicherzelle darstellt, muß dabei miniaturisiert werden, um eine hohe Integrationsdichte bei der betreffenden Halbleiterspeicheranordnung zu gewährleisten. Bestrebungen, die Gate-Länge übermäßig zu verkürzen und damit die Miniaturisierung der betreffenden Anordnung zu begünstigen, sind jedoch mit dem Nachteil behaftet, daß die Betriebszuverlässigkeit der Anordnung z. B. aufgrund des sog. Hot Carrier-Effekts bzw. "heißer" Ladungsträger beeinträchtigt ist.

Das Erfordernis für eine hohe Integrationsdichte bei einem dRAM und für die Miniaturisierung der Halbleiterelemente bedingt ferner die nachstehend angeführten Schwierigkeiten. Bei den Bauelementen, wie Transistor und Kondensator, wird zwar die Länge, nicht aber die Dicke verringert. Infolgedessen vergrößert sich das Geometrieverhältnis (Verhältnis Länge : Breite) der betreffenden Schichten. Wenn z. B. ein Kontaktloch auf photolithographischem Wege ausgebildet wird, setzt der Stehwelleneffekt in den abgestuften Bereichen die Maßgenauigkeit herab, wobei Ätzrückstände auftreten können. Im Fall der Ausbildung einer Verbindungsschicht können sich beim Aufdampfen eine Trennung oder Unterbrechung und andere Schwierigkeiten ergeben.

Wie erwähnt, sind somit die hohe Integrationsdichte eines dRAMs und die Miniaturisierung der betreffenden Bauelemente mit verschiedenen Schwierigkeiten verbunden. Die bedeutsamsten der erwähnten Probleme, die am dringendsten einer Lösung bedürfen, bestehen in der Beseitigung des (der) Ausrichtspielraums oder -toleranz (alignment margin) zwischen Kondensator und Transistor sowie zwischen dem Bitleitung-Kontaktloch und dem Transistor und auch in der Erzielung eines Substrats vollkommener Flachheit.

Aufgabe der Erfindung ist damit die Schaffung eines Verfahrens zur Herstellung einer Halbleiterspeicheranordnung, mit dem die Speicherzellenfläche in wesentlich größerem Maße verkleinert werden kann, als dies bisher möglich war, und mit dem die die Gate-Elektrode aufweisende Struktur unter Begünstigung der Ausbildung der Verdrahtung zufriedenstellend flach geformt werden kann.

Diese Aufgabe wird bei einem Verfahren der eingangs angegebenen Art erfindungsgemäß dadurch gelöst, daß in einer Kondensatorerzeugungszone eines Halbleitersubstrats eine Rille vorgesehen,
auf dem Halbleitersubstrat, einschließlich der Innenfläche der Rille, ein Kondensator-Isolierfilm erzeugt,
im Kondensator-Isolierfilm erste und zweite Kontaktlöcher vorgesehen,
auf der Gesamtfläche des so erhaltenen Gebildes ein (erster) leitfähiger Film ausgebildet,
der erste leitfähige Film zur Ausbildung einer die Innenfläche der Rille und das erste Kontaktloch bedeckenden Kondensatorelektrode und einer das zweite Kontaktloch bedeckenden Verbindungselektrode gemustert,
auf den Oberflächen von Kondensatorelektrode und Verbindungselektrode ein erster Zwischenschicht-Isolierfilm erzeugt,
auf dem zwischen Kondensatorelektrode und Verbindungselektrode gelegenen Bereich des Substrats ein Gate- Isolierfilm erzeugt,
auf der Gesamtoberfläche des so erhaltenen Gebildes ein zweiter leitfähiger Film ausgebildet und
der zweite leitfähige Film zur Bildung einer Gate-Elektrode auf dem zwischen Kondensatorelektrode und Verbindungselektrode liegenden Gate-Isolierfilm einer Rückätzung unterworfen werden.

Als erste(r) leitfähige(r) Film (oder Dünnschicht) kann ein Fremdatom-dotierter polykristalliner Film benutzt werden. In diesem Fall können Source- und Drainzonen durch Diffusion eines Fremdatoms vom ersten leitfähigen Film zum Substrat, durch erste und zweite Kontaktlöcher hindurch, während der für die Ausbildung z. B. des ersten Zwischenschicht-Isolierfilms angewandten thermischen Oxidation erzeugt werden.

Wahlweise können nach der Ausbildung der Gate-Elektrode und der Entfernung des ersten Zwischenschicht-Isolierfilms die Source- und Drain-Zone(n) unter Heranziehung der Gate-Elektrode, der Kondensatorelektrode und der (Zwischen-)Verbindungselektrode als Masken durch Ionenimplantation erzeugt werden.

Wenn der erste Zwischenschicht-Isolierfilm auf Gate- und Kondensatorelektroden durch thermische Oxidation des bis zu dieser Stufe erhaltenen Gebildes erzeugt wird, wird ein dünner Oxidfilm auch auf der Oberfläche des Substrats sowie auf den Elektroden erzeugt. Wenn hierbei die Ionenimplantation durch den auf dem Substrat erzeugten dünnen Oxidfilm hindurch vorgenommen wird, kann der Schwellenwert des MOS-Transistors kontrolliert oder ein Durchgriff unterdrückt werden.

Der Gate-Isolierfilm kann üblicherweise durch Entfernen eines dünnen, auf dem Substrat abgelagerten Oxidfilms und anschließende Durchführung der thermischen Oxidation erzeugt werden. Das Rückätzen des zweiten leitfähigen Materials kann mittels eines anisotropen Ätzverfahrens, z. B. durch reaktives Ionenätzen erfolgen.

Nach dem Auftragen oder Aufdampfen der Gate-Elektrode wird auf der Gesamtfläche des bis zu dieser Stufe erhaltenen Gebildes ein zweiter Zwischenschicht-Isolierfilm ausgebildet. In dem auf der Verbindungselektrode abgelagerten Abschnitt des zweiten Zwischenschicht- Isolierfilms wird ein drittes Kontaktloch vorgesehen. Eine Bitleitung kann durch das dritte Kontaktloch hindurch in Kontakt mit der Verbindungselektrode geformt werden. In diesem Fall kann der Kontakt zwischen der Bitleitung und der Verbindungselektrode mit einem (einer) gewissen Spielraum oder Toleranz realisiert werden, indem die Verbindungselektrode bis zu einer Stelle über der Trennzone verlängert oder erweitert, ein drittes Kontaktloch über der Trennzone vorgesehen und eine Überlappung zwischen zweitem Kontaktloch und drittem Kontaktloch verhindert werden.

Erfindungsgemäß können somit, wie erwähnt, die Kondensatorelektrode und die mit dem Bitleitungs-Substrat zu verbindende Verbindungselektrode gleichzeitig vorgesehen werden; die Gate-Elektrode eines MOS-Transistors wird mit Selbstjustierung zwischen Kondensator- und Verbindungselektrode erzeugt. Demzufolge braucht kein(e) Spielraum oder Toleranz (margin) für die Justierung von MOS-Transistor und Kondensator berücksichtigt zu werden. Zudem wird die Verbindungselektrode für die Herstellung einer Verbindung zwischen Bitleitung und Substrat im voraus ausgebildet. Demzufolge steht ein(e) ausreichende(r) Spielraum oder Toleranz für die Justierung von Bitleitung, MOS-Transistor und Kondensator zur Verfügung. Erfindungsgemäß kann daher die Fläche einer Speicherzelle in wesentlich größerem Maße als im Fall einer herkömmlichen Speicherzelle verkleinert werden. Zudem wird erfindungsgemäß das bisher für die Ausbildung der Gate-Elektrode erforderliche lithographische Verfahren vermieden, so daß eine Beeinträchtigung der Maßgenauigkeit ausgeschaltet wird, wie sie sich bisher aufgrund des bei der Durchführung des lithographischen Verfahrens auftretenden Stehwelleneffekts ergab. Ein weiterer Vorteil des erfindungsgemäßen Verfahrens besteht darin, daß nach der Ausbildung der Gate-Elektrode die Oberfläche der Halbleiterspeicheranordnung flach oder eben geformt ist, weil Kondensator-, Verbindungs- und Gate-Elektrode flach oder flächig ausgelegt sind; hierdurch werden der anschließende Verdrahtungsprozeß erleichtert und eine höchst zuverlässige Feinbearbeitung sichergestellt.

Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1A bis 1H Schnittansichten zur Verdeutlichung der aufeinanderfolgenden Verfahrensschritte bei der Herstellung einer dRAM-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,

Fig. 2 eine Aufsicht auf ein nach dem Herstellungsverfahren gemäß dem ersten Ausführungsbeispiel erhaltenes Speicherzellenfeld oder -array,

Fig. 3A bis 3C Schnitte längs der Linien A-A′, B-B′ bzw. C-C′ in Fig. 2,

Fig. 4A und 4B Schnittansichten zur Verdeutlichung einiger der aufeinanderfolgenden Verfahrensschritte bei der Herstellung einer dRAM-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung und

Fig. 5A und 5B eine Aufsicht auf eine dRAM-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung bzw. einen Schnitt längs der Linie A-A′ in Fig. 5A.

Gemäß Fig. 1A wird eine epitaxiale p-Typ-Schicht 2 (Dicke: 3 µm) einer niedrigen Fremdatomkonzentration (1 × 10¹⁶ cm^-3) auf einem p-Typ-Si-Substrat 1 einer hohen Fremdatomkonzentration (1 × 10¹⁸ cm^-3) zum Aufwachsen gebracht. Gemäß Fig. 1B werden in einer Kondensatorzone im wesentlichen rechteckige Rillen 3 einer Tiefe von 5 µm und mit einer Seite(nlänge) von mehreren Mikrometern ausgebildet. Mittels thermischer Oxidation wird eine Kondensator-Isolierschicht 4 einer Dicke von 10 nm auf der Gesamtoberfläche des Plättchens (der Schicht) 2, einschließlich der Innenfläche der rechteckigen Rillen 3 erzeugt. Die (jede) Rille 3 wird durch Ionenätzen mit einer solchen Tiefe ausgebildet, daß ihre Sohle unter einer Grenz- oder Zwischenfläche zwischen der p-Typ-Schicht 2 und dem Substrat 1 liegt. Gemäß Fig. 1C werden zwei Kontaktlöcher 5 a, 5 b mittels des üblichen lithographischen Prozesses in der Kondensator-Isolierschicht 4 ausgebildet. Später wird eine als erste Elektrodenschicht dienende polykristalline Si-Schicht 6 auf der gesamten Fläche des Substrats 1 erzeugt. Die polykristalline Silizium-Schicht 6 wird nach dem CVD-Prozeß aus einer phosphordotierten, polykristallinen Siliziumschicht mit einer Dicke von z. B. etwa 400 nm erzeugt, derart, daß sie gemäß Fig. 1C vollständig in die Rillen 3 eingebettet oder eingelassen ist und damit die gesamte Oberfläche im wesentlichen flach bleibt. Dies läßt sich ohne weiteres dadurch erreichen, daß man die Dicke der polykristallinen Si-Schicht 6 entsprechend der Breite der Rille(n) 3 wählt.

Anschließend wird die polykristalline Si-Schicht 6 gemäß Fig. 1D nach üblichen lithographischen und Ätz-Prozessen gemustert, um eine (Zwischen-)Verbindungselektrode 6 b zur Verbindung der Kondensatorenelektrode 6 a und einer Bitleitung mit dem Substrat 1 vorzusehen. Danach wird gemäß Fig. 1E durch Naßoxidation ein erster Zwischenschicht- Isolierfilm 7 einer Dicke von etwa 200 nm auf den Oberflächen von Kondensatorelektrode 6 a und Verbindungselektrode 6 b ausgebildet. Durch zweckmäßige Festlegung der Dicke des Films 7 kann ein Zwischenraum zwischen den oberen Abschnitten der Kondensatorelektroden 6 a und zwei benachbarten Speicherzellen vollständig mit dem Isolierfilm 7 ausgefüllt werden. Während der genannten Naßoxidation diffundiert der in Kondensatorelektrode 6 a und Verbindungselektrode 6 b enthaltene Phosphor in das Substrat 1, wodurch n-Typ-Zonen 8 a, 8 b entstehen, welche die Source- bzw. Drainzonen des MOS-Transistors bilden. Bei der Naßoxidation entsteht auf der Oberfläche des Substrats eine Oxidschicht einer Dicke von etwa 40 nm. Diese Oxidschicht ist dünner als die im Naßoxidationsprozeß auf Kondensatorelektrode 6 a und Verbindungselektrode 6 b erzeugte Oxidschicht. Erforderlichenfalls wird daher eine Ionenimplantation durch die Oxidschicht hindurch ausgeführt, um den Schwellenwertpegel des MOS-Transistors zu kontrollieren (einzustellen) oder einen Durchgriff zu unterdrücken. Danach werden die auf der Oberfläche erzeugte Oxidschicht entfernt und eine thermische Oxidation durchgeführt, um eine Gate-Isolierschicht 9 einer Dicke von z. B. 20 nm auszubilden.

Hierauf wird gemäß Fig. 1F nachdem CVD-Prozeß eine polykristalline Siliziumschicht 10 einer Dicke von z. B. 500 nm als zweite Elektrodenschicht auf der Gesamtoberfläche des bis zu dieser Verfahrensstufe erhaltenen Substrats erzeugt. Danach wird die polykristalline Si-Schicht 10 auf ihrer Gesamtfläche mittels des sog. Rückätzens, mit Ausnahme ihres zwischen Kondensatorelektrode 6 a und Verbindungselektrode 6 b gelegenen Abschnitts, geätzt, um damit Gate-Elektroden 10 a, 10 b des MOS-Transistors zu erzeugen. In diesem Zustand ist die Oberfläche des Substrats 1 vollständig von der Verbindungselektrode 6 b sowie den Gate-Elektroden 10 a, 10 b bedeckt, so daß eine vollkommen plane Fläche gebildet wird. Schließlich wird gemäß Fig. 1H ein zweiter Zwischenschicht-Isolierfilm 11 aus einer CVD-Oxidschicht oder einer PSG-Schicht (PSG = Phosphorsilikatglas) ausgebildet. Sodann wird eine Aluminium-Bitleitung (13) auf der Gesamtoberfläche des so erhaltenen Substrats erzeugt, wobei (je) ein Kontaktloch 12 in den über der (den) Verbindungselektrode(n) 6 b gelegenen Abschnitten des Zwischenschicht-Isolierfilms 11 vorgesehen wird.

Fig. 2 ist eine Aufsicht auf ein erfindungsgemäß hergestelltes Speicherzellenarray des offenen Bitleitungs- Typs. Die die aufeinanderfolgenden Verfahrensschritte veranschaulichenden Schnittansichten nach den Fig. 1A bis 1H entsprechen dabei den Schnitten längs der Bitleitung 13 in Fig. 2. Die Schnittlinien A-A′, B-B′ und C-C′ in Fig. 2 entsprechen den Fig. 3A, 3B bzw. 3C. Eine Elementtrenn-Isolierschicht 14 ist zwischen die benachbarten Bitleitungen eingelassen, nämlich in Längsrichtung gemäß Fig. 2. Wie jedoch aus den Fig. 1A bis 1H hervorgeht, ist keine Elementtrennschicht in Richtung der Bitleitung vorgesehen. Bei der bisherigen, üblichen dRAM-Speicherzelle sind Speicherknotenpunkte an der Substratseite vorgesehen. Eine auf den Speicherknotenpunkten ausgebildete Kondensatorelektrode wird als sog. Zellenplatte von allen Speicherzellen gemeinsam genutzt. Beim beschriebenen Ausführungsbeispiel dient dagegen die Kondensatorelektrode 6 a als unabhängiger Speicherknotenpunkt (oder -verzweigung) für jede Speicherzelle.

Wie erwähnt, bietet die Erfindung die Vorteile, daß Kondensatorelektrode 6 a und Gate-Elektrode(n) 10 a, 10 b eines MOS-Transistors in einer selbstjustierten Form vorgesehen werden, so daß für die Ausbildung einer Gate- Elektrode die Notwendigkeit für einen lithographischen Prozeß entfällt und damit die Zahl der für die Herstellung der Speicheranordnung erforderlichen Fertigungsschritte herabgesetzt ist; Kondensatorelektrode und Gate-Elektrode können ohne die Notwendigkeit für einen Justiervorgang dicht nebeneinander angeordnet werden; weiterhin kann eine Verbindungselektrode 6 b für die Verbindung der Bitleitung 13 mit dem Substrat gleichzeitig mit der Kondensatorelektrode 6 a erzeugt werden. Es reicht dabei aus, ein Bitleitung-Kontaktloch 12 über der Verbindungselektrode 6 b vorzusehen, wodurch ein(e) ausreichende(r) Justierspielraum oder -toleranz für das Bitleitung- Kontaktloch geboten wird. Da zudem die Verbindungselektrode 6 b vorgesehen ist, kann das Bitleitung-Kontaktloch unter Vereinfachung einer Feinmusterung flacher als bisher nötig ausgebildet werden. Da darüber hinaus die Oberfläche des Gebildes nach der Ausbildung von Kondensatorelektrode 6 a, Verbindungselektrode 6 b und Gate-Elektrode 10 a, 10 b äußerst flach geformt werden kann, kann der für den anschließenden Verdrahtungs(ausbildung)vorgang angewandte lithographische Prozeß mit hoher Genauigkeit durchgeführt werden. Auf diese Weise läßt sich mithin eine dRAM-Anordnung herstellen, die sich durch eine sehr hohe Miniaturisierung und eine große Integrationsdichte der Bauelemente auszeichnet.

Beim beschriebenen Ausführungsbeispiel werden Source- und Drainzone eines MOS-Transistors lediglich mittels Festphasendiffusion unter Heranziehung von Kondensatorelektrode und Verbindungselektrode (relay electrode) als Diffusionsquellen ausgebildet. Dies ist jedoch mit dem Nachteil verbunden, daß die Diffusionszone nicht unter vollkommen kontrollierten Bedingungen geformt werden kann. Sofern eine Diffusion nicht zufriedenstellend in Querrichtung erfolgt, kann der resultierende MOS-Transistor eine versetzte Gate-Struktur aufweisen.

Im folgenden ist ein Ausführungsbeispiel beschrieben, bei dem der genannte Nachteil vermieden wird. Die Fig. 4A und 4B veranschaulichen in Schnittansicht die Hauptverfahrensschritte bei der Herstellung einer dRAM- Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung. Die Verfahrensschritte bis zur Ausbildung der Gate-Elektrode sind dieselben wie beim vorher beschriebenen Ausführungsbeispiel. Mittels der Schritte nach den Fig. 1A bis 1G wird die Gate-Elektrode erzeugt. Anschließend wird die auf Kondensatorelektrode 6 a und Verbindungselektrode 6 b ausgebildete Isolierschicht 7 so geätzt, daß sich der Zustand gemäß Fig. 4A ergibt. Dabei wird mittels Ionenimplantation mit einem Fremdatom dotiert, so daß gemäß Fig. 4B n-Typ-Zonen 15 entstehen, die als Teil einer Source- oder Drainzone dienen und in den zwischen jeweils benachbarten Gate-Elektroden 10 a, 10 b, Kondensatorelektroden 6 a und Verbindungselektroden 6 b gelegenen Bereichen ausgebildet sind. Die folgenden Verfahrensschritte entsprechen denen beim ersten Ausführungsbeispiel. Beim zweiten Ausführungsbeispiel kann ein Fremdatomprofil mit höherer Genauigkeit als in dem Fall erhalten werden, in welchem Source- und Drainzonen einfach durch Fremdatomdiffusion von der polykristallinen Silizium-Schicht her erzeugt werden.

Im folgenden ist ein dRAM-Zellenarray gemäß einem dritten Ausführungsbeispiel der Erfindung anhand der Fig. 5A und 5B beschrieben. Bei den vorher beschriebenen Ausführungsbeispielen werden ein Kontaktloch 5 b zum Verbinden der Verbindungselektrode 6 b mit dem Substrat und ein Kontaktloch 12 an bzw. auf der Verbindungselektrode 6 b so ausgebildet, daß sie sich an derselben Stelle befinden. Dabei muß allerdings die Verbindungselektrode 6 b bis zu einem gewissen Grad vergrößert oder erweitert werden, um einen gewissen Justierspielraum zu gewährleisten. Dies läuft einer höheren Integrationsdichte bei der Speicheranordnung zuwider. Beim Ausführungsbeispiel nach Fig. 5A und 5B ist die Verbindungselektrode 6 b sich über die Elementtrennzone erstreckend ausgebildet, wobei ein Kontaktloch 12 vorgesehen und die Bitleitung 13 auf der Elementtrennzone ausgebildet ist. Wie aus Fig. 5A hervorgeht, ist es dabei möglich, die Verbindungselektrode 6 b auf der Elementtrennzone erheblich zu verbreitern. Hierdurch wird der Vorteil geboten, daß selbst dann, wenn die Querabmessung der Speicherzelle beträchtlich verkleinert wird, die Kontaktierung (mit) der Bitleitung mit einem ausreichenden Spielraum sichergestellt werden kann.

Die Erfindung ist keineswegs auf die beschriebenen Ausführungsbeispiele beschränkt. In einem dieser Ausführungsbeispiele sind getrennte Kontaktlöcher 5 a, 5 b jeweils getrennt im Kondensator-Isolierfilm für die Kontaktierung der Kondensatorelektrode und der Verbindungselektrode mit dem Substrat vorgesehen. Diese Kontaktlöcher 5 a, 5 b brauchen allerdings nicht getrennt ausgebildet zu sein. Vielmehr ist es möglich, nur diejenigen Bereiche des Kondensator-Isolierfilms 4, die für die betreffende Funktion benötigt werden, zu erhalten und die restlichen Bereiche zu entfernen, so daß eine weitere Oberfläche des Substrats freigelegt sein kann.

Obgleich die Erfindung vorstehend in Anwendung auf eine Speicherzelle des offenen Bitleitungs-Typs beschrieben ist, ist sie gleichermaßen auf ein Speicherzellenarray des gefalteten Bitleitungs-Typs anwendbar.

Claims (9)

1. Verfahren zur Herstellung einer Halbleiterspeicheranordnung mit einem Kondensator und einem Transistor, dadurch gekennzeichnet, daß
in einer Kondensatorerzeugungszone eines Halbleitersubstrats (1, 2) eine Rille (3) vorgesehen,
auf dem Halbleitersubstrat (1, 2), einschließlich der Innenfläche der Rille (3), ein Kondensator-Isolierfilm (4) erzeugt,
im Kondensator-Isolierfilm (4) erste und zweite Kontaktlöcher (5 a, 5 b) vorgesehen,
auf der Gesamtfläche des so erhaltenen Gebildes ein (erster) leitfähiger Film (6) ausgebildet,
der erste leitfähige Film (6) zur Ausbildung einer die Innenfläche der Rille (3) und das erste Kontaktloch (5 a) bedeckenden Kondensatorelektrode (6 a) und einer das zweite Kontaktloch (5 b) bedeckenden Verbindungselektrode (6 b) gemustert,
auf den Oberflächen von Kondensatorelektrode (6 a) und Verbindungselektrode (6 b) ein erster Zwischenschicht- Isolierfilm (7) erzeugt,
auf dem zwischen Kondensatorelektrode (6 a) und Verbindungselektrode (6 b) gelegenen Bereich des Substrats (1, 2) ein Gate-Isolierfilm (9) erzeugt,
auf der Gesamtoberfläche des so erhaltenen Gebildes ein zweiter leitfähiger Film (10) ausgebildet und
der zweite leitfähige Film (10) zur Bildung einer Gate-Elektrode (10 a, 10 b) auf dem zwischen Kondensatorelektrode (6 a) und Verbindungselektrode (6 b) liegenden Gate-Isolierfilm (9) einer Rückätzung unterworfen werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der erste leitfähige Film (6) aus einem Fremdatomdotierten polykristallinen Silizumfilm geformt und das Fremdatom unter Erzeugung von Source- und Drainzonen (8 a, 8 b) aus Kondensatorelektrode (6 a) und Verbindungselektrode (6 b) über erste und zweite Kontaktlöcher (5 a, 5 b) in das Substrat eindiffundiert werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Zwischenschicht-Isolierfilm (7) nach der Ausbildung der Gate-Elektrode (10 a, 10 b) entfernt und unter Heranziehung von Gate-Elektrode (10 a, 10 b), Kondensatorelektrode und Verbindungselektrode als Masken eine Ionenimplantation durchgeführt wird und damit Source- und Drainzonen (8 a, 8 b) erzeugt werden.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Zwischenschicht-Isolierfilm (7) durch thermisches Oxidieren des bis zu diesem Verfahrensschritt entstandenen Gebildes erzeugt wird und durch den auf dem Substrat (1, 2) erzeugten Isolierfilm Ionen in das Substrat (1, 2) implantiert werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Gate-Isolierfilm (9) nach dem Entfernen des vorher auf dem Substrat (1, 2) erzeugten Isolierfilms (4) thermisch oxidiert wird.

6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Rückätzungsschritt durch anisotropes Ätzen durchgeführt wird.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach der Erzeugung der Gate-Elektrode (10 a, 10 b) ein zweiter Zwischenschicht-Isolierfilm (11) auf der Gesamtoberfläche des bis zu diesem Verfahrensschritt entstandenen Gebildes erzeugt, in dem auf der Verbindungselektrode (6 b) befindlichen Bereich des zweiten Zwischenschicht-Isolierfilms (11) ein drittes Kontaktloch (12) ausgebildet und eine über das dritte Kontaktloch (12) mit der Verbindungselektrode (6 b) in Kontakt stehende Bitleitung geformt werden.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß zweite und dritte Kontaktlöcher (5 b, 12) einander nicht überlappen.

9. Verfahren zur Herstellung einer Halbleiterspeicheranordnung mit einem Kondensator und einem Transistor, dadurch gekennzeichnet, daß
in einer Kondensatorerzeugungszone eines Halbleitersubstrats eine Rille vorgesehen wird,
auf der Gesamtoberfläche des Halbleitersubstrats ein Kondensator-Isolierfilm erzeugt wird,
der Kondensator-Isolierfilm zur Ausbildung erster und zweiter Kontaktlöcher selektiv geätzt wird,
auf dem die Kontaktlöcher aufweisenden Isolierfilm zur Ausbildung eines ersten leitfähigen Films ein erstes leitfähiges Material abgelagert wird,
der erste leitfähige Film selektiv geätzt wird, um eine in die Rille und das erste Kontaktloch eingelassene Kondensatorelektrode und eine in das zweite Kontaktloch eingelassene Verbindungselektrode auszubilden,
auf den Oberflächen von Kondensatorelektrode und Verbindungselektrode ein Zwischenschicht-Isolierfilm erzeugt wird,
auf dem zwischen Kondensator- und Verbindungselektrode gelegenen Bereich des Substrats ein Gate-Isolierfilm geformt wird,
auf der Gesamtoberfläche des so erhaltenen Gebildes ein zweiter leitfähiger Film erzeugt wird und
der zweite leitfähige Film einer Rückätzung unterworfen wird, um als Gate-Elektrode den zwischen Kondenstor- und Verbindungselektrode gelegenen Bereich des zweiten leitfähigen Films auf der Gate-Isolierschicht zurückzulassen.