DE3603926A1 - Halbleiter-speicherelement - Google Patents
Halbleiter-speicherelementInfo
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Description
Halbleiter-Speicherelement
BESCHREIBUNG
Die Erfindung betrifft ein Halbleiter-Speicherelement. Insbesondere
betrifft sie ein eine Fehlererkennungs- und Fehlerkorrekturfunktion (im folgenden mit FEK bezeichnet) aufweisendes
Halbleiter-Speicherelement.
In den letzten Jahren ist mit dem zunehmenden Integrationsgrad
der Halbleiter-Speicherelemente die Funktionsstörung von Speicherzellen durch das Eindringen von <*,-Teilchen oder durch
"Soft Errors" zum Problem geworden. Als Gegenmaßnahme wurde eine auf dem Chip befindliche FEK benutzt. Für eine solche
auf dem Chip befindliche FEK siehe "Error-Correcting Codes for Semiconductor Memory Applications: A State-of-the-Art
Review" IBM J. RES. DEVELOP, Band 28, Nr. 2, März 1984, Japanische Patentanmeldung, Offenlegungsnummer 143600/1981 mit
dem Titel "Device for Preventing Accumulation of Errors on Data", und "Dynamic testing of memory arrays which utilise
ECC (FEK) logic" Electronic Engineering Mid-March, 1981.
Fig. 1 ist ein Blockschaltbild eines herkömmlichen, eine auf dem Chip befindliche FEK aufweisendes Halbleiter-Speicherelement,
welches den Hamming-Code als Fehlerkorrekturcode verwendet.
Zunächst wird, unter Bezugnahme auf Fig. 1, ein herkömmliches, eine auf dem Chip befindliche FEK aufweisendes Halbleiter-Speicherelement
beschrieben. Datenbits a werden an einer Eingangsklemme 1 eingegeben. Die Datenbits a werden an einen
schreibkontrollbiterzeugenden Schaltkreis 2 und an eine in
einer Speicherzellenmatrix 3 enthaltene Datenbitmatrix 31 gegeben.
Die schreibkontrollbiterzeugende Vorrichtung 2 dient zum Erzeugen von Schreibkontrollbits b aus den Datenbits a.
In der schreibkontrollbiterzeugenden Vorrichtung 2 erzeugte Kontrollbits b_ werden an eine in einer Speicherzellenmatrix
3 enthaltene Kontrollbitmatrix 32 gegeben. Die Datenbitmatrix 31 dient zur Ausgabe neuer Datenbits £ aus den eingegebenen
Datenbits a. Die neuen Datenbits £ werden an einen lesekontrollbiterzeugenden Schaltkreis 4 und an einen datenkorrigierenden
Schaltkreis 7 gegeben. Die Kontrollbitmatrix 32 dient zur Ausgabe neuer Datenkontrollbits d. auf der Basis der
Schreibkontrollbits b_. Die neuen Schreibkontrollbits d. werden
an einen syndromerzeugenden Schaltkreis 5 und an einen datenkorrigierenden
Schaltkreis 7 gegeben.
Auf der Basis der eingegebenen Datenbits £ erzeugt der lesekontrollbiterzeugende
Schaltkreis 4 Lesekontrollbits e_, die dann an den syndromerzeugenden Schaltkreis 5 gegeben werden.
Der syndromerzeugende Schaltkreis 5 hat eine Exklusiv-ODER-Funktion
und gibt ein Syndrom f aus. Das Syndrom f wird an einen Syndrom-Decoder 6 gegeben. Der Syndrom-Decoder 6 entschlüsselt
das Syndrom f, um entschlüsselte Syndrom-Daten g,
welche an den datenkorrigierenden Schaltkreis 7 gegeben werden, auszugeben. Der datenkorrigierende Schaltkreis 7 korrigiert
die Datenbits £ und Schreibkontrollbits d. auf der Basis
der entschlüsselten Syndrom-Daten g und gibt korrigierte Daten h und externe, zur Ausgabe bestimmte Daten i_ aus. Die
korrigierten, von dem datenkorrigierenden Schaltkreis 7 ausgegebenen Daten h werden an die Speicherzellenmatrix 3 gegeben,
während die externen, zur Ausgabe bestimmten Daten i_ an den Adressen-Decoder 8 gegeben werden^ Der Adressen-Decoder
8 dient dazu, auf der Basis eines Adreßsignals k nach außen auszugebende externe Ausgabedaten j_ von externen, zur Ausgabe
bestimmten Daten i_ auszuwählen, wobei die ausgewählten externen Ausgabedaten j_ an eine Ausgangsklemme 9 ausgegeben
werden.
Der Betrieb eines in Fig. 1 gezeigten, eine auf dem Chip befindliche
FEK aufweisendes Halbleiter-Speicherelement wird nun beschrieben. Zum Zeitpunkt des Schreibens von mn Datenbits
a, welche durch die Eingangsklemme 1 eingegeben werden, erzeugt der schreibkontrollbiterzeugende Schaltkreis 2 mit
Rücksicht auf eine Mehrzahl von Datenbits a- enthaltenden Datenbits (z.B. m-Bits) Schreibkontrollbits b (z.B. k-Bits).
Diese Schreibkontrollbits b_ und m-Datenbits a werden in die Kontrollbit-Speicherzellenmatrix 32 und in die Datenbit-Speicherzellenmatrix
31 eingeschrieben. Ein Block der (m + k)-Bits wird als Einheit für die FEK benutzt; die Fehlererkennung
und -korrektur wird für jeden Block ausgeführt.
Zum Zeitpunkt des Lesens von Daten aus einer Speicherzellenmatrix 3 werden m-Datenbits £ und k-Schreibkontrollbits d.
gleichzeitig gelesen. Der lesekontrollbiterzeugende Schaltkreis 4 erzeugt aus den m-Datenbits £ Lesekontrollbits e_ als
neue Kontröllbits. Der syndromerzeugende Schaltkreis 5 findet
Bit für Bit für die von der Speicherzellenmatrix 3 gelesenen Lesekontrollbits e_ und Schreibkontrollbits d das Exklusiv-ODER.
Auf diese Weise wird eine Entscheidung herbeigeführt darüber, daß kein Fehler aufgetreten ist, falls alle Bits
"0" sind, oder daß ein Fehler aufgetreten ist in allen anderen Fällen.
Die Tatsache, daß alle Bits "0" sind, bedeutet, daß die Lesekontröllbits
e_ und die Schreibkontrollbits d miteinander übereinstimmen. Die Daten von dem oben beschriebenen Exklusiv-ODER-Betrieb
werden als Syndrom bezeichnet. Dieses Syndrom ist eine aus k Bits bestehende Reihe von Daten. Der
syndromerzeugende Schaltkreis 5 gibt das Syndrom f_ zu dem
Syndrom-Decoder 6.
Das genannte Syndrom f_ enthält eine räumliche Information
über Fehlerbits und Information darüber, welches Bit der
der m-Datenbits in einem Fehler durch die Entschlüsselung der räumlichen Information durch den Syndrom-Decoder 6 gefunden
werden kann. In Übereinstimmung damit werden die fehlerhaften Bits in den m-Datenbits £ und den k Schreibkontrollbits
ei durch den datenkorrigierenden Schaltkreis 7 korrigiert oder umgekehrt. Im allgemeinen sind in der Gruppe von m
korrigierten Daten nur m_ Bits, die zu externen Ausgabedaten
werden. In diesem Fall ist m_ = m. Daher werden von dem Adressen-Decoder
8 ausgegebene externe Ausgabedaten j_ ausgewählt
und gemäß der durch den Adressen-Decoder 8 eingegebenen Adreßinformation
k ausgegeben. In vielen Fällen dient der Adressen-Decoder 8 überwiegend oder vollständig als Zugriffsbestimmungs-Decoder
(nicht gezeigt).
Der schreibkontrollbiterzeugende Schaltkreis 2 und der lesekontrollbiterzeugende
Schaltkreis 4 sind Schaltkreise, die geeignet sind, aus den m Datenbits gemäß der Struktur des
Fehlerkontroll- und Fehlerkorrekturcodes Kontrollbits herzustellen, und da die logische Operation in beiden Fällen
gleich ist, kann ein gemeinsamer Schaltkreis anstelle der beiden Schaltkreise stehen. Weiterhin ist der oben beschriebene
syndromerzeugende Schaltkreis 5 ein Schaltkreis, der geeignet ist, Bit für Bit von der Speicherzellenmatrix 3 gelesene
Schreibkontrollbits d. und den von den Datenbits £ in
dem lesekontrollbiterzeugenden Schaltkreis 4 neu erzeugten Lesekontrollbits e_ das Exklusiv-ODER zu berechnen. Der Syndrom-Decoder
6 ist ein Decoder zur Umwandlung des k-Bit-Syndroms f in einen (m + k)-Bit-Code, um damit die Fehlerbits
unter den m-Datenbits £ und den k-Schreibkontrollbits <ä herauszufinden;
zum Beispiel wird etwa eine Ausgabe erhalten derart, daß unter den (m + k) Bits nur die Fehlerbit-Positionen
"1" und alle anderen "0" sind.
Der datenkorrigierende Schaltkreis 7 ist ein Schaltkreis zur Bit-für-Bit-Berechnung des Exklusiv-ODER aus den von dem
Syndrom-Decoder 6 ausgegebenen entschlüsselten Syndromdaten
g, aus den zu korrigierenden Datenbits c_ und aus den Schreibkontrollbits
d., wobei nur die Fehlerbit-Daten korrigiert oder umgekehrt werden. Die fehlerkorrigierten, (m + k)-Bits aufweisenden
Daten h werden wieder in einer vorbestimmten Adresse in die Speicherzellenmatrix 3 eingeschrieben. Weiterhin werden
m_ aus den m korrigierten Datenbits i_ herausgegriffenen
Datenbits durch den Adressen-Decoder 8 ausgewählt, um als externe Ausgabedaten j_ zu dienen.
Das in der oben beschriebenen Art aufgebaute, eine auf dem
Chip befindliche FEK aufweisendes Halbleiter-Speicherelement muß seine FEK-Funktion prüfen; das heißt, daß die Datenbitmatrix
31, die Kontrollbitmatrix 32 und das FEK-Schaltkreissystem geprüft werden müssen. Die in jüngerer Zeit eingetretene
Zunahme des Integrationsgrades von mit auf dem Chip befindlichen FEK-Funktionen ausgestatteten Halbleiter-Speicherelementen
hat jedoch zu dem Problem geführt, daß die für diese Funktionstests benötigte Zeit zunimmt.
Aufgabe der Erfindung ist es daher, ein Halbleiter-Speicherelement
zu schaffen, dessen FEK-Funktion in kurzer Zeit geprüft werden kann.
Die Aufgabe wird gelöst durch ein eine auf dem Chip befindliche FEK-Funktion aufweisendes Halbleiter-Speicherelement
der oben beschriebenen Art mit den Merkmalen des Kennzeichens des Anspruches 1.
Gemäß der Erfindung ist es daher möglich, da das Halbleiter-Speicherelement
mit einer den direkten Zugriff von außen an die Kontrollbit-Speicherzellenmatrix ermöglichende Schaltvorrichtung
versehen ist, auf der Kontrollbit-Speicherzellenmatrix, welche üblicherweise nicht für einen Zugriff von
außen geeignet ist, leicht einen Funktionstest durchzuführen.
Eine bevorzugte Ausführung der Erfindung weist eine Eingangsdaten-Schal
tvorrichtung, die die Vermittlung zwischen den von der schreibkontrollbiterzeugenden Vorrichtung auf der Basis
der von außen eingegebenen Datenbits ausgegebenen Schreibkontrollbits
und den von außen eingegebenen Datenbits bewerkstelligt, eine Ausgabedaten-Schaltvorrichtung, die von der
Kontrollbit-Speicherzellenmatrix ausgegebene Schreibkontrollbits herleitet, und eine Adressenvermittlungs-Vorrichtung,
die die Vermittlung zwischen einem von der adressenerzeugenden Vorrichtung ausgegebenem Adreß-Signal und einem Adreß-Signal
von außen bewerkstelligt, um das ausgewählte Adreß-Signal an die Kontrollbit-Speicherzellenmatrix zu geben, auf.
Gemäß der bevorzugten Ausführung der Erfindung ist es daher möglich, Daten von außen an die Datenbit-Speicherzellenmatrix
zu geben, indem die Eingangsdaten-Schaltvorrichtung geschaltet wird, indem die von der Kontrollbit-Speicherzellenmatrix
ausgegebenen Schreibkontrollbits durch das Schalten der Ausgangsdaten-Schal
tvorrichtung abgeleitet werden, und indem ein Adreßsignal von außen durch das Schalten der Adressenvermittlungs-Vorrichtung
an die Kontrollbit-Speicherzellenmatrix gegeben wird.
Gemäß einer bevorzugten Ausführungsform der Erfindung werden durch die schrexbkontrollbiterzeugende Vorrichtung auf der
Basis der eingegebenen Datenbits Schreibkontrollbits erzeugt; diese oder die von der Kontrollbit-Speicherzellenmatrix erzeugten
Schreibkontrollbits werden ausgegeben mittels einer Vermittlung zwischen ihnen, und das Exklusiv-ODER für die
Kontrollbits und die kurz vor der Vermittlung eingegebenen Kontrollbits wird berechnet, um dabei die Kontrollbit-Speicherzellenmatrix
zu prüfen.
Gemäß einer weiteren bevorzugten Ausführung der Erfindung werden zwei von den drei Klassen der Kontrollbits, den von
der schreibkontrollbiterzeugenden Vorrichtung erzeugten Schreibkontrollbits, den von der Kontrollbit-Speicherzellenmatrix
erzeugten Schreibkontrollbits, und den von der kontrollbiterzeugenden Vorrichtung auf der Basis der von der
Datenbit-Speicherzellenmatrix ausgegebenen neuen Datenbits erzeugten Lesekontrollbits, wahlweise ausgegeben, und das
Exklusiv-ODER zweier Klassen der ausgegebenen Kontrollbits wird berechnet, um dabei die Kontrollbit-Speicherzellenmatrix
zu prüfen.
Gemäß einer weiteren bevorzugten Ausführung der Erfindung werden anstelle von von der Datenbit-Speicherzellenmatrix erzeugten
Datenbits virtuelle Datenbits an den lesekontrollbiterzeugenden Schaltkreis gegeben, um das FEK-Schaltkreissystem
zu prüfen.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand
der Figuren. Von den Figuren zeigen:
Fig. 1 ein Blockschaltbild eines herkömmlichen, eine auf dem Chip befindliche FEK aufweisendes Halbleiter-Speicherelement,
welches als Fehlerkorrekturcode
den Hamming-Code verwendet;
Fig. 2 ein Blockschaltbild eines Halbleiter-Speicherelementes gemäß einer Ausführung der Erfindung;
Fig. 3 ein elektrisches Schaltbild, das ein Beispiel eines in Fig. 2 gezeigten Adressenvermittlungs-
Schaltkreises darstellt;
Fig. 4 ein elektrisches Schaltbild, das ein Beispiel
eines in Fig. 2 gezeigten Ausgangsdaten-Schaltkreises darstellt;
Fig. 5 ein elektrisches Schaltbild, das ein Beispiel
eines in Fig. 2 gezeigten Ausgangsdaten-Schaltkreises zeigt;
Fig. 6 ein Blockschaltbild eines Halbleiter-Speicherelementes
gemäß einer weiteren Ausführung der Erfin
dung;
Fig. 7 ein elektrisches Schaltbild, das den Schreibkontrollbit-Speicherschaltkreis
von Fig. 6 darstellt;
Fig. 8 ein elektrisches Schaltbild, das den Kontrollbit-Schaltkreis
von Fig. 6 darstellt;
Fig. 9 ein elektrisches Schaltbild, das den Syndrom-Ausgabe-Schaltkreis
von Fig. 6 darstellt;
Fig. 10 ein Blockschaltbild eines Halbleiter-Speicherelementes gemäß einer weiteren Ausführung der Erfindung;
Fig. 11 ein elektrisches Schaltbild, das den Eingangs-Schaltkreis von Fig. 10 darstellt; und
Fig. 12 ein elektrisches Schaltbild des Kontrollbit-Schaltkreises von Fig. 10.
Fig. 2 ist ein Blockschaltbild eines Halbleiter-Speicherelementes gemäß einer Ausführung der Erfindung; Fig. 3 ist ein
elektrisches Schaltbild, das ein Beispiel eines in Fig. 2 gezeigten Adressenvermittlungs-Schaltkreises darstellt; Fig.
4 ist ein elektrisches Schaltbild, das ein Beispiel eines in Fig. 2 gezeigten Eingangsdaten-Schaltkreises darstellt; und
Fig. 5 ist ein elektrisches Schaltbild, das ein Beispiel eines in Fig. 2 gezeigten Ausgangsdaten-Schaltkreises darstellt
.
Nun wird unter Bezug auf die Figuren 2 bis 5 eine Ausführung
der Erfindung beschrieben. Darüber hinaus ist das in Fig. 2 gezeigte Halbleiter-Speicherelement das gleiche wie das in
Fig. 1 gezeigte, außer daß ein Adressenvermittlungs-Schaltkreis 10 zwischen den Adressen-Decoder 9 und die Speicherzellenmatrix
3 geschaltet ist, daß ein Eingangsdatenschaltkreis 20 zwischen den Ausgang des schreibkontrollbiterzeugenden
Schaltkreises 2 und den Eingang der Kontrollbit-Speicherzellenmatrix 32 geschaltet ist, und daß ein Ausgangsdaten-Schaltkreis
13 zwischen den Ausgang des datenkorrigierenden Schaltkreises 7 und den Eingang des Adressen-Decoders 9 geschaltet
ist. Der Adressenvermittlungs-Schaltkreis 10, der dazu dient, entsprechend einem externen Steuersignal TE ein
Adreß-Signal an die Kontrollbit-Speicherzellenmatrix 32 zu geben, um die Vermittlung zwischen normaler Betriebsphase
und Prüfphase zu bewerkstelligen, ist aufgebaut wie in Fig. 3 gezeigt.
Ein externes Steuersignal TE wird an der Eingangsklemme 151 des Adressenvermittlungs-Schaltkreises 10 eingegeben und an
einen FET 152 weitergegeben. Weiterhin wird ein Adreß-Signal von dem Adressen-Decoder 9 an die Eingangsklemmen 101 bis
1On gegeben. Diese Eingangsklemmen 101 bis 1On haben FETs 111 bis Hn und 121 bis 12n parallel geschaltet. Wenn
das externe Steuersignal TE nicht in der Prüfphase ist, das
heißt, es ist, da ein FET 152 nicht leitend ist, in einer normalen Phase auf "L"-Pegel, dann sind die FETs 121 bis 12n
leitend und das von den Eingangsklemmen 101 bis 1On eingegebene Adreß-Signal wird durch die Ausgangsklemmen 141 bis 14n
an die Datenbit-Speicherzellenmatrix 31 gegeben. Wenn das externe Steuersignal TE sich zum "H"-Pegel und folglich zur
Testphase hin ändert, dann wird der FET 152 leitend, während die FETs 121 bis 12n nicht leitend werden, so daß das Adreß-Signal
nicht langer an die Datenbit-Speicherzellenmatrix 3 gegeben wird. Die FETs 111 bis Hn bleiben jedoch als Antwort
auf das externe Steuersignal TE leitend, und das durch die
Eingangsklemmen 101 bis 1On eingegebene Adreß-Signal wird
durch die Ausgangsklemmen 131 bis 13n an die Kontrollbit-Speicherzellenmatrix 32 gegeben.
Der Eingangsdaten-Schaltkreis 20, der dazu dient, Datenbits a entsprechend dem externen Steuersignal TE an die Kontrollbit-Speicherzellenmatrix
zu geben, ist aufgebaut in der in Fig. 4 gezeigten Weise. Ein externes Steuersignal TE wird an
die Eingangsklemme 201 des Eingangsdaten-Schaltkreises 20 gegeben und danach an das Gate des FET 202. Der FET 202 wird
nicht-leitend, wenn das externe Steuersignal TE sich in die normale Betriebsphase hin ändert und leitend, wenn es sich
zur Testphase hin ändert. An der Eingangsklemme 203 eingegebene Datenbits a werden parallel an die FETs 205 und 206 gegeben.
Der FET 204 wird leitend, wenn er in der normalen Betriebsphase ist, während der FET 206 leitend wird, wenn er
in der Prüfphase ist. Daher wird der FET 202 nicht-leitend,
wenn das externe Steuersignal TE nicht in der Prüfphase ist, so daß der FET 204 leitend wird und die an die Eingangsklemme
203 eingegebenen Datenbits & durch eine Ausgangsklemme 205 an die Datenbit-Speicherzellenmatrix 31 gegeben werden.
Wenn das externe Steuersignal TE sich zu der Prüfphase hin ändert, dann wird der FET 204 nicht-leitend und der FET 206
leitend, so daß Datenbits a durch eine Ausgangsklemme 207 an die Kontrollbit-Speicherzellenmatrix 32 gegeben werden.
Der Ausgangsdaten-Schaltkreis 30, der entsprechend einem externen Steuersignal TE so schaltet, daß er entweder externe,
zur Ausgabe bestimmte Daten _i aus dem datenkorrigierenden Schaltkreis 7 oder Daten m aus der Kontrollbit-Speicherzellenmatrix
32 an den Adressen-Decoder 9 gibt, ist aufgebaut in der in Fig. 5 gezeigten Weise.
Ein externes Steuersignal TE wird an die Eingangsklemme 301 des Ausgangsdaten-Schaltkreises 30 gegeben. Dieses externe
Steuersignal TE wird an die betreffenden Gates der FETs 302 und 306 gegeben. Der FET 302 wird nicht leitend, wenn das
externe Steuersignal TE in der normalen Betriebsphase ist, während der FET 306 leitend wird, wenn das externe Steuersignal
TE in der Prüfphase ist. Externe Ausgabedaten _i von
dem datenkorrigierenden Schaltkreis 7 werden an die Eingangsklemme 303 gegeben, während Daten m von der Kontrollbit-
Speicherzellenmatrix 32 an eine Eingangsklemme 307 gegeben werden. In der normalen Betriebsphase ändert sich das externe
Steuersignal TE zu "L" hin und der FET 302 wird nicht leitend, der FET 304 jedoch wird leitend. Dabei werden die an die
Eingangsklemme 303 eingegebenen externen Ausgabedaten ±_ von
dem datenkorrigierenden Schaltkreis 7 durch eine Ausgangsklemme 305 an den Adressen-Decoder 9 gegeben. Wenn das externe
Steuersignal TE sich zur Prüfphase und folglich zu "H" hin ändert, dann wird der FET 302 leitend, wodurch der FET
304 nicht leitend wird. Weiterhin werden, da der FET 306 leitend wird, an einer Eingangsklemme 307 eingegebene Daten
m von der Kontrollbit-Speicherzellenmatrix 32 durch eine Ausgangsklemme 305 an den Adressen-Decoder 9 gegeben.
Nun wird der Betrieb der Ausführung der Erfindung beschrieben. Der Adressenvermittlungs-Schaltkreis 10, der Eingangsdaten-Schaltkreis
20 und der Ausgangsdaten-Schaltkreis 30 ändern sich zum "L"-Pegel hin, wenn das externe Steuersignal
TE in der normalen Betriebsphase ist, wobei der Betriebsablauf der vorhergehend unter Bezug auf Fig. 1 beschriebene
ist; wenn das externe Steuersignal TE sich zur Prüfphase und folglich zum "H"-Pegel hin ändert, dann werden die Adreß-Signalleitung
η des Eingangsdaten-Schaltkreises 10, die Eingangssignal-Datenleitung 1_ des Eingangsdaten-Schaltkreises
und die Ausgangssignal-Datenleitung m des Ausgangsdaten-Schaltkreises 30 mit der Kontrollbit-Speicherzellenmatrix 32
verbunden. Dabei wird die Kontrollbit-Speicherzellenmatrix 32 von außen zugreifbar. Das heißt, daß entsprechend der
Eingangsadresse Daten in die Bits eingeschrieben und ausgelesen werden können, so daß derselbe Funktionstest wie für
eine gewöhnliche Kontrollbit-Speicherzellenmatrix 31 durchgeführt werden kann.
Darüber hinaus bezieht sich die obige Ausführung auf ein Beispiel einer Anwendung der Erfindung auf ein ein ,den Hamming-Code
benutzendes FEK-Schaltkreissystem aufweisendes Halbleiter-Speicherelement;
die Erfindung ist jedoch nicht darauf beschränkt, sondernist auf andere Halbleiter-Speicherelemente
anwendbar, die eine redundante Bit-Speicherzellenmatrix für FEK wie etwa horizontale und vertikale Paritätskontroll-Systeme
aufweisen.
Während die unter Bezug auf Fig. 2 beschriebene Ausführung auf den Fall des Prüfens der Kontrollbit-Speicherzellenmatrix
32 gerichtet war, wird das Augenmerk nun auf den Fall der Durchführung von Funktionstests auf der Datenbit-Speicherzellenmatrix
31 und der Kontrollbit-Speicherzellenmatrix 32 gelenkt.
Fig. 6 ist ein Blockschaltbild eines Halbleiter-Speicherelementes gemäß einer weiteren Ausführung der Erfindung; Fig. 7
ist ein elektrisches Schaltbild, das den Schreibkontrollbit-Speicherschaltkreis von Fig. 6 darstellt; Fig. 8 ist ein
elektrisches Schaltbild, das den Kontrollbit-Schaltkreis von Fig. 6 darstellt; und Fig. 9 ist ein elektrisches Schaltbild,
das den Syndrom-Ausgabe-Schaltkreis von Fig. 6 darstellt.
Nun wird unter Bezugnahme auf die Figuren 6 bis 9 die Anordnung einer weiteren Ausführung der Erfindung beschrieben.
Darüber hinaus ist die in Fig. 6 gezeigte Ausführung dieselbe wie das unter Bezug auf Fig. 1 beschriebene Halbleiter-Spei-
cherelement, außer daß ein Schreibkontrollbit-Speicherschaltkreis
50, ein Schreibkontrollbit-Schaltkreis 60 und ein Syndrom-Ausgabe-Schaltkreis 70 vorgesehen sind. Der Schreibkontrollbit-Speicherschaltkreis
50, der dazu dient, die während des Schreibens der Daten durch den schreibkontrollbiterzeugenden
Schaltkreis 2 erzeugten Schreibkontrollbits b_ vorübergehend zu speichern, ist aufgebaut in der in Fig. 7
gezeigten Weise. Der Schreibkontrollbit-Speicherschaltkreis 50 enthält vier FETs 501 bis 504 und ist so ausgebildet, daß
er die an einer Eingangsklemme 500 eingegebenen Schreibkontrollbits b speichert und sie an einer Ausgangsklemme 506
ausgibt.
Der in Fig. 6 gezeigte Kontrollbit-Schaltkreis 60 dient dazu, entsprechend dem externen Steuersignal TE und C/D zwei der
drei Datenklassen, den Schreibkontrollbits d von der Schreibkontrollbit-Speicherzellenmatrix
32, den Lesekontrollbits e_ von dem lesekontrollbiterzeugenden Schaltkreis 4 und den
Schreibkontrollbits o_ von dem schreibkontrollbiterzeugenden
Schaltkreis 50 an den syndromerzeugenden Schaltkreis 5 zu
geben. Der Kontrollbit-Schaltkreis 60 ist beispielsweise strukturiert wie in Fig. 8 gezeigt. Die Eingangsklemme 601
des Kontrollbit-Schältkreises 60 wird mit einem externen Steuersignal TE beaufschlagt. Eine Eingangsklemme 602 wird
mit den Schreibkontrollbits cd von dem Schreibkontrollbit-Speicherschaltkreis
50 beaufschlagt. Eine Eingangsklemme wird mit Schreibkontrollbits d von der Kontrollbit-Speicherzellenmatrix
32 beaufschlagt. Eine Eingangsklemme 604 wird durch Lesekontrollbits e_ von dem lesekontrollbiterzeugenden
Schaltkreis 4 beaufschlagt. Weiterhin wird eine Eingangsklemme
605 mit dem externen Steuersignal TE beaufschlagt. Eine Eingangsklemme 606 wird mit dem externen Steuersignal
C/D beaufschlagt. Der Kontrollbit-Schaltkreis 60 enthält Inverter 607, 611, 614 und 616, UND-Gatter 608, 610, 612 und
617 und ODER-Gatter 609, 613 und 615.
In der normalen Betriebsphase ändert sich das an den Eingangsklemmen
601 und 605 eingegebene externe Steuersignal TE nach "L" hin. Das den "L"-Pegel aufweisende externe Steuersignal
TE wird durch den Inverter 607 zum "H"-Pegel invertiert, um das UND-Gatter 610 zu öffnen. Weiterhin wird das
sich auf "L"-Pegel befindende externe Steuersignal TE durch den Inverter 614 zum "H"-Pegel invertiert und über das ODER-Gatter
615 an das UND-Gatter 617 gegeben, um das letztere zu öffnen. Dabei werden die an der Eingangsklemme 603 eingegebenen
Schreibkontrollbits b durch das UND-Gatter 610 und das ODER-Gatter 609 an den syndromerzeugenden Schaltkreis 5 gegeben,
während die an der Eingangsklemme 604 eingegebenen Lesekontrollbits e_ durch das UND-Gatter 617 und das ODER-Gatter
613 an den syndromerzeugenden Schaltkreis 5 gegeben werden.
In der Datenprufphase ändert sich das externe Steuersignal
TE zum "H"-Pegel hin, während das externe Steuersignal C/D sich nach "L" hin ändert. Als Ergebnis der Änderung des externen
Steuersignals TE zum "H"-Pegel wird die an der Eingangsklemme 602 eingegebene Ausgabe £ von dem Schreibkontrollbit-Speicherschaltkreis
50 über das UND-Gatter 608 und das ODER-Gatter 609 an den syndromerzeugenden Schaltkreis 5 gegeben.
Das auf "L"-Pegel sich befindende externe Steuersignal C/D wird durch den Inverter 616 zum "H"-Pegel hin invertiert
und öffnet so durch das ODER-Gatter 615 das UND-Gatter 617. Dadurch werden die an der Eingangsklemme 604 eingegebenen
Lesekontrollbits e_ durch das UND-Gatter 617 und das ODER-Gatter
613 an den syndromerzeugenden Schaltkreis 5 gegeben.
In der Kontrollbit-Prüfphase ändern sich die externen Steuersignale
TE und C/D zum "H"-Pegel hin und werden durch die Inverter 614 bzw. 616 nach "L" invertiert. Die "L"-Pegel-Signale
werden an das ODER-Gatter 615, die Ausgabe des letzteren an den Inverter 611 gegeben, wobei es zum "H"-Pegel
invertiert wird, um das UND-Gatter 612 zu öffnen. Dabei werden
die an der Eingangsklemme 603 eingegebenen Schreibkontrollbits d über das UND-Gatter 612 und das ODER-Gatter 613
an den syndromerzeugenden Schaltkreis 5 gegeben. Weiterhin wird, da das externe Steuersignal TE auf "H"-Pegel das UND-Gatter
608 öffnet, die an der Eingangsklemme 602 eingegebene Ausgabe m von dem Schreibkontrollbit-Speicherschaltkreis 50
durch das UND-Gatter 608 und das ODER-Gatter 609 an den syndromerzeugenden Schaltkreis 5 gegeben.
Der Syndrom-Ausgabe-Schaltkreis 70 ist aufgebaut in der in Fig. 9 gezeigten Weise. Der Syndrom-Ausgabe-Schaltkreis 70
enthält eine Eingangsklemme 701, über die das externe Steuersignal TE'eingegeben wird. Dieses externe Steuersignal TE
wird an FETs 702 und 703 gegeben. In der normalen Betriebsphase wird der FET 702 leitend und der FET 703 nichtleitend.
Als Folge des Leitendwerdens des FET 702 wird der FET 704 leitend, und das in dem syndromerzeugenden Schaltkreis 5 erzeugte
Syndrom f_ wird von dem FET 704 durch die Ausgangsklemme
707 an den Syndrom-Decoder 6 gegeben. In der Datenbit-Testphase und der Kontrollbit-Testphase, wenn das externe
Steuersignal TE sich zu "H" hin ändern, werden die FETs 703
und 705 leitend und der FET 702 nichtleitend. Als Folge des Leitendwerdens des FET 703 wird der FET 705 leitend, und das
Syndrom f_ wird durch einen Ausgangstreiber 706 von dem FET
705 ausgegeben.
Nun wird unter Bezugnahme auf die Figuren 5 bis 9 der Betrieb der eben erwähnten Ausführung der Erfindung beschrieben.
Zunächst, in der normalen Betriebsphase, ändert sich das externe Steuersignal TE zum "L"-Pegel hin, so daß die von der
Kontrollbit-Speicherzellenmatrix 32 ausgegebenen Lesekontrollbits e_ und Schreibkontrollbits d über den Kontrollbit-Schaltkreis
60 an den syndromerzeugenden Schaltkreis 5 gegeben wer-
den. Dabei wird eine unter Bezugnahme auf Fig. 1 beschriebene Leseoperation mit FEK durchgeführt.
Anschließend, in der Datenbit-Testphase, ändert sich das externe Steuersignal TE zum "H"-Pegel und das externe Steuersignal
C/D zum "L"-Pegel hin. Dann werden die von dem Schreibkontroll-Speicherschaltkreis
50 ausgegebenen Lesekontrollbits e_ und das Signal £ durch den Kontrollbit-Schaltkreis
60 an den syndromerzeugenden Schaltkreis 5 gegeben. Als Folge davon werden die von der lesekontrollbiterzeugenden Vorrichtung
4 erzeugte! Lesekontrollbits e_ mit dem von dem Schreibkontrollbit-Speicherschaltkreis
50 ausgegebenen Signal £ verglichen, so daß unabhängig davon, ob die Kontrollbit-Speicherzellenmatrix
32 gut oder schlecht ist, die Datenbit-Speicherzellenmatrix 31 geprüft werden kann.
In der Kontrollbit-Testphase ändert sich das externe Steuersignal TE zum "H"-Pegel und das externe Steuerzeichen C/D
zum "H"-Pegel hin. Dann werden die von dem Schreibkontrollbit-Speicherschaltkreis
50 ausgegebenen Schreibkontrollbits dl und das Signal m an den syndromerzeugenden Schaltkreis 50
gegeben, wobei die Kontrollbit-Speicherzellenmatrix 32 unabhängig davon, ob die Datenbit-Speicherzellenmatrix 31 gut
oder schlecht ist, geprüft werden kann.
Im Zusammenhang mit der Schaltoperation des Kontrollbit-Schaltkreises
60 stellt sich das von dem syndromerzeugenden Schaltkreis 5 ausgegebene Syndrom f_ wie folgt dar. Darüber hinaus
ist zur Vereinfachung der Fehlerkorrekturcode ein 1-Bit-Fehlerkorrekturcode.
Wenn der Kontrollbit-Schaltkreis 60 in der normalen Betriebsphase ist, werden, wenn kein Fehler vorliegt, alle Bits in
dem Syndrom £ 0. Im Falle eines 1-Bit-Fehlers werden einige
Bits in dem Syndrom f_ 1 und werden durch den Syndrom-Ausgabe-
Schaltkreis 70 an den Syndrom-Decoder 6 gegeben. Dann werden von dem Syndrom-Decoder 6 Syndromdaten g erhalten, und die
Fehlerkorrektur wird wie unter Bezugnahme auf die Fig. 1 beschrieben durchgeführt.
In dem Fall, daß der Kontrollbit-Schaltkreis 60 in die Datenbit-Testphase
geschaltet worden ist, muß, falls keines der Bits des Syndroms f_ 0 ist, ein Fehler in den Datenbits vorliegen;
liegt aber ein Fehler vor, so bedeutet das nicht notwendigerweise, daß keines der Bits 0 ist. Das heißt, es
gibt einen Fall, bei dem sogar im Falle, daß ein Fehler vorliegt, alle Bits 0 sind.
In dem Fall, daß der Kontrollbit-Schaltkreis 60 in die Kontrollbit-Testphase
geschaltet worden ist, ist die dem fehlerhaften Bit in den Schreibkontrollbits d. entsprechende Bit-Position
des Syndroms _f 1 und die anderen sind 0. Daher ist in diesem Fall die vollständige Fehlerinformation (Fehlerposition
und Anzahl der Fehler) über die Schreibkontrollbits d in dem Syndrom f enthalten.
Die genannte Operation ermöglicht es im Falle der Datenbit-Testphase
zu bestimmen, ob in den entsprechenden Datenbits sicher oder möglicherweise ein Fehler vorliegt, je nachdem,
ob alle Bits in dem Syndrom f_ 0 sind oder nicht. Weiterhin ist im Falle der Kontrollbit-Testphase ein Schreibkontrollbit
d_, das der Position des Bits entspricht, welches in Verbindung mit dem Syndrom f_ 1 ist, ein Fehler.
Auf diese Weise kann die Kontrollbit-Speicherzellenmatrix zuverlässig geprüft werden, um festzustellen, ob sie gut oder
schlecht ist, und eine teilweise Prüfung, um zu bestimmen, ob die Datenbit-Speicherzellenmatrix 31 gut oder schlecht
ist, wird möglich. Der Syndrom-Ausgabe Schaltkreis 70 gibt
die in der Testphase gewonnene Information über das Syndrom f
in einer solchen Weise aus.
In dem oben erwähnten Betrieb können Prüfungen auf der Kontrollbit-Speicherzellenmatrix
32 und der Datenbit-Speicherzellenmatrix 31 für jedes der k Bits bzw. der m Bits
durchgeführt werden, so daß Funktionstests auf der Speicherzellenmatrix 3 wirksam durchgeführt werden können
und so die Prüfzeit stark vermindert werden kann.
Darüber hinaus betrifft diese Ausführung auch einen Fall, wo die Erfindung auf ein Halbleiter-Speicherelement mit den
Hamming-Code benutzendem FEK-System angewendet wird, die Erfindung ist aber nicht darauf beschränkt; die Erfindung kann
auch auf andere als horizontale und vertikale Paritäts-Kontrollsysteme benutzende Halbleiter-Speicherelemente angewendet
werden.
Fig. 10 ist ein ein Halbleiter-Speicherelement gemäß einer weiteren Ausführung der Erfindung darstellendes Blockschaltbild;
Fig. 11 ist ein elektrisches Schaltbild des Eingangs-Schaltkreises von Fig. 10; und Fig. 12 ist ein elektrisches
Schaltbild des Kontrollbit-Schaltkreises von Fig. 10.
Nun wird unter Bezug auf die Figuren 10 bis 12 die Anordnung des Halbleiter-Speicherelementes beschrieben. Die Fig. 10
stimmt mit der Fig. 6 überein, außer daß zwischen der Ausgangsseite der Kontrollbit-Speicherzellenmatrix 31 und der
Eingangsseite der Lesekontrollbit-Speicherzellenmatrix 4 ein Eingangs-Schaltkreis 80 vorgesehen ist. Dieser Eingangs-Schaltkreis
80 ist aufgebaut in der in Fig. 11 gezeigten Weise.
Ein externes Steuersignal TE wird an die in dem Eingangs-Schaltkreis
80 enthaltene Eingangsklemme 801 gegeben. Dieses externe Steuersignal TE wird an das Gate eines FET 802 und
die betreffenden Gates der FETs 831 bis 83n gegeben. Weiterhin werden Datenbits von der Datenbit-Speicherzellenmatrix
31 an die Eingangsklemmen 811 bis 81m gegeben und von dort an die Drains der FETs 821 bis 82n. Die betreffenden Gates der
FETS 821 bis 82n sind mit dem Drain des FET 802 verbunden, die Sources der FETs 821 bis 82n sind mit den Ausgangsklemmen
841 bis 84m verbunden. Weiterhin sind die Drains der FETs 831 bis 83m mit den Ausgangsklemmen 841 bis 84m verbunden.
Wenn sich daher das externe Steuersignal TE zu der normalen Betriebsphase und folglich zum "L"-Pegel hin ändert, so wird
der FET 802 nicht leitend, die FETs 821 bis 82m jedoch werden leitend, so daß die Datenbits von der Datenbit-Speicherzellenmatrix
31 über die Ausgangsklemmen 841 bis 84m an den lesekontrollbiterzeugenden Schaltkreis 4 gegeben werden und dabei
den lesekontrollbiterzeugenden Schaltkreis 4 veranlassen, die vorgenannte, unter Bezug auf Fig. 1 beschriebene Operation
durchzuführen.
Wenn sich das externe Steuersignal TE zur Prüfphase und folglich zum "H"-Pegel hin ändert, so wird der FET 802 leitend,
wodurch die FETs 821 bis 82m nicht leitend werden. Weiterhin werden die FETs 831 bis 83m leitend und die Ausgangsklemmen
werden geerdet. Das heißt, daß, wenn die Prüfphase beginnt,
alle Bit's 0 werden und alle Bits £ als virtuelle Daten an
den kontrollbiterzeugenden Schaltkreis 4 gegeben werden.
Zwischen der Kontrolbit-Speicherzellenmatrix 32 und dem
syndromerzeugenden Schaltkreis 5 ist, wie in Fig. 10 gezeigt, ein Kontrollbit-Schaltkreis 90 vorgesehen. Der Kontrollbit-Schaltkreis
90 dient dazu, die Vermittlung zwischen den von der Kontrollbit-Speicherzellenmatrix ausgegebenen Schreibkontrollbits
d und den in dem Schreibkontrollbit-Speicherschaltkreis 50 gespeicherten Schreibkontrollbits p_ zu bewerkstelligen,
wobei die ausgewählten Schreibkontrollbits an den
syndromerzeugenden Schaltkreis 5 gegeben werden. Dieser Kontrollbit-Schaltkreis
90 ist aufgebaut in der in Fig. 12 gezeigten Weise. Ein externes Steuersignal TE wird an die Eingangsklemme
901 des Kontrollbit-Schaltkreises 90 gegeben und von dort an die Gates der FETs 902 und 906. Das Drain des
FETs 902 ist mit dem Gate des FETs 904 verbunden; dem Drain des FETs 904 werden durch eine Eingangsklemme 903 die von
der Kontrollbit-Speicherzellenmatrix 32 ausgegebenen Schreibkontrollbits d. eingegeben. Weiterhin werden dem Drain des
FETs 906 durch eine Eingangsklemme 907 die von dem Schreibkontrollbit-Speicherschaltkreis
50 ausgegebenen Schreibkontrollbits £ eingegeben. Die Sources der FETs 904 und 906 sind
mit der Ausgangsklemme 905 verbunden.
In dem in der oben beschriebenen Weise aufgebauten Schreibkontrollbit-Schaltkreis
90 wird, wenn sich das externe Steuersignal TE zur normalen Betriebsphase und folglich zum 11L"-Pegel
hin ändert, der FET 902 nicht leitend, der FET 904 jedoch wird leitend. Dadurch werden die von der Eingangsklemme
903 eingegebenen Schreibkontrollbits d durch die Ausgangsklemme
905 an den syndromerzeugenden Schaltkreis 5 gegeben.
Wenn sich das externe Steuersignal TE zu der Prüfphase und folglich zu dem "H"-Pegel hin ändert, so wird der FET 902
leitend, der FET 904 nicht leitend und der FET 906 leitend. Dabei werden die an der Eingangsklemme 907 eingegebenen und
von dem Schreibkontrollbit-Speicherschaltkreis 50 ausgegebenen Schreibkontrollbits o_ durch die Ausgangsklemme 905 an
den syndromerzeugenden Schaltkreis 5 gegeben.
Nun wird der Betrieb des in der oben beschriebenen Weise aufgebauten
Halbleiter-Speicherelementes beschrieben. Während der normalen Betriebsphase ändert sich das externe Steuersignal
TE zum "L"-Pegel. Wie vorhin unter Bezug auf die Fig. beschrieben, gibt der Kontrollbit-Schaltkreis 90 die von der
Kontrollbit-Speicherzellenmatrix 32 ausgegebenen Schreibkontrollbits
d an den syndromerzeugenden Schaltkreis 5, wobei die normale, unter Bezug auf Fig. 1 beschriebene FEK-Operation
durchgeführt wird.
Wenn die Prüfphase mit der Änderung des externen Steuersignales nach "H" beginnt, so gibt der Schreibkontrollbit-Schaltkreis
90 die kurz vor ihrer Speicherung in dem Schreibkontrollbit-Speicherschaltkreis 50 während des Schreibvorganges
erzeugten Schreibkontrollbits an den syndromerzeugenden Schaltkreis 5. Der syndromerzeugende Schaltkreis 5 stellt
einen Vergleich zwischen den von der Kontrollbit-Speicherzellenmatrix 32 ausgegebenen Schreibkontrollbits d und den kurz
vor ihrer Speicherung in dem Schreibkontroll-Speicherschaltkreis 50 während des Schreibvorganges erzeugten Schreibkontrollbits
£ an, um zu entscheiden, ob diese Bits miteinander übereinstimmen.
Nun wird der Betrieb des Eingangs-Schaltkreises 80 beschrieben. Angenommen, die Betriebsprüfungen auf der Datenbit-Speicherzellenmatrix
31 und der Kontrollbit-Speicherzellenmatrix 32 seien durch die unter Bezug auf die Fig. 6 beschriebenen
Verfahren abgeschlossen und es sei sichergestellt, daß die Speicherzellenmatrix 3 nicht fehlerhaft ist. Während der
normalen Betriebsphase, wenn sich das externe Steuersignal, TE zum "L"-Pegel hin ändert, werden die von der Datenbit-Speicherzellenmatrix
31 ausgegebenen Datenbits e_ an den kontrollbiterzeugenden Schaltkreis 4 gegeben. Dieser Betrieb ist
gleich dem vorher unter Bezug auf Fig. 1 beschriebenen.
Wenn sich das externe Steuersignal TE während der Prüfphase zum "H"-Pegel hin ändert, werden, wie unter Bezug auf Fig. 11
beschrieben, virtuelle Daten mit allen Bits 0 in den lesekontrollbiterzeugenden
Schaltkreis 4 eingegeben. Der lesekontrollbiterzeugende Schaltkreis 4 erzeugt mit Rücksicht
auf die virtuellen Daten Lesekontrollbits e_. Wenn daher während dem unmittelbar vorangehenden Schreibvorgang die nur
aus O-Bits bestehenden Daten in dasselbe FEK-Schaltkreissystem
geschrieben werden, dann wird, sofern das FEK-Schaltkreissystem
richtig arbeitet, bei den in Frage kommenden Datenbits keine Korrektur vorgenommen, und die korrigierten
Daten h sind alle O. Wenn während des unmittelbar vorangehenden Schreibvorganges Daten mit einigen O-Bits und einigen 1-Bits
eingeschrieben werden, so wird in Rücksicht auf die Bit-Positionen, wo 1 steht, eine Datenkorrektur durchgeführt,
und falls die korrigierten Daten alle 0 sind, so folgt, daß das FEK-Schaltkreissystem richtig arbeitet. Auf diese Weise
kann auf dem FEK-Schaltkreissystem unter Benutzung virtueller Daten leicht ein Funktionstest durchgeführt werden.
Darüber hinaus betrifft die obige Beschreibung den Fall, wo alle virtuellen Daten so festgelegt sind, daß alle Bits 0
sind, doch ist die Erfindung nicht darauf beschränkt. Zum Beispiel können die virtuellen Daten so festgelegt sein, daß
keines der Bits 0 ist, oder es können auch variable, von außen eingegebene Daten benutzt werden. Weiterhin kann die
Erfindung auch in dieser Ausführung unter Benutzung anderer Kontrollsysteme wie etwa den horizontalen und vertikalen
Paritäts-Kontrollsystemen aufgebaut werden.
Claims (11)
1. Ein Halbleiter-Speicherelement, das eine Kontrollbit-Speicherzellenmatrix
(32) zur Ausgabe von Kontrollbits für eine auf dem Chip befindliche Fehlerkorrekturfunktion aufweist,
gekennzeichnet durch Schaltvorrichtungen (10, 20, 30), die
gekennzeichnet durch Schaltvorrichtungen (10, 20, 30), die
den direkten Zugriff von außen in die Kontrollbit-Speicherzellenmatrix
ermöglichen.
2. Ein Halbleiter-Speicherelement gemäß Anspruch 1,
dadurch gekennzeichnet, daß
dadurch gekennzeichnet, daß
- die Kontrollbit-Speicherzellenmatrix eine Adreßsignalleitung, eine Eingangssignal-Datenleitung und eine Ausgangssignal-Datenleitung
enthält.
PATENTANWALT DIPL-PHYS. LUTZ H. PRÜFER ■ D-8000 MÜNCHEN 90 · HARTHAUSER STR. 25d - TEU (0 89) 640 640
die Schaltvorrichtungen Vorrichtungen (10, 20, 30) enthalten, welche während einer Prüfphase ein Adreßsignal von
außen auf die Adreßsignalleitung geben und Daten von außen auf die Eingangssignal-Datenleitung geben und welche die
auf die Ausgangssignal-Datenleitung gegebenen Daten nach außen führen.
3. Ein Halbleiter-Speicherelement gemäß Anspruch 2, gekennzeichnet
durch
einen schreibkontrollbiterzeugenden Schaltkreis (2) zur Erzeugung von Schreibkontrollbits auf der Basis von
von außen eingegebenen Datenbits,
einen Schaltkreis, der eine Eingangsdaten-Schaltvorrichtung (20) enthält, welche die Vermittlung zwischen den von
außen eingegebenen Datenbits und den von dem schreibkontrollbit-erzeugenden Schaltkreis erzeugten Schreibkontroll-
' bits bewerkstelligt, wobei sie die ausgewählten Bits auf
die Eingangssignal-Datenleitung der Kontrollbit-Speicherzellenmatrix
gibt.
4. Ein Halbleiter-Speicherelement gemäß Anspruch 2, dadurch gekennzeichnet, daß
- die Schaltvorrichtung eine Ausgangsdaten-Schaltvorrichtung (30) enthält, welche die von der Kontrollbit-Speicherzellenmatrix
ausgegebenen Schreibkontrollbits nach außen führt.
5. Ein Halbleiter-Speicherelement gemäß Anspruch 2, gekennzeichnet
durch
- eine adressen-erzeugende Vorrichtung (9) zur Erzeugung eines zur Festlegung der Adresse der Kontrollbit-Speicherzellenmatrix
benutzten Adreßsignales, - eine Schaltvorrichtung, die eine Adressenvermittlungs-Vorrichtung
(10) enthält, welche die Vermittlung zwischen dem Adreßsignal von der adressen-erzeugenden Vorrichtung
und dem Adreßsignal von außen bewerkstelligt, wobei sie das ausgewählte Adreßsignal auf die Adreßsignalleitung
der Kontrollbit-Speicherzellenmatrix gibt.
6. Ein Halbleiter-Speicherelement mit einer auf dem Chip befindlichen
Fehlerkorrekturfunktion, gekennzeichnet durch eine schreibkontrollbit-erzeugende Vorrichtung (2) zur
Erzeugung von Schreibkontrollbits auf der Basis der eingegebenen Datenbits,
eine Eingangsdaten-Schaltvorrichtung (20), welche die Vermittlung
zwischen den von der schreibkontrollbit-erzeugenden Vorrichtung erzeugten Schreibkontrollbits und den eingegebenen
Datenbits bewerkstelligt, um dabei die ausgewählten Bits auszugeben,
- eine Datenbit-Speicherzellenmatrix (31), welche die eingegebenen
Datenbits speichert und die neuen Datenbits auf der Basis der gespeicherten Datenbits ausgibt,
- eine Kontrollbit-Speicherzellenmatrix (32), welche neue Kontrollbits auf der Basis der von der schreibkontrollbiterzeugenden
Vorrichtung erzeugten Schreibkontrollbits erzeugt ,
- eine adreßsignalerzeugende Vorrichtung (9), die Adreßsignale
erzeugt, welche zur Bestimmung der Datenbit-Speicherzellenmatrix (31) und der Kontrollbit-Speicherzellenmatrix
(32) benutzt werden,
eine Adressenvermittlungs-Vorrichtung (10), welche die
Vermittlung zwischen dem Adreßsignal von der adreßsignalerzeugenden Vorrichtung und dem Adreßsignal von außen bewerkstelligt,
wobei sie ein ausgewähltes Adreßsignal an die Datenbit-Speicherzellenmatrix (31) und an die Kontrollbit-Speicherzellenmatrix
(32) gibt, eine lesekontrollbiterzeugende Vorrichtung (4), welche Lesekontrollbits auf der Basis von neuen Datenbits von der
Datenbit-Speicherzellenmatrix erzeugt,
- einen syndromerzeugenden Schaltkreis (5), welcher das
Exklusiv-ODER der neuen Schreibkontrollbits von der Kontrollbit-Speicherzellenmatrix
und den von der lesekontrollbiterzeugenden Vorrichtung erzeugten Kontrollbits berechnet,
- eine datenkorrigierende Vorrichtung (7), welche die Daten, die in der Datenbit-Speicherzellenmatrix gespeichert sind,
auf der Basis des von der syndromerzeugenden Vorrichtung
erzeugten Syndroms korrigiert, und
eine Ausgangsdaten-Schaltvorrichtung, welche die Vermittlung zwischen den von der Kontrollbit-Speicherzellenmatrix
ausgegebenen Kontrollbits und dem Ausgang der datenkorrigierenden Vorrichtung (7) bewerkstelligt.
7. Ein Halbleiter-Speicherelement mit einer auf dem Chip befindlichen
Fehlerkorrekturfunktion, gekennzeichnet durch - eine schreibkontrollbiterzeugende Vorrichtung (2) zur Erzeugung
von Schreibkontrollbits auf der Basis der eingegebenen Datenbits,
eine Datenbit-Speicherzellenmatrix (31) zum Speichern der eingegebenen Datenbits und zum Ausgeben der neuen Datenbits
auf der Basis der gespeicherten Datenbits, eine Kontrollbit-Speicherzellenmatrix (32) zur Erzeugung
neuer Kontrollbits auf der Basis der von der schreibkontrollbiterzeugenden
Vorrichtung erzeugten Schreibkontrollbits j
- eine lesekontrollbiterzeugende Vorrichtung (4) zur Erzeugung von Lesekontrollbits auf der Basis neuer Datenbits
von der Datenbit-Speicherzellenmatrix, eine Kontrollbit-Schaltvorrichtung (90), die ein wahlweises
Vermitteln zwischen mindestens den von der schreibkontrollbiterzeugenden Vorrichtung erzeugten Schreibkontrollbits
und den von der Kontrollbit-Speicherzellenmatrix (32) erzeugten Schreibkontrollbits bewerkstelligt, und
eine Exklusiv-ODER-Betriebsvorrichtung (5), die das Exklusiv-ODER der zwei Klassen von von der Kontrollbit—Schaltvorrichtung
ausgegebenen Kontrollbits berechnet .
8. Ein Halbleiter-Speicherelement gemäß Anspruch 7, dadurch
gekennzeichnet, daß
- die Kontrollbit-Schaltvorrichtung eine Vorrichtung (6) enthält, die wahlweise zwei der drei Klassen von Bits,
die von der schreibkontrollbiterzeugenden Vorrichtung (2) erzeugten Schreibkontrollbits,
die von der Kontrollbit-Speicherzellenmatrix (32) erzeugten Schreibkontrollbits, und
die von der lesekontrollbiterzeugenden Vorrichtung er-
zeugten Lesekontrollbits
ausgibt.
ausgibt.
9. Ein Halbleiter-Speicherelement gemäß Anspruch 7, gekennzeichnet
durch
- eine Schreibkontrollbit-Speichervorrichtung (50), welche die von der schreibkontrollbiterzeugenden Vorrichtung erzeugten
Schreibkontrollbits speichert und sie zu der Kontrollbit-Schal tvorrichtung gibt.
10. Ein Halbleiter-Speicherelement gemäß Anspruch 7, gekennzeichnet
durch
- eine Eingangs-Schaltvorrichtung (10), die ein Vermitteln
zwischen den von der Datenbit-Speicherzellenmatrix ausgegebenen neuen Datenbits und virtuellen Datenbits bewerkstelligt,
um so die ausgewählten Bits zu der lesekontrollbiterzeugenden Vorrichtung zu geben.
11. Ein Halbleiter-Speicherelement gemäß Anspruch 10, dadurch gekennzeichnet, daß
die Eingangsschaltvorrichtung eine Vorrichtung (10) enthält, die eine Vermittlung zwischen den neuen Datenbits
und den virtuellen Datenbits bewerkstelligt.
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