DE3339264A1

DE3339264A1 - Impulswandler-schaltungsanordnung und impulswandler-verfahren

Info

Publication number: DE3339264A1
Application number: DE19833339264
Authority: DE
Inventors: Robin R. 97007 Aloha Oreg. Larson; David R. 97229 Portland Oreg. McCracken
Original assignee: Tektronix Inc
Current assignee: Credence Systems Corp
Priority date: 1982-10-28
Filing date: 1983-10-28
Publication date: 1984-05-10
Also published as: DE3339264C2; FR2535552B1; GB2129571A; GB8327367D0; US4507576A; GB2129571B; JPS59107283A; FR2535552A1; JPH0252993B2

Description

Beschreibung

Die vorliegende Erfindung betrifft eine Schaltungsanordnung sowie ein Verfahren zur Überführung eines ersten mit einer ersten Logikfamilie kompatibles Digitalsignal in ein zweites mit einer zweiten Logikfamilie kompatiblen Digitalsignals .

Die erfindungsgemäße Schaltungsanordnung sowie das erfindungsgemäße Verfahren dienen zum Testen von integrierten Schaltkreisen und insbesondere zur Ansteuerung von integrierten Schaltkreisen mit der Möglichkeit zur Erzeugung von Signalen, die mit der Logikfamilie des zu testenden integrierten Schaltkreises kompatibel sind.

Es ist eine Vielzahl von komplexen, integrierten Schaltkreisen unterschiedlicher Logikfamilien kommerziell erhältlich, wobei bestimmte Schaltkreise in ihrer Funktion auf gemischten Logikfamilien beruhen. Um einen komplexen integrierten Schaltkreis mit 128 Anschlußstiften (im folgenden Pins genannt) und möglicherweise noch mit einer größeren Anzahl von Pins zu testen, müssen alle Pins während des Tests richtig adressiert werden. Dabei ist eine vorherige Kenntnis der Eigenschaften des Signals erforderlich, das dem speziellen Pin als Eingangssignal zuzuführen ist. Weiterhin ist auch eine vorherige Kenntnis des gegebenenfalls vorhandenen Ausgangssignals erforderlich. Bei vielen komplexen integrierten Schaltkreisen werden die Pins doppelt ausgenutzt, da für die Anzahl von möglichen externen Pins eines integrierten Schaltkreises begrenzt ist. Für ein Testgerät von integrierten Schaltkreisen muß daher vorher bekannt sein, ob entsprechende Pins des zu testenden integrierten Schaltkreises lediglich einen Eingang oder Ausgang oder sowohl einen Eingang und Ausgang darstellen. Darüber hinaus kann jeder Pin eines integrierten Schaltkreises für zwei oder drei Signalpegel ausgelegt sein.

Bisher bekannte Testschaltungsanordnungen für integrierte Schaltkreise sind lediglich für den Test integrierter Schaltkreise einer einzigen Logikfamilie (beispielsweise TTL- oder ECL-Logik) ausgelegt. So bildet beispielsweise das Modell 3280 der Anmelderin eine Testschaltungsanordnung für integrierte ECL-Schaltkreise. Weiterhin sind die meisten gegenwärtig verfügbaren Anordnungen zur Testung von integrierten Schaltkreisen durch Computer gesteuert.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Treiberschaltungsanordnung für integrierte Schaltkreise mit einer kleinen übertragungsverzögerung vom Eingang zum Ausgang anzugeben, welche Signale mit Pegelübergangszeiten zu erzeugen vermag, die zur Anpassung an die schnellste IC-Logikfamilie (beispielsweise ECL-Logik) kurz genug sind, wobei jedoch zur Anpassung an langsamere integrierte Logikfamilien eine Verlangsamung der Pegelübergangszeit programmierbar ist. Dabei soll die Pegelamplitude derart programmierbar sein, daß eine Anpassung an die für die entsprechende integrierte Logikfamilie notwendigen Spannungspegel möglich ist und eine kleine Ausgangskapazität für einen besseren Test von Schaltkreisen mit drei Pegeln erzielbar ist.

Diese Aufgabe wird bei einer Schaltungsanordnung und einem Verfahren der eingangs genannten Art durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 bzw. des Patentanspruchs 12 gelöst. Die Erfindung sieht eine Schaltungsanordnung und ein Verfahren zur Überführung eines Digital-

QQ signals, das mit einer Logikfamilie kompatibel ist, in ein anderes Digitalsignal vor, daß mit einer anderen Logikfamilie kompatibel ist. Diese Funktion wird für das eine Digitalsignal bei gegebenen hohen und tiefen logischen Pegeln sowie positiven und negativen Steigungsbeträgen für

Q5 das andere Digitalsignal ausgeführt, welche durch andere Mittel vorgegeben sind.

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Erfindungsgemäß sind weiterhin Maßnahmen zur Sperrung der Umwandlung während einer weiteren vorgegebenen Periode vorgesehen. Während dieser Sperrperiode floatet die Ausgangsleitung. Mit anderen Worten ausgedrückt, handelt es sich bei dem anderen Digitalsignal um ein Signal mit drei Zuständen i

Ausgestaltungen sowohl hinsichtlich der erfindungsgemäßen Schaltungsanordnung als auch hinsichtlich des erfindungsgemäßen Verfahrens sind in entsprechenden Unteransprüchen gekennzeichnet.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert» Es zeigt:

Fig. 1 ein vereinfachtes Blockschaltbild einer computergesteuerten automatischen IC-Testschaltungsanordnung mit einem erfindungsgemäßen IC-Treiber;

Fig. 2 ein detaillierteres Blockschaltbild der automatischen IC-Testschaltungsanordnung nach Fig. 1;

Fig. 3 ein vereinfachtes Blockschaltbild einer bevorzugten Ausführungsform des erfindungsgemäßen IC-Treibers; und

Fig. 4 ein Schaltbild der in Fig. 3 als Blockschaltbild dargestellten Ausführungsform.

Unterschiedliche Logik-Schaltkreisfamilien erzeugen und empfangen Signale mit charakteristischen logischen Signalpegeln sowie logischen Anstiegs- und Abfallzeiten. Eine universelle logische Testschaltungsanordnung muß daher die Fähigkeit besitzen, diese Signalkomponenten so zu justieren, daß sie geeignet an den ausgewählten zu testenden integrierten Schaltkreis angepaßt sind. Da für jeden Pin des

zu testenden integrierten Schaltkreises ein Signal mit einer ausgewählten binären Datenfolge und ein Signal mit Eigenschaften für eine jeweils unterschiedliche Logikfamilie erforderlich sein kann, muß in der Testschaltungsanordnung eine individuell programmierbare Pin-Karte für jeden Pin des zu testenden integrierten Schaltkreises vorhanden sein. Jede dieser Karten muß auch empfangen und aussenden können, da viele IC-Pins sowohl Ausgangs- als auch Eingangs-Pins sind. Darüber hinaus muß die Signalverzögerung vom Eingang zum Ausgang jeder Pin-Karte minimal sein, um ein bestimmtes Maß an Signalflanken-Lagegenauigkeit aufrechtzuerhalten. Diesist speziell für die Wiederholbarkeit von Ergebnissen wichtig, da jeder Pin des zu testenden integrierten Schaltkreises im wesentlichen im gleichen Zeitpunkt aktiviert werden muß und da in Computer-IC's eine bestimmte Wechselwirkung zwischen den in die verschiedenen Pins eingespeisten Signalen vorhanden ist.

Um die für die Gesamtheit der zu testenden logischen Familien notwendige Geschwindigkeit mit der bevorzugten Ausführungsform der erfindungsgemäßen Schaltungsanordnung realisieren zu können, muß die Geschwindigkeit dieser Schaltungsanordnung wenigstens so schnell wie die schnellste zu testende logische Familie sein (die Geschwindigkeit bezieht sich dabei auf die kürzesten Anstiegs- und Abfallzeiten) . Da auf der Basis der gegenwärtigen Technologie die ECL-Familie die schnellste Logikfamilie ist, ist daher die Mehrzahl der Komponenten auf jeder Pin-Karte von dieser Familie.

Fig. 1 zeigt einen Testsystem-Computer 14, der mit einer Pin-Karte 12 in Verbindung steht, welche ihrerseits mit einem einzigen Pin einer zu testenden integrierten Schaltung 10 in Verbindung steht. Im vollständigen Testsystem adressiert der Computer 14 soviele Pin-Karten 12, wie Pins an der zu testenden integrierten Schaltung 10 vorhanden

sind.

Der Testsystem-Computer 14 enthält eine CPU 16, eine Zeichenverarbeitungsschaltung 18 sowie eine Zeittakteinheit Die Pin-Karte 12 enthält eine Treiber-Einteilungslogik 26, eine Sperr-Einteilungslogik 28, einen Treiber 30, einen Puffer 32, eine Vergleichsstufe 34 sowie eine Tast- und Haltestufe 36.

ig Der Testsystem-Computer 14 definiert das logische Muster sowie den Zeittakt der in jeden Pin der zu testenden integrierten Schaltung 10 einzuspeisenden Impulse, wobei die Pin-Karten 12 die geeigneten Impulse mit den geeigneten Eigenschaften erzeugen, die in den jeweiligen Pin der

■^5 zu testenden integrierten Schaltung 10 einzuspeisen sind, mit der die Karte in Verbindung steht. Im Computer 14 erfolgt dies unter Steuerung durch die CPU 16. Die Zeichenverarbeitungsschaltung 18 (beispielsweise der Typ 2952 der Anmelderin) kann die Testsignale algorithmisch oder aus

2Q vorgespeicherten Mustern für die notwendigen Logikfamilien-Formate sowie aus vorgespeicherten Pin-Signalanforderungen für zahlreiche integrierte Schaltungen erzeugen. Die Zeittakteinheit 20 (beispielsweise der Typ 2945 der Anmelderin) erzeugt die notwendigen Zeittaktsignale für jeden der Pins

2g der zu testenden integrierten Schaltung 10 in Kombination mit einem Festwertspeicher 24, in dem die Pin-Zeittaktinformation für zahlreiche integrierte Schaltkreise vorgespeichert ist ο

OQ Die Pinmuster- und Zeittaktinformation für den ausgewählten zu testenden integrierten Schaltkreis wird sodann in die Pin-Karte 12 eingespeist, welche den entsprechenden Pin der zu testenden integrierten Schaltung 10 adressiert. Die Treiber-Einteilungslogik 26 sowie die Sperr-Einteilungslogik 28 nehmen diese Signale auf. Das Ausgangssignal dieser Logikstufen wird sodann in den Treiber 3 0 eingespeist.

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Die Treiber-Einteilungslogik 26 synthetisiert die Impulse mit der geeigneten Zeittakt- und Musterinformation zur Einspeisung in den entsprechenden Pin der zu testenden integrierten Schaltung über den Treiber 30. Entsprechend synthetisiert die Sperr-Einteilungslogik 28 die Signale und deren Zeittakt zur Einspeisung in den Treiber 30, um dessen Ausgangsimpedanz im richtigen Zeitpunkt gegen unendlich gehen zu lassen (d.h., es wird vom Treiber 30 kein Signal in den zu testenden integrierten Schaltkreis

IQ eingespeist). Dies ist notwendig, wenn der zu testende integrierte Schaltkreis 10 ein Signal vom zu testenden Pin an die Pin-Karte 12 ausgibt. Es ist darauf hinzuweisen, daß der Treiber 30 entweder im Treiber-Betrieb oder im Sperr-Betrieb arbeitet. Er kann in beiden Betriebsarten nicht gleichzeitig arbeiten. Darüber hinaus braucht der Treiber 30 nicht in den Sperr-Betrieb geschaltet werden, wenn der adressierte Pin des zu testenden integrierten Schaltkreises 10 nicht gleichzeitig ein Eingangs- und Ausgangs-Pin ist.

Wenn der zu testende integrierte Schaltkreis 10 ein Signal an die Pin-Karte 12 ausgibt "(gesperrter Treiber 30), so wird dieses Signal über den Puffer 32 in die Vergleichsstufe 34 eingegeben. Dieses Signal wird sodann durch die Vergleichsstufe 3 4 mit dem erwarteten Ausgangssignal des zu testenden integrierten Schaltkreises 10 verglichen. Die Zeichenverarbeitungsschaltung 18 sowie die Zeittakteinheit 20 liefern die dem erwarteten Ausgangssignal entsprechende Information zur Vergleichsstufe 34. Wird ein Fehler festge-

OQ stellt, so wird für diesen Pin ein Fehlerkennzeichen gesetzt und zum Testsystem-Computer 14 übertragen. Ist kein Ausgangssignal an diesem Pin des zu testenden integrierten Schaltkreises 10 zu erwarten, so erhält der Testsystem-Computer 14 die Information, ein Fehlerkennzeichen von dieser Pin-Karte 12 zu ignorieren.

Fig. 2 zeigt den Computer 14 und die Pin-Karte 12 im einzelnen. Der Computer 14 enthält 12 Bit-Digital-Analog-Wandler 12 mit zugehörigen Puffern sowie 16 Bit-Digital-Analog-Wandler 50, die von der CPU 16 gesteuert werden.

Die Pin-Karte 12 ist hinsichtlich der Tast- und Haltestufe 3 6 sowie der Vergleichsstufe detaillierter dargestellt . Die Tast- und Haltestufe 36 enthält einen Hochpegel-Tast- und Haltekreis 38 sowie einen Tiefpegel-Tast- und Haltekreis 40. Die Vergleichsstufe 34 enthält einen Hochpegel-Vergleichskreis 42, einen Tiefpegel-Vergleichskreis 44, einen Vergleichs-Hochpegel-Tast- und Haltekreis 46 sowie einen Vergleichs-Tiefpegel-Tast- und Haltekreis 48.

Die Tast- und Haltekreise38 und 40 liefern unter Steuerung durch den 16 Bit-Digital-Analog-Wandler 50 logische Spannungswerte mit hohem bzw. tiefem Pegel zum Treiber 30, um eine Anpassung an die Amplitudenwerte der logischen Familie des zu testenden integrierten Schaltkreises 10 zu realisieren. Das Paar von 12 Bit-Digital-Analog-Wandlern 52 liefert die positive und negative Steigungsinformation für den Treiber 30, um eine Anpassung an die Anstiegs- und Abfallzeiten der Signale der logischen Familie des zu testenden integrierten Schaltkreises 10 und speziell an die Logikfamilien-Eigenschaften des speziellen Pins des durch die ausgewählte Pin-Karte 12 adressierten zu testenden integrierten Schaltkreises zu realisieren. Diese Werte werden" als Funktion eines Tastimpulses von der CPU 16 übertragen. Die Amplitude bzw. die logischen Spannungen des erwarteten Ausgangssignals vom zu testenden integrierten Schaltkreis 10 werden entsprechend unter Ausnutzung durch die Vergleichs-Hochpegel- und Tiefpegel-Tast- und Haltekreise 46 und 48 eingestellt.

Eine wesentliche Ausgestaltung ist der programmierbare Treiber 30, der im einzelnen in den Fig. 3 und 4 dargestellt ist

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Fig. 3 zeigt ein detailliertes Blockschaltbild des Treibers 30 mit Spannungs-Stromwandlern 62 und 64, Spannungsumsetzern 54, 56, 58 und 60, Steigungsstufen 66 und 72, Sperrtreiberstufen 68 und 70, einer Vorspann- und Unterbrechungsschaltung 74, Klemmstufen 76, 78, 80 und 82, Ausgangsstufen 84 und 94, Sperrabschlußstufen 86 und 92 sowie Sperrdioden 88 und 90.

Der Treiber 30 benötigt ein differentielles digitales Eingangssignal für jedes der Treiber- und Sperr-Signale bei Standard-ECL-Logikpegeln. Weiterhin sind Analogsignale erforderlich, welche die positiven und negativen Anstiegszeiten der Logikfamilie des zu testenden integrierten Schaltkreises 10 repräsentieren. Darüber hinaus ist ein Paar von Analogspannungen erforderlich, um die Logik-Spannungspegel der Logikfamilie des zu testenden integrierten Schaltkreises 10 einzustellen. Die differentiellen Treiber -Signale werden in die Spannungsumsetzer 54 und 56 eingespeist, welche einen differentiellen geschalteten Strom für die positive und die negative Steigungsstufe 66 bzw. 72 liefern.

Es sei angenommen, daß das Treiber-Signal sich auf seinem tiefen Pegel befand und das Sperr-Signal einen tiefen Pegel besitzt, so daß das Ausgangs-Signal einen tiefen Pegel mit einer Spannung von V"_L besitzt, wobei es sich um den programmierten logischen Ausgangswert mit tiefem Pegel handelt, der über die negative Klemmstufe 82 und die negative Ausgangsstufe 94 geführt wird. In diesem Zustand besitzt das Ausgangssignal der positiven Steigungsstufe 66 einen tiefen Strompegel und das Ausgangssignal der negativen Steigungsstufe 72 einen hohen Strompegel. Der größte Teil des Ausgangsstroms der Stufe 66 fließt über die Vorspann- und ünterbrechungsschaltung 74 von einem Knoten

3g I zu einem Knoten II. Der abgeglichene Wert dieses Stromes steuert die Basen von Transistoren der positiven Ausgangs-

stufe 84 an. Die negative Steigungsstufe 72 führt den Strom von der Stufe 66 sowie den Basisstrom der Transistoren von der negativen Ausgangsstufe 94 ab, wobei der abgeglichene Wert des Stromes mit hohem Pegel der Stufe 72 durch die Spannung V₃. über die negative Klemmstufe 82 geführt wird, wodurch die Spannung mit tiefem Pegel des Ausgangssignals erzeugt wird.

Es sei nun angenommen, daß das Treiber-Signal sich auf den hohen Pegel ändert. Das Ausgangssignal der negativen Steigungsstufe 72 schaltet dann auf einen Strom mit tiefem Pegel um, während die positive Steigungsstufe 66 auf einen Strom mit hohem Pegel umschaltet. Die Spannungen an den Knoten I und II beginnen gleichlaufend mit einem durch den Überschußstrom von der positiven Steigungsstufe 66 und der parasitären Gesamtkapazität der Schaltung und des Substrates an den Knoten I und II positiv zu werden. Dieser Vorgang setzt sich fort, bis die Spannung am Knoten I einen Wert V„ überschreitet, wobei dann die positive

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Klemmstufe 66 den Knoten I klemmt und den Spannungsausschlag der Knoten I und II stoppt, wodurch der hohe Spannungspegel des Ausgangssignals erzeugt wird.

Der Überschußstrom der Steigungsstufe 66 oder 62 sowie die parasitäre Kapazität legen den Übergang bzw. die Steigung der Knotenspannungen fest. Dieser Strom kann durch interne Schaltmittel in der Steigungsstufe 66 oder 72 zusammen mit der dem Stromwandler 62 oder 64 zugeführten Spannung reduziert werden, wodurch die Programmierung des positiven und negativen Steigungsbetrages möglich wird.

Es sei nun angenommen, daß das Sperr-Signal sich in seinem hohen logischen Pegel ändert. Die Treiber-Spannungsumsetzer 54 und 56 bewirken als Funktion dieses Sperr-Signals mit hohem Pegel, daß sowohl die positive als auch die negative

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Steigungsstufe 66 und 72 einen Zustand mit auf tiefem Pegel befindlichen Ausgangsstrom annehmen. Gleichzeitig bewirken die Sperr-Spannungsumsetzer 58 und 60, daß der Ausgangsstrom sowohl der negativen als auch der positiven Sperr-Treiberstufe 68 und 78 auf einen Strom mit hohem Pegel umschalten. Die negative Sperr-KlJmmstufe 78 klemmt den Knoten I auf die Spannung V_T. Entsprechend steuert die positive Sperrtreiberstufe 70 den Knoten II solange positiv an, bis die positive Sperrklemmstufe 80 den Knoten II auf die Spannung V„ klemmt. In diesem Zustand sind die

Sperrdioden 88 und 90 in Sperrichtung vorgespannt, so daß sie den Ausgang des Treibers 30 abschalten bzw. sperren.

Fig. 4 zeigt eine Realisierung des Treibers 30 gemäß Fig. 3, wobei die Schaltungsanordnung in Blöcke aufgeteilt ist, welche die gleichen Bezugszeichen wie die Blöcke nach Fig. 3 aufweisen. Die Schaltungsanordnung enthält zwei Funktionswege, den Treiberweg sowie den Sperrweg, wobei der erstgenannte Weg der primäre Weg ist.

Die differentiellen digitalen Treiber-Signale werden in die Spannungsumsetzer 54 und 56 eingespeist. Jeder Spannungsumsetzer 54 bzw. 56 wird durch einen Differenzverstärker gebildet, wobei das Treiber-Signal in die Basis eines Transistors Q2 bzw. Q12 des jeweiligen Umsetzers und das komplementäre Treiber-Signal in die Basis eines jeweils weiteren Transistors Q1 bzw. Q12 eingespeist wird. Die Spannungsumsetzer dienen zur Umsetzung der logischen Eingangs-Treiberpegel, welche auf ECL-Pegeln (-0,8 bis -1/6V) liegen, auf die gewünschten logischen Pegel der IC-Familie des zu testenden integrierten Schaltkreises 10 über die positive und negative Steigungsstufe 66 und 72. Die differentiellen Treibersignale steuern die Spannungsumsetzer 54 und 56 differentiell an. Im Spannungsumsetzer 54 sind Dioden CR1 und CR2 gegensinnig zwischen die Emitter der Transistoren Q1 und Q2 geschaltet. Diese

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^ Dioden bewirken, daß der Kollektorstrom des Transistors Q1 von etwa 1 xnA auf etwa 7 inA umschaltet. Wird das Treiber-Signal beispielsweise positiv, so schaltet der Transistor Q2 von 1 mA auf 7 mA um. Der umschaltende Transistor Q2 zieht die Basife eines Transistors Q5 in der positiven Steigungsstufe 66 nach unten. Die positive Steigungsstufe 66 enthält ebenfalls ein durch Transistoren Q4 und Q5 gebildetes Differenzverstärkerpaar. Wird die Basis des Transistors Q5 heruntergezogen, so führen die Transistoren Q4 und Q5 eine höhere Spannung, die mit dem Entspannungsausschlag der Schaltungsanordnung kompatibel ist. Wird der Transistor Q5 geringfügig nach unten gezogen, so wird der Transistor Q4 freigegeben, so daß eine große Stromumschaltung zwischen den Transistoren Q4 und Q5 erzeugt wird. Diese Stromum-

■j^ schaltung bedeutet, daß der Transistor Q5 mit einer maximalen Steigungsrate von etwa 25 mA Kollektorstrom arbeitet. Der Kollektorstrom des Transistors Q5 kann von einem Ruhestrom von 5 mA auf einen Wert von 30 mA bei hohem Pegel variieren. Arbeitet der Transistor Q5 mit hohem Pegel, so wird der Knoten I mit etwa 1 V pro Nanosekunde positiv, bis dessen Spannung die Spannung V„ um den Spannungsabfall einer Schottky-Diode CR8 in der positiven Sperrklemmstufe 76 übersteigt. Gleichzeitig wird der Knoten II durch die Vorspannungs- und Unterbrechungsschaltung 74 auf posi-

2g tives Potential gezogen, welche durch eine Serienschaltung von 5 mit CR40 bis CR41 bezeichnete Dioden gebildet wird.

Der durch die differentiellen digitalen Treiber-Signale angesteuerte zweite Spannungsumsetzer 56 enthält ebenfalls

gO einen durch Transistoren Q11 und Q12 gebildeten Differenzverstärker. Dieses Differenzverstärkerpaar arbeitet gegensinnig zum Differenzverstärkerpaar des Spannungsumsetzers 54. Wird beispielsweise das Treiber-Signal positiv, so schaltet der Transistor Q12 auf einen Kollaktorstrom von 1 mA und der Transistor Qi1 auf einen Kollektorstrom von 7 mA um. Ist dies der Fall, so wird ein Transistor Q15 der

negativen Steigungsstufe 72 auf einen Kollektorstrom von 5 mA geschaltet. Die negative Steigungsstufe 72 enthält ebenfalls einen Differenzverstärker mit Transistoren Q14 und Q15. Wenn der Transistor Q15 auf einen Strom mit tiefern Pegel schaltet, so schaltet der Transistor Q14 auf einen Kollektorstrom mit hohem Pegel. Die Umschaltung der Spannungsumsetzer 54 und 56 bewirken im Effekt, daß der Transistor Q5 auf einen hohen Kollektorstrom (30 mA) und der Transistor Q15 auf einen kleinen Kollektorstrom (5 mA) schaltet. Die Kollektoren der Transistoren Q5 und Ql5 ermöglichen damit, daß die Spannung an den Knoten I und II von einer Klemmung durch die negative Klemmstufe 82 auf V_T auf eine Klemmung durch die positive Klemmstufe 76 auf V„ umschalten. Eine Umschaltung der positiven und negativen Steigungsstufe 66 und 72 bewirkt, daß die Spannungen an den Knoten I und II sich gegenseitig aufgrund der Tatsache mitziehen, daß immer ein Strom von etwa 5 mA durch die Vorspannungs- und Unterbrechungsschaltung 74 fließt. Da diese Vorspannungs- und Unterbrechungsschaltung 74 eine Serienschaltung von Dioden enthält, wird zwischen den Knoten I und II eine Spannung von etwa 3,1V aufrechterhalten.

Wird der Transistor Q5 auf seinen Kollektorstrom mit hohem Pegel geschaltet, so wird die Spannung am Knoten I durch die Spannung V„ plus dem Spannungsabfall an der Diode CR8 der positiven Klemmstufe 76 festgelegt. Eine Diode CR18 der negativen Klemmstufe 82 ist unter diesen Bedingungen in Sperrichtung geschaltet. Wenn das Treiber-Signal und das komplementäre Treiber-Signal umschalten, so schalten

QQ auch die Transistoren Q5 und Q15 um, so daß der Knoten II über die leitende Diode CR18 auf etwa V_ gezogen wird,

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wobei der Knoten L auf 3,1V oberhalb der Spannung V_T ge-

Li

halten wird.

gg Die Differenz von 3,1V zwischen den Spannungen an den Knoten I und II ist notwendig, um die Ausgangsstufen 84 und 94 im Funktionszyklus des Treibers 3 0 im aktiven Bereich

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zu halten. An Widerständen R6A, B und C sowie an Widerständen R16A, B und C in den Sperrabschlußstufen 86 und 92 wird somit ein Spannungsabfall aufrechterhalten. In Transistoren Q6A, B undC bzw. Q16A, B und C der positiven Ausgangsstufe 84 bzw. der negativen Ausgangsstufe 94 wird somit ein Kollektorstrom von etwa 10 mA aufrechterhalten.

Die vom Treiber 30 zu liefernden Spannungen mit hohem und tiefem logischen Pegel werden durch die Tast- und Haltekreise 38 und 40 gemäß Fig. 2 im oben beschriebenen Sinne erzeugt. Der Treiber 30 bewirkt daher eine Einstellung der Pegel des Ausgangssignals auf vorgewählte Pegel.

Der Treiber 30 vermag weiterhin die Anstiegs- und Abfallzeiten bzw. die positiven und negativen Anstiegsbeträge des Ausgangssignals auf vorgegebene Werte einzustellen. Dies erfolgt durch die positive und die negative Anstiegsstufe 66 und 72. Der positive Anstiegsbetrag wird durch Steuerung des vom Knoten der gegeneinander geschalteten Dioden CR4 und CR5 zwischen den Emittern der Transistoren Q4 und Q5 der positiven Steigungsstufe 66 fließenden Stroms variiert. Der Strom, welcher den maximalen positiven Steigungsbetrag festlegt, wird durch Widerstände R5A und R5B auf einen Betrag festgelegt, der durch den Spannungsabfall an einer Zener-Diode Z1, den Spannungsabfall an der Basis-Emitterstrecke des Transistors Q5 und den Spannungsabfall an der Diode CR5 bestimmt ist. Besitzt die Zener-Diode Z1 eine Zener-Spannung von 5,6V, so beträgt die Spannung am Knoten zwischen den Dioden CR4 und CR5 typischerweise etwa 4,5V,

OQ wodurch sich ein Strom ergibt, der zur Realisierung einer Spannungsänderung an der parasitären Kapazität der Schaltungsanordnung an den Knoten I und II erforderlich ist. Aufgrund der Schaltungsauslegung, der Transistoren, der Dioden, usw. ergibt sich eine parasitäre Kapazität mit

_g5 einem Summenwert von etwa 25 pF. Bei einer Kopplung mit einem nicht abgeglichenen Strom von 25 mA wird daher ein

Steigungsbetrag von 1V pro Nanosekunden erzeugt.

Durch Programmierjng der Reduzierung des vom Knoten zwischen den Dioden CR4 und CR5 fließenden Stroms kann der Steigungsbetrag gesteuert werden.Ein kleinerer verfügbarer Strom zur Aufladung der parasitären Kapazität auf die gleiche Spannung führt zu einem geringeren Anstiegsbetrag (d.h., zu einer größeren Anstiegszeit). Der Strom von den Dioden CR4 und CR5 kann durch den Spannungs-Strom-Wandler 62 variiert werden, welcher einen Verstärker U1 und einen Feldeffekttransistor Q101 enthält. Der Verstärker U1 wird durch ein durch die 12 Bit-Digital-Analog-Wandler 52 des Testsystem-Computers 14 nach Fig. 2 geliefertes Analogsignal angesteuert. Die dem Verstärker U1

^g zugeführte Spannung liegt typischerweise in einem Bereich von 0 bis -10 V zur Erzeugung eines Stromes über den Feldeffekttransistor Q 101 von 0 bis 25 mA. Je mehr Strom über den Feldeffekttransistor Q 101 fließt, umso größer ist der Betrag des Stromes, der vom Knoten zwischen den

PQ Dioden CR4 und CR5 abgeführt wird, was zu einem geringeren in die Knoten I und II über den Transistor Q5 schaltbaren verfügbaren Strom führt, wodurch der positive Anstiegsbetrag gesteuert wird.

Der negative Anstiegsbetrag ist entsprechend über die negative Steigungsstufe 72 und den Spannungs-Strom-Wandler 64 steuerbar. Es ist jedoch darauf hinzuweisen, daß der positive und der negative Steigungsbetrag unabhängig voneinander steuerbar sind, wodurch es möglich wird, einen

oQ sehr kleinen positiven Steigungsbetrag in einem sehr großen negativen Steigungsbetrag oder jede andere Kombination zu realisieren, die zur Anpassung an die Eigenschaften des zu testenden integrierten Schaltkreises 10 notwendig ist.

gg Das zweite in den Treiber 30 eingespeiste differentielle digitale Eingangesignalpaar ist das Sperr-Signal. Diese Sig-

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nale werden in die Spannungsumsetzer 58 und 60 sowie in die Treibersignal-Spannungsumsetzer 54 und 56 eingespeist. Das Sperr-Signal ist ebenfalls ein Signal mit ECL-Pegel. Die Spannungsumsetζer 58 und 60 enthalten jeweils einen Differenzverstärker mit einem Transistorpaar Q21 und Q22 bzw. Q31 und Q32. Das Ausgangssignal des Spannungsumsetzers 58 wird in die negative Sperr-Treiberstufe 68 eingespeist, während das Ausgangssignal des Spannungsumsetzers 60 in die positive Sperr-Treiberstufe 70 eingespeist wird.

Die Sperr-Treiberstufen 68 und 70 enthalten ebenfalls Differenzverstärker mit Transistorpaaren Q24 und Q25 bzw. Q34 und Q35. Wenn das Sperr-Signal einen hohen Pegel annimmt, so wird der Transistor Q25 der negativen Sperr-Treiberstufe 68 als Punktion des Ausgangssignals des Spannungsumsetzers 58 auf einen Kollektorstrom mit hohem Pegel geschaltet. Als Funktion dessen wird die Spannung am Knoten I ins Negative gezogen, bis die eine Diode CR9 enthaltende negative Sperrklemmstufe 78 eingeschaltet wird. Dies führt dazu, daß der Knoten I auf die Spannung V_x heruntergeführt wird. Entsprechend bewirkt der Spannungsumsetzer 60, daß der Transistor Q35 der positiven Sperr-Treiberstufe 70 auf einen Kollektorstrom mit hohem Pegel umschaltet, wodurch der Knoten II auf die Spannung V„ heraufgezogen wird, wenn die eine Diode CR19 enthaltende positive Sperrklemmstufe 80 in Durchlaßrichtung vorgespannt wird. Dies führt dazu, daß die Vorspann- und Unterbrechungsschaltung 74 aktiviert wird, was zu einer Umkehr der Spannung an den Knoten I und II führt. Es ist an dieser Stelle darauf hinzuweisen, daß in diesem Zustand, in dem der Knoten II spannungsmäßig höher als der Knoten I liegt, zwischen den Knoten kein Spannungsunterschied von 3,1V mehr vorhanden ist. Diese Umkehr der Knotenspannung bewirkt, daß der Transistor Q6 bzw. der Transistor Q16 der positiven Ausgangsstufe 84 bzw. der negativen Ausgangsstufe 74 gesperrt werden. Mit anderen Worten ausgedrückt bedeutet dies, daß der Transistor Q16 gesperrt

wird, wenn die Spannung des Knotens II erhöht wird, und daß der Transistor Q6 gesperrt wird, wenn die Spannung des Knotens I vermindert wird, was zu einem floatenden Ausgangssignal des Treibers 30 im Sperrbetrieb führt.

Damit bleiben die Sperrdioden 88 und 90 in Form von Schottky-Dioden kleiner Kapazität an den Ausgang des Treibers 30 angeschaltet, was zu einer Ausgangsleitung mit sehr kleiner Kapazität im Sperrbetrieb führt.

Um eine negative Wechselwirkung der Treiberspannungsumsetzer 54 und 56 sowie deren zugehöriger Kreise zu vermeiden, sind in diesen Spannungsumsetζerη 54 und 56 die Sperrtransistoren Q3 und Q13 vorgesehen. Diese Transistoren Q 3 und Q13 werden durch das Sperr-Signal angesteuert, wobei diese Transistoren bei einem wahren Sperr-Signal derart wirksamgeschaltet werden, daß der Ausgangs-Kollektorstrom der Transistoren Q5 und Q15 der positiven und der negativen Steigungsstufe 66 und 72 einen Kollektorstrom von 5 mA führen, so daß die Knoten I und II invertieren können.

Ohne die Transistoren Q3 und Q13 würde einer der Transistoren Q5 oder Q15 einen hohen Kollektorstrom führen, während der andere einen kleinen Kollektorstrom führen würde, wodurch die Treiber- und Sperr-Signale gegeneinander wirken und einen großen Wärmeverlust in der Schaltungsanordnung hervorrufen würden. Die Transistoren Q5 und Q15 sind dabei niemals gleichzeitig mit den Transistoren Q25 und Q35 leitend bzw. gesperrt.

Claims

Patentanwälte Dipl.-Ing.H. ^sickmann, Djpl^Phys. Dr. K. Fincke

Dipl.-Ing. R A.Weickmann, Dipl.-Chem. B. Huber Dr.-Ing. H. LisKA,, Dipl.-Phys. Dr. J. Prechtel

8000 MÜNCHEN 86 POSTFACH 860820

MÖHLSTRASSE 22 TELERJN(O 89) 98 03 52 DXIIIA TELEX 522621

TELEGRAMM PATENTWEICKMANN MÖNCHEN

TektroniXjInc.

S.W. Griffith Drive, P.O. Box 500, Beaverton, Oregon 97077

V.St.A.

Impulswandler-Schaltungsanordnung und Impulswandler-Verfahren

Patentansprüche

\A\ Impulswandler-Schaltungsanordnung zur Umwandlung eines ersten Digitalsignals, das mit einer ersten logischen Familie mit vorgegebenen hohen und tiefen logischen Pegeln und positiven und negativen Steigungsbeträgen kompatibel ist, in ein zweites Digitalsignal, das mit einer zweiten logischen Familie mit zweiten vorgegebenen hohen und tiefen Pegeln und positiven und negativen Steigungsbeträgen kompatibel ist,
gekennzeichnet durch

eine erste Schaltung zur Aufnahme des ersten Digitalsignals sowie von Signalen, welche die vorgegebenen hohen und tiefen logischen Pegel sowie die positiven und negativen Steigungsbeträge aufnimmt, welche mit der zweiten logischen Familie kompatibel sind, eine erste Spannungsumsetzerschaltung zur kontinuierlichen Erfassung des logischen Pegels sowie von Pegelübergängen des ersten Digitalsignals,

eine Steigungsbetrag-Steuerschaltung zur Erzeugung von logischen Ubergangsbeträgen als Funktion der in den Über-

gangszeiten durch die Spannungsumsetzerschaltung erfaßten vorgegebenen positiven und negativen Steigungsbeträge repräsentierenden Signalen, eine erste Klemmschaltung zur Erzeugung der hohen und tiefen logischen Pegel des zweiten Digitalsignals als Funktion der die vorgegebenen hohen und tiefen logischen Pegel repräsentierenden Signale sowie der durch die Steigungsbetrag-Steuerschaltung erzeugten übergangsbeträge,

IQ und eine Ausgangsschaltung zur Erzeugung eines zusammengesetzten zweiten Digitalsignals.

• 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Spannungsumsetzerschaltung eine •^5 mit der ersten Logikfamilie kompatible erste Differenzverstärkerschaltung enthält.

3. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Steigungsbetrag-Steuerschaltung folgende Komponenten enthält:

Eine erste Spannungs-Stromwandlerschaltung, welche das den vorgegebenen positiven Steigungsbetrag repräsentierende Spannungssignal zur Erzeugung eines entsprechenden Stroms aufnimmt,

eine zweite Spannungs-Stromwandlerschaltung, welche das den vorgegebenen negativen Steigungsbetrag repräsentierende Spannungssignal zur Erzeugung eines entsprechenden Stroms aufnimmt,
eine vom Ausgangssignal der ersten Differenzverstärker-

₃Q schaltung angesteuerte zweite Differenzverstärkerschaltung zur Erzeugung einer Ausgangsstromänderung, bei welcher der Übergang des logischen Pegels von einem tiefen Pegel auf einen hohen Pegel den vorgegebenen positiven Steigungsbetrag annimmt,

oc und eine dritte vom Ausgangssignal der ersten Differenzverstärkerschaltung angesteuerte Differenzverstärker-

Schaltung zur Erzeugung einer Ausgangsstromänderung, bei welcher der Übergang des logischen Pegels vom hohen Pegel zum tiefen Pegel den vorgegebenen negativen Steigungsbetrag annimmt.
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4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Ausgang der zweiten Differenzverstärkerschaltung einen Knoten (I) und der Ausgang der dritten Differenzverstärkerschaltung einen Knoten (II) bildet, und daß die erste Klemmschaltung folgende Komponenten aufweist;

Einen an den Knoten (I) angekoppelten Klemmkreis, der das dem vorgegebenen hohen logischen Pegel entsprechende Signal aufnimmt„ um die Große der stationären Spannung am Knoten (I) auf den Wert des den vorgegebenen hohen logischen Pegel repräsentierenden Signals festzulegen,

und einen mit dem Knoten (II) verbundenen negativen Klemmkreis, der das den vorgegebenen tiefen logischen Pegel repräsentierende Signal aufnimmt, um die Größe der stationären Spannung am Knoten (II) auf den Wert des den vorgegebenen tiefen logischen Pegel repräsentierenden Signals festzulegen.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine an die Knoten (I und II) angekoppelte Transistorschaltung sowie eine an die Knoten (I und II) angekoppelte Vorspannschaltung zur Aufrechterhaltung einer konstanten Spannungstrennung zwischen den Knoten zwecks Vorspannung der Transistorschaltung in deren aktivem Bereich.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Vorspannschaltung eine vorgegebene Spannungsdifferenz zwischen den Knoten (I und II) aufrecht erhält, daß die zweite Differenzver-

Stärkerschaltung einen Strom mit hohem bzw. tiefem Pegel führt, wenn das erste Signal seinen hohen bzw. tiefen Pegel besitzt, und daß die dritte Differenzverstärkerschaltung einen Ausgangsstrom mit hohem bzw. tiefem Pegel führt, wenn das erste Digitalsignal seinen tiefen bzw. hohen logischen Pegel besitzt.

7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6,

dadurch gekennzeichnet, daß die positiven und negativen IQ Steigungsbeträge des zweiten Digitalsignals durch die Differenz zwischen den Ausgangsströmen des zweiten und dritten Differenzverstärkers und der parasitäten Kapazität der Schaltungsanordnung festgelegt sind.

_1{^ 8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die erste Schaltung ein Ausgangs-Sperrsignal aufnimmt und daß eine zweite Spannungsumsetzerschaltung zur Erfassung des Sperrsignals sowie zur Sperrung des zweiten Digitalsignals während dieser

2Q Periode vorgesehen ist.

9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die zweite Spannungsumsetzerschaltung folgende Komponenten aufweist:

nc Eine vierte Differenzverstärkerschaltung zur Erfassung der Sperrperiode des Sperrsignals, und eine zweite Klemmschaltung zur Sperrung des Ausgangssignals derart, daß die Ausgangsschaltung einen floatenden Ausgang bildet.

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10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die zweite Spannungsumsetzerschaltung die Sperrperiode des Sperrsignals erfaßt und das zweite Signal während dieser Periode durch Invertierung der Spannungen an den Knoten (I und II) sperrt.

S —

11. Schaltungsanordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die zweite Spannungsumsetzerschaltung folgende Komponente aufweist: Einen vierten zwischen die erste Schaltung und die Knoten (I und II) gekoppelten Differenzverstärker zur Erfassung der Sperrperiode sowie zur Invertierung der Spannungen an den Knoten (I und II) sowie eine zweite Klemmschaltung zur Sperrung des Ausgangs derart, daß die Ausgangsschaltung durch die Klemmung der Knoten (I und II) auf einen tiefen bzw. hohen logischen Pegel der zweiten Digitalfamilie einen floatenden Ausgang bildet.

12. Verfahren zur Umwandlung eines mit einer ersten Logikfamilie kompatiblen Digitalsignals in ein zweites mit einer zweiten logischen Familie kompatiblen Digitalsignals, das vorgegebene hohe und tiefe logische Pegel sowie vorgegebene positive und negative Steigungsbeträge aufweist,

dadurch gekennzeichnet, daß

der logische Pegel und die logischen Pegelübergänge des ersten Digitalsignals' kontinuierlich überwacht werden,
logische Übergangsbeträge entsprechend den vorgegebenen positiven und negativen Steigungsbeträgen in den erfaßten Pegelübergangszeiten des ersten Digitalsignals erzeugt werden,

die hohen und tiefen logischen Pegel des ersten Digitalsignals in die vorgegebenen hohen und tiefen logischen Pegel des zweiten Digitalsignals überführt v/erden und die vorgegebenen hohen und tiefen logischen Pegel zur Bildung des zweiten Digitalsignals mit dem entsprechenden Pegelübergangsbetrag aufeinander bezogen werden„

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß

die Übergangsbeträge des ersten Digitalsignals wenigstens so schnell wie die Übergangsbeträge des zweiten Digitalsignals sind.

14. Verfahren nach Anspruch 12 und/oder 13, dadurch gekennzeichnet, daß die Umwandlung als Funktion eines vorgegebenen Sperrsignals gesperrt wird.