DE3317295C2

DE3317295C2 - Logikschaltung mit wenigstens zwei Paaren von Eingangsklemmen

Info

Publication number: DE3317295C2
Application number: DE3317295A
Authority: DE
Inventors: Kiichiro Tokio/Tokyo Tamaru
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-05-13
Filing date: 1983-05-11
Publication date: 1986-08-28
Also published as: DE3317295A1; US4924117A; JPS58197920A

Abstract

Eine Logikschaltung besitzt zwei Paare von Eingangsklemmen (A, A; und B, BΔ), denen jeweils ein Paar von in der Phase entgegengesetzten Eingangssignalen zugeführt wird, und ein Paar von Ausgangsklemmen (C, CΔ), an denen ein Paar von Ausgangssignalen auftritt, die den logischen Zuständen der beiden Paare von Eingangssignalen entsprechen. Die Logikschaltung weist ferner einen Haltekreis (T ↓5 bis T ↓9) auf, der die Ausgangssignale im selben Logikzustand hält, wenn den Eingangsklemmen (A, AΔ, B, BΔ) ein Paar von phasengleichen Eingangssignalen zugeführt wird.

Description

Die Erfindung betrifft eine Logikschaltung mit wenigstens zwei Paaren von Eingangsklemmen gemäß dem Oberbegriff des Anspruchs 1.

Derartige Logikschaltungen können speziell in VLSI-Systemen Verwendung finden, und es wurden neuerdings sogenannte ECLs (emittergekoppelte Logik) in verschiedenen schnell arbeitenden Logikschaltungen eingesetzt. ECLs sind vom Grunde her Differenzverstärker, die mit sehr hohen Geschwindigkeiten arbeiten und sich zur Integration eignen.

Aus der US-PS 40 41 326 ist eine Exklusiv-ODER/ NOR-Schaltung bekannt, die mit hoher Geschwindigkeit zu arbeiten vermag und die aus drei Stufen aufgebaut sein kann, wobei jede Stufe aus einer Differenzverstärkerschaltung besteht.

Aus der US-PS 33 21 639 ist eine ähnliche logische Schaltung bekannt, die ebenfalls aus zwei Stufen besteht, welche nach Art einer Differenzverstärkerschaltung geschaltet sind.

Aus der US-PS 36 55 998 ist eine logische Torsteuerschaltung bekannt, die prinzipiell als Gegentaktschaltung aufgebaut ist, mehrere Differenzverstärkerschaltungen enthält und dazu dient, um Eingangssignale sowohl in ihrer normalen Form als auch in ihrer invertierten Form miteinander zu verketten.

Aus der DE-OS 27 27 139 ist ein Exklusiv-ODER-Verknüpfungsglied für hohe Schaltgeschwindigkeiten bekannt, welches mehrere Differenzverstärkerstufen enthält und dazu geeignet ist, um zwei Eingangssignale und deren komplementäre Signale in Form einer Exklusiv-ODER-Funktion miteinander zu verknüpfen.

Wenn phasengleiche Eingangssignale einer bisher üblichen Logikschaltung bzw. der eingangs genannten Gattung zugeführt werden, sind die Logikausgänge unbestimmt, und man erhält manchmal Ausgangssignale von entgegengesetzter Phase. In großen Logikschaltungen sind sehr viele derartige einzelne Logikkreise integriert, und wenn die große Logikschaltung einige Fehler aufweist, werden die Ausgangssignale mit entgegengesetzter Phase abgegeben. Dabei ergibt sich, daß es unmöglich ist, die inneren Fehler tatsächlich genau festzustellen und zu analysieren.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, eine Logikschaltung der angegebenen Gat-

tung derart zu verbessern, daß eine Überprüfung der Logikschaltung auf Fehler auf einfache und insbesondere sichere Weise durchgeführt werden kann.

Die Lösung dieser Aufgabe ergibt sich aus dem Kennzeichnungsteil des Anspruchs 1.

Die Logikschaltung wird somit erfindungsgemäß so ausgestaltet, daß eine Fehlersuche bzw. Feststellung von eventuell vorhandenen Fehlern innerhalb der Logikschaltung einfacher und insbesondere mit größerer Sicherheit vorgenommen werden kann.

Wenn folglich gemäß der Erfindung Eingangssignale in derselben Phasenbeziehung aufgenommen werden, werden Ausgangssignale in derselben Phasenbeziehung abgegeben. Wenn also eine Vielzahl derartiger Logikschaltungen in eine großräumige Logikschaltung integriert ist, werden die Eingangssignale in derselben Phasenbeziehung auf die Ausgangsklemme übertragen und treten dort auf, so daß durch Prüfen der Zustände der Ausgangssignale leicht und mit Sicherheit festgestellt werden kann, ob die ausgedehnte Logikschaltung irgendwelche Fehler aufweist.

Besonders vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Hinweis auf die Zeichnung näher erläutert. Es zeigt

F i g. 1 das Schaltbild einer bisher üblichen Logikschaltung,
Fig.2 das Schaltbild einer ersten Ausführungsform mit Merkmalen nach der Erfindung,

Fi g. 3 das Schaltbild einer zweiten Ausführungsform mit Merkmalen nach der Erfindung.

Zunächst wird anhand der Fi g. 1 kurz der Stand der Technik erläutert, um die Probleme deutlicher hervorzuheben. In Fig. 1 ist eine übliche ECL-NAND- oder UND-Schaltung dargestellt. Die Schaltung erhält einen Anschluß für positive Spannung V_cc und einen Anschluß für negative Spannung Ve/?. Ein erster Differenzverstär-

ker besteht aus einem Paar von Transistoren T\ und T₂, während ein zweiter Differenzverstärker ein Paar Transistoren Tj und Γ4 aufweist, die mit Widerständen R], R₂ und A3 zwischen den positiven und den negativen Anschluß gemäß V^ bzw. Vee gelegt sind.

Logische Eingangssignale, die zueinander in Gegenphase sind, werden einer ersten Eingarigsklemme A und einer zweiten Eingangsklemme Λ'der Logikschaltung zugeleitet In gleicher Weise werden einer dritten Eingangsklemme B und einer vierten Eingangs klemm .-■ B' logische Differentialeingangssignale zugeleitet. Die erste Eingangsklemme A ist mit der Basis des Transistors Γι, die zweite Eingangsklemme A' mit der Basis des Transistors T2, die dritte Eingangsklemme B mit der Basis des Transistors T3 und die vierte Eingangsklemme ß'mit der Basis des Transistors Ta verbunden. Die nachfolgende Tabelle 1 ist eine Verknüpfungstabelle für den Fall der NAN D-Operation der Logikschaltung.

Tabelle 1

Als nächstes wird die Schaltung in ihrer Arbeitsweise bei phasengleichen Eingangssignalen betrachtet.

A	A'	B	B'	C	C
1	0	1	0	0	1
1	0	0	1	1	0
0	1	1	0	1	0
0	1	0	1	1	0

Tabelle	2	A'	B	B'	C	σ
A	0	1	0	0	1
1		0	1	1	0
		1	1	0	0
		0	0	1	1
	1	1	0	1	0
0		0	1	1	0
		1	1	3	0
		0	0	1	1
	1	1	0	5	0
1		0	1	D	0
		1	1	3	0
		0	0		1
	0	1	0		1
0		0	1		1
		1	1		1
		0	0		i

Damit bei dieser Logikschaltung der normale Operationsvorgang abläuft, muß ein Paar von Signalen in Gegenphase gleichzeitig der ersten und zweiten Eingar.gsklemme A bzw. Λ'zugeführt werden, z. B. A — 1, A'=0. Gleiches gilt für die dritte und vierte Eingangsklemme B B'. Bei dieser Art Logikschaltung besteht die Schwierigkeit, daß die Ausgangssignale unbestimmt sind, wenn die Eingangssignale phasengleich sind.

Die in F i g. 2 gezeigte Logikschaltung unterscheidet sich von der bekannten nach F i g. 1 dadurch, daß ein Schaltungsteil, der als Haltekreis bezeichnet wird, aus den Transistoren Γ5 bis Tg hinzugefügt ist.

Die Transistoren Ts und Te stellen eine Parallelschaltung dar, die mit einer Ausgangsleitung, die zu einer ersten Ausgangsklemme C führt, verbunden ist. Gleiches gilt für die Transistoren Tj und Tg, die eine Parallelschaltung bilden, welche über einen Transistor T₉ mit einer Ausgangsleitung verbunden ist, welche zu einer zweiten Ausgangsklemme Cführt. Die Basen der Transistoren Ts und 7} sind mit der ersten Eingangsklemme A, die Basen der Transistoren Te und Tg mit eier zweiten Eingangsklemme Λ'und die Basis des Transistors Tg mit der dritten Eingangsklemme B verbunden.

Als nächstes wird anhand der Tabelle 2 die Funktionsweise des ersten Ausführungsbeispiels beschrieben. Wenn die normalen Eingangssignale, die zueinander in Gegenphase stehen, zugeführt werden, wird einer der Transistoren Γ5 oder Te bereits geschaltet, weil die Transistoren zueinander parallel liegen. Die Transistoren Τη und Ta liegen zueinander in Reihe, und der Transistor Tg ist mit der ersten Ausgangsklemme C verbunden, so daß entweder der Transistor Tj oder der Transistör Tg gesperrt ist. Als Folge davon werden zueinander in Gegenphase befindliche Ausgangssignale erzeugt. Das heißt, auf Eingangssignale hin, die in Gegenphase stehen, werden Ausgangssignale, die ebenfalls in Gegenphase stehen, hervorgebracht. Mit anderen Worten, bei Normalbetrieb arbeitet die erste Ausführungsform der Erfindung genauso wie die Logikschaltung bekannter Art gemäß Fig. 1.

(1) Wird ein Logikvvert »1« auf die erste und die zweite Eingangsklemme A, A' abgegeben, so sind die Transistoren Ti, T₂, T₅, T₆₁ T₇ und T₉ bereits geschaltet, so daß auf beiden Ausgangsklemmen C und C logische Werte »0« erscheinen mit Ausnahme, wenn an der dritten und vierten Ausgangsklemme B und B' ein logischer Wert »0« zugeführt wird. Wenn die Logikeingänge an der dritten und vierten Eingangsklemme B und B' »0« sind, erscheinen an den Ausgangsklemmen C und C die Logikwerte »1«.

(2) Werden den Eingangsklemmen A und A' Logikwerte »0« zugeführt, so werden die Transistoren Γι, T₂, Ts, Te, Tj und Tg gesperrt, so daß von den Ausgangsklemmen Cund C'Ausgangslogikwerte »1« aufgenommen werden können, gleichgültig welche Eingangswerte der dritten und vierten Eingangsklemme B und B' zugeführt werden. Dies hängt damit zusammen, daß die Transistoren T], T2, Ts, Te, Tj, Ts und 79 in Reihe zu den Transistoren Ti und Ta liegen.

(3) Weitere Beziehungen zwischen den Eingängen und Ausgängen sind in Tabelle 2 dargestellt. Wenn die der ersten und zweiten Eingangsklemme A und A' zugeführten Eingangssignale oder die der dritten und vierten Eingangsklemme ßund 5'zugeführten Eingangssignale phasengleich sind, erscheinen an den Ausgangsklemmen C und C" phasengleiche Ausgangssignale.

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Eine zweite Ausführungsform ist in der F i g. 3 dargestellt. Sie unterscheidet sich von der ersten Ausführungsform nach F i g. 2 dadurch, daß MOS-Transistoren zum Einsatz kommen und daß anstelle der Lastwiderstände R] und R₂ die MOS-Transistoren T₁₀ und T_n verwendet sind. Die Funktionsweise des zweiten Ausführungsbeispiels läßt sich leicht aus der Beschreibung des ersten verstehen, so daß hier keine nähere Erläuterung vorgenommen wird.

D'e Erfindung ist bisher anhand eines NAND/UND-Gates beschrieben worden. Der Fachmann wird aber verstehen, daß ein NOR/ODER-Gate vorliegt, wenn an die Stelle der ersten und zweiten Eingangsklemme A. A' die dritte und vierte Eingangsklemme B, B' tritt, wäh-

rend die dritte und vierte Eingangsklemme B, B' gegen die erste und zweite Eingangsklemme A, A'vertauscht wird. Auch ist ein Austausch der in der Beschreibung erwähnten NPN-Transistoren durch PNP-Transistoren möglich, ohne daß vom Gedanken der Erfindung abgewichen wird.

Wenn bei der Erfindung den Eingangsklemmen phasengleiche Signale zugeführt werden, treten auch an den Ausgangsklemmen phasengleiche Signale auf. Es kann deshalb das Versagen sehr großer integrierter Logik-Schaltungen mit einer Vielzahl diskreter Komponenten leicht dadurch überprüft werden, daß die Signale an den Ausgangsklemmen geprüft werden. Um VLSI-Systeme bisher prüfen zu können, wurde ein Eingangssignal, das zu einem Ausgangssignal führt, welches sich von dem von einem normalen VLSI-System abgegebenen Ausgangssignal unterscheidet, zugeführt. Eine solche Prüfmethode ist deswegen nicht günstig, weil die Schaltungen dadurch größer werden und weil es schwierig ist, derartige Eingangssignale für die Prüfung zu erzeugen.

Hierzu 1 Blatt Zeichnungen

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Claims

Patentansprüche:

1. Logikschaltung mit wenigstens zwei Paaren von Eingangsklemmen, denen während des normalen Betriebes der Logikschaltung in Gegenphase stehende Eingangssignale zugeführt werden, mit zwei Ausgangsklemmen für die Bereitstellung logischer Ausgangsssignale, die den Logikzuständen der Eingangssignale entsprechen, wobei die Logikschaltung einen ersten Transistor und einen zweiten Transistor umfaßt, die zueinander parallel liegen und deren Emitter zusammengeschaltet sind und deren ein erstes Paar von Eingangssignalen zugeführt wird, ferner einer, dritten und einen vierten Transistor umfaßt, die zueinander parallel geschaltet sind, deren Emitter miteinander verbunden sind und denen ein zweites Paar von Eingangssignalen zuführbar ist, wobei der dritte Transistor mit dem ersten beziehungsweise zweiten Transistor in Reihe liegt und wobei die erste Ausgangsklemme und die zweite Ausgangsklemme mit den jeweiligen Kollektoren des ersten bzw. zweiten Transistors verbunden ist, dadurch gekennzeichnet, daß eine Halteschaltung (T₅- T₉) zwischen den Kollektor des vierten Transistors (Ta) und die Ausgangsklemmen (C, C) geschaltet ist, die einen ersten Schaltungsabschnitt mit einem fünften Transistor (Ts) und einen sechsten Transistor (Te) aufweist, die zueinander parallel liegen, deren Emitter zusammengeschaltet sind und denen das erste Eingangssignalpaar zugeführt wird und die zwischen die zweite Ausgangsklemme (C) und den vierten Transistor (Ti) geschaltet sind, und einen zweiten Schaltungsabschnitt mit einem siebten Transistor (Tf) und einem neunten Transistor (Tg) aufweist, wobei diese Transistoren (Tj, Tg) zwischen der ersten Ausgangsklemme (C) und dem vierten Transistor (T4) in Reihe liegen und das erste Signalpaar empfangen, während ein achter Transistor (Ts) dem siebten Transistor (Tf) parallel geschaltet ist und ein Eingangssignal des zweiten Eingangssignalpaares empfängt.

2. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß alle Transistoren (Ti — Tg) aus MOS-Transistoren gebildet sind.

3. Logikschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Lastwiderstände von erstem und zweitem MOS-Transistor (Ti, Tf) aus MOS-Transistoren (Tio, 711) gebildet sind.