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DE3229203A1 - Halbleiterbauelement und verfahren zu dessen herstellung - Google Patents

Halbleiterbauelement und verfahren zu dessen herstellung

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DE3229203A1
DE3229203A1 DE19823229203 DE3229203A DE3229203A1 DE 3229203 A1 DE3229203 A1 DE 3229203A1 DE 19823229203 DE19823229203 DE 19823229203 DE 3229203 A DE3229203 A DE 3229203A DE 3229203 A1 DE3229203 A1 DE 3229203A1
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recess
component according
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DE19823229203
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Max Dr.Rer.Nat. 7900 Ulm Kuisl
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Licentia Patent Verwaltungs GmbH
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Licentia Patent Verwaltungs GmbH
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Publication date
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Abstract

Die anaerobe Aufbereitung bzw. Reinigung furfurolhaltiger Abwässer und insbesondere des Brüdenkondensats der Sulfitablaugeneindickung bei der Zellstoffabrikation in Abwesenheit von sulfatreduzierenden und methanogenen Bakterien kann gemäß der Erfindung durch Zusatz furfurolabbauender Bakterien ohne weiteres gestartet und gesteuert werden. Solche furfurolabbauenden Bakterien wurden ausgehend von einer Quelle für anaerobe Bakterien wie Moor, Sumpf oder insbesondere Klärschlamm unter Zwischenanreicherung in kontinuierlicher Flüssigkultur unter Zufütterung furfurolhaltiger Lösung durch eine spezielle Selektionstechnik erreicht, bei der die Bakterien (in unterschiedlichen Konzentrationen) in Agar fixiert werden, der mit einer verdünnten Lösung von Furfurol überschichtet wird, das als einzige Kohlenstoffquelle dient und beim Eindiffundieren in den Agar einen Konzentrationsgradienten ausbildet, innerhalb dessen auf alle Fälle ein für die Bakterien verträglicher Konzentrationsbereich vorhanden ist. Auf diese Weise wurden diskusförmige, beigefarbene Einzelkolonien von furfurolabbauenden Bakterien erhalten, die stark beweglich sind, leicht S-förmig gebogene Stäbchen mit Geißel darstellen und morphologisch dem Desulfovibrio gigas ähnlich sind.

Description

  • Beschreibung
  • "Halbleiterbauelement und Verfahren zu dessen Herstellung" Die Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung nach den Oberbegriffen der Patentansprüche 1 und 13.
  • Halbleiterbauelemente und integrierte Schaltungen werden heute hauptsächlich nach der sogenannten Planartechnik gefertigt. Das bedeutet, daß mehrere elektrische Bauelemente und/oder sogar vollständige Schaltungen, im folgenden kurz IC genannt, auf einem Halbleitergrundkörper dem Substrat gleichzeitig hergestellt werden. Dabei wird die plane Oberfläche des Substrates verschiedenen technologischen Verfahrensschritten unterworfen. Nach dem Trennen der einzelnen Halbleiterbauelemente (Chips) werden diese auf einem Träger aufgelötet. Damit wird eine Wärmeabfuhr gewährleistet und ein elektrischer Kontakt zwischen dem Substrat und dem Träger hergestellt. Weitere elektrische Verbindungen von dem Träger zu den auf der Oberseite des Substrates angebrachten Kontaktierungsflächen (~Pads") werden durch ein sogenanntes "Bondverfahren" hergestellt.
  • Diese Art der Kontaktierung ist eine zuverlässige, schnelle und flexible Verfahrenstechnik. Bei neuartigen Schaltungen erreicht jedoch diese Kontaktierungstechnologie ihre Grenze. Die derzeitig gefertigten Schaltungen enthalten eine zunehmende Zahl von elektrischen Anschlüssen.
  • Derzeitiger Stand der Technik sind ungefähr fünfzig Anschlüsse je Chip, zukünftig werden jedoch bis zu 200 Anschlüssen je Chip notwendig. Bei einer derartig hohen Anzahl von Kontaktierungsflächen (Pads) nehmen diese einen großen Teil der zur Verfügung stehenden Chipflächen ein.
  • Es ist naheliegend, die Pads zu verkleinern. Dieses stellt jedoch wiederum erhöhte Anforderungen, z.B. bezüglich der Genauigkeit, an die Bondtechnik. Da die einzelnen Pads eines Chips nur zeitlich nacheinander gebondet werden können, erfordert ein derartiger Arbeitsablauf einen hohen Zeitaufwand für die Kontaktierung eines Chips, der dadurch mit hohen Herstellungskosten belastet ist. Daher zielen mehrere neue Techniken darauf ab, sämtliche Anschlüsse gleichzeitig herzustellen (Flip-chip-Technik, Tape automated bonding). In diesen Fällen muß auf den Kontaktierungs flächen des Halbleiterbauelements bereits ein elektrisch leitendes Verbindungsglied vorhanden sein, z.B. lötbare, halbkugelförmige Erhebungen. Bei der Flip-chip-Technik werden diese Chips direkt in eine Leiterplatte eingelötet.
  • Diese wird hauptsächlich für den Aufbau von Großgeräten eingesetzt. Beim Tape automated bonding (TAB) werden zunächst gleichzeitig alle inneren elektrischen Anschlüsse des Halbleiterbauelementes hergestellt, dann alle äußeren, z.B. zu dem Träger. Als Bindeglied wird ein entsprechend geometrisch geformtes, elektrisch leitendes Band verwendet.
  • Die bei der Bondtechnik verwendeten Bonddrähte sowie die Kontaktierungsflächen sind zunächst ungeschützt gegen Beschädigungen. Es bedarf daher eines isolierenden Vergusses oder einer Verkapselung, damit das Halbleiterbauelement und dessen Zuleitungen nicht beschädigt werden können. In einigen Anwendungsfällen ist der Aufbau eines IC's in einem Gehäuse nicht erwünscht, sondern der direkte Einbau in einer Schaltung erforderlich, z.B. bei der Flip-chip-Technik. Um störende Wechselwirkungen zwischen dem Halbleiterbauelement und der Vergußmasse oder, im Falle freiliegender Chips, mit der Umgebung zu verhindern, müssen umfangreiche Passivierungsvorkehrungen getroffen werden. Bei allen bekannten Kontaktierverfahren liegen die Anschlußstellen am Rande des Chips, damit eine geradlinige Verbindung zu den äußeren Kontakten möglich ist. Dadurch sind die Möglichkeiten beim sogenannten Layout einer Schaltung in nachteiliger Weise eingeschränkt.
  • Aufgabe der Erfindung ist es, ein gattungsgemäßes Halbleiterbauelement und ein Verfahren zu dessen Herstellung dahingehend zu verbessern, daß eine kostengünstige und zeitsparende elektrische Kontaktierung von möglichst vielen Kontaktierungsflächen möglich ist, daß die Kontaktierung an nahezu beliebigen Orten des Halbleiterbauelements möglich ist und daß ein derartiges Halbleiterbauelement gegen störende Umwelteinflüsse nahezu unempfindlich wird.
  • Diese Aufgabe wird gelöst durch die kennzeichnenden Merkmale der Patentansprüche 1 und 13.
  • Ausgestaltungen und Weiterbildungen der Erfindung sind den Unteransprüchen entnehmbar.
  • Ein Vorteil der Erfindung besteht darin, daß insbesondere bei einem hochintegrierten Halbleiterbauelement, z.B.
  • einer I2L-Schaltung, kurze innere Leiterbahnen möglich sind, die zu Kontaktierungsflächen führen. Dadurch wird auf dem Halbleiterchip das sogenannte Layout vereinfacht und es wird Substratoberfläche frei, so daß die Packungsdichte von Transistoren und/oder Dioden erhöht werden kann.
  • Die Erfindung wird im folgenden anhand eines Ausführungsbeispieles unter Bezugnahme auf schematische Zeichnungen näher erläutert.
  • Die Figuren 1 bis 7 zeigen schematisch zeitlich aufeinander folgende Verfahrens schritte zur Herstellung eines beispielhaften Halbleiterbauelementes.
  • Die Figuren zeigen die beispielhafte Herstellung eines M0S-Transistors. Die Erfindung ist jedoch nicht auf die damit verbundene MOS-Technologie beschränkt, sondern durch einen Analogieschluß auf andere Halbleitertechnologien 9 anwendbar, z.B. CMOS, Bipolar- sowie I L-Technologie.
  • Die Erfindung beruht darauf, daß einige in der Halbleitertechnologie geläufige Verfahrensschritte derart kombiniert werden1 daß sich eine überraschend wirtschaftliche und kostengünstige Lösung der Aufgabe ergibt.
  • In dieser Patentanmeldung wird zwischen der Oberseite und der Unterseite eines scheiben- oder plattenförmigen Substrates unterschieden. Mit Oberseite wird bei dem Substrat die Fläche bezeichnet, auf der die für Transistoren und/-oder Dioden wesentliche Schichtenfolge aufgebracht ist.
  • Diese Schichtenfolge enthält beispielsweise eine Source-, Drain-, Gate- und eine Gateoxidschicht. Die der Oberseite gegenüberliegende Fläche des Substrates wird Unterseite genannt.
  • FIG. 1 zeigt einen n-Kanal MOS-Feldeffekttransistor mit einem poly-Silicium-Gate bereits im Fertigungsstadium nach dem Ätzen von Kontaktfenstern. Auf der Oberseite eines n-leitenden Substrates 1 aus monokristallinem Silizium, dessen kristallographische (100)-Richtung von der Unterseite zur Oberseite zeigt und senkrecht auf diesen Flächen steht, sind eine Drainzone 2 und eine Sourcezone 3 durch ein Dotierungsverfahren in n-leitende Siliziumbereiche umgewandelt. Das Gateoxid 4, das aus SiO2 besteht, ist durch eine Gateelektrode 5 abgedeckt, die aus poly-Silizium besteht. Nicht benötigte Oberseitenbereiche sind mit einem sogenannten Feldoxid 6 abgedeckt, das aus SiO2 besteht. Auf diesen Schichten ist ganzflächig ein Zwischenoxid 7 aufgebracht, in das erste Kontaktfenster 8 geätzt sind, die zur elektrischen Kontaktierung der Source-, Drainund Gatezonen dienen. Die gestrichelte Linie stellt die Abgrenzung zwischen Feldoxid 6 und Zwischenoxid 7 dar. In einem Bereich, in dem üblicherweise die Kontaktflächen ("Metall-Pads") angeordnet sind, ist in die Schicht aus Feld- und Zwischenoxid weiterhin min- destens ein zweites Kontaktfenster 9 geätzt, das den darunter liegenden Bereich des Substrates 1 freilegt.
  • Diese zweite Kontaktfenster 9 ist neu gegenüber der bisher üblichen Technologie und ist ein wichtiger Ausgangspunkt für die weiteren Verfahrensschritte. Bei alternativen Herstellungsverfahren wird der äquivalente Verfahrensschritt herausgegriffen. Die bisher beschriebene Schichtenfolge wird in weiteren Verfahrensschritten mit weiteren Schichten abgedeckt gemäß den Figuren 2 bis 7. Zu einer übersichtlichen Darstellung sind in diesen Figuren Bezugszeichen lediglich an den Figurenteilen angebracht, die zur jeweiligen Erläuterung nötig sind, die übrigen Figurenteile haben die entsprechenden Bezugszeichen der vorangegangenen Figur(en).
  • Gemäß FIG. 2 werden nun die auf der Oberseite angebrachte Schichtenfolge und die Unterseite des Substrates mit einer ersten Passivierungsschicht 10 überzogen, die beispielsweise aus Si3N4 besteht und nach einem sogenannten Lowpressure-chemical-vapour-deposition-Verfahren (LPCVD-Verfahren) hergestellt wurde. Die erste Passivierungsschicht 10 dient als Schutzschicht gegen diffundierende Ionen aus nachfolgend aufgebrachte Schichten. Im Bereich der ersten Kontaktfenster 8 wird z.B. durch Ätzen die erste Passivierungsschicht 10 entfernt, während diese im Bereich des zweiten Kontaktfensters 9 und auf der Unterseite des Substrates 1 erhalten bleibt.
  • Gemäß FIG. 3 wird nun auf der Oberseite ganzflächig eine elektrisch leitende Schicht 11 abgeschieden und diese derart struktuiert, daß elektrische Leiterbahnen entstehen. Dadurch werden beispielsweise die Source-, Drain- und Gatezonen elektrisch kontaktiert. Besonders vorteilhaft ist es, als leitende Schicht 11 ein gegenüber dem Substrat hochschmelzendes Metall oder Metallegierung zu verwenden, z.B. Wolfram (W), Molybdän (Mo), Tantal (Ta) oder Titan (Ti). Bei diesen Metallen ist die leitende Schicht 11 durch Aufdampfen oder ein Chemical-vapor-deposition (CVD)-Verfahren herstellbar. Die Strukturierung, z.B.
  • Leiterbahnherstellung, erfolgt mit Hilfe geläufiger Verfahren, z.B. dem sogenannten lift-off-Verfahren.
  • Gemäß FIG. 4 wird auf die leitende Schicht 11 eine zweite Passivierungsschicht 12 aufgebracht, die wahlweise durch eine Schutz- und/oder Stabilisierungsschicht 13, z.B. aus polykristallinem Silizium, überdeckt wird.
  • Der erwähnte Vorteil der hochschmelzenden Metalle für die leitende Schicht 11 besteht insbesondere darin, daß die zweite Passivierungsschicht 12 aus einem der Materialien CVD-SiO2 oder Plasma-Si 3N4 oder sogar aus CVD-Si3N4 herstellbar ist. Denn CVD-Si3No besitzt in vorteilhafter Weise sehr gute Passivierungseigenschaften. Wird die zweite Passivierungsschicht allseitig aufgebracht, so wird dadurch die auf der Unterseite des Substrates 1 vorhandene erste Passivierungsschicht 10 verstärkt und/oder vervollständigt, so daß beispielsweise vorhandene poröse Stellen überdeckt werden. Die Schutz- und/oder Stabilisierungsschicht 13 dient für die darunter liegenden Schichten als mechanischer Schutz und/oder als Abschirmung (elektrisch und/oder magnetisch) und/oder als Wärmeleitschicht für eine nicht dargestellte Wärmesenke. Die erwähnten Schichten sind lediglich ein Beispiel einer möglichen Schichtfolge, die als derzeit in der Halbleitertechnik verwendete Schichten naheliegend und daher kostengünstig sind. Es ist weiterhin möglich, die genannten Schichten durch gleichwertige mit ähnlichen Eigenschaften zu ersetzen. Die bisher beschriebenen Verfahrensschritte ermöglichen die Anwendung hoher Temperaturen, so daß für die beschriebene Schichtenfolge eine gegenüber dem Stand der Technik wesentlich erweiterte Anzahl von Materialien anwendbar ist.
  • Wie FIG. 4 zeigt, ist nun die gesamte Oberseite mit der zweiten Passivierungsschicht 12 und/oder der Schutz-und/oder Stabilisierungsschicht 13 vollständig abgedeckt.
  • Dies ist ein wesentlicher Unterschied zum Stande der Technik, bei dem auch nach Passivierungsschritten die Anschlußpads auf der Oberseite offen liegen und daher insbesondere durch eine Korrosion zerstörbar sind.
  • Eine elektrische Kontaktierung einer der erwähnten Schichten, insbesondere der leitfähigen Schicht 11, erfolgt von der Unterseite des Substrates 1, Dazu wird, gemäß FIG. 5, beispielsweise im Bereich des zweiten Kontaktfensters 9 (FIG. 1) auf die auf der Unterseite befindliche erste Passivierungsschicht 10 eine nicht dargestellte Ätzmaske angebracht, die im wesentlichen aus einer geläufigen Padfenstermaske besteht und eine beispielhafte quadratische Öffnung mit einer Seitenlänge von 500 um aufweist.
  • Diese Ätzmaske sowie eine nachfolgend angewandte anisotrop wirkende Ätzlösung, die z.B. Kaliumhydroxyd (KOH) enthält, bewirken, daß in das aus einkristallinem Silizium bestehende Substrat 1 eine pyramidenförmige Ausnehmung 14 geätzt wird, deren Boden 15 die erste Passivierungsschicht 10 berührt, die ein Weiterätzen verhindert (Ätzstop).
  • Diese anisotrope Ätzung besitzt bei Silizium in (100)- Richtung die größte Ätzgeschwindigkeit. Durch entsprechende Wahl der Verfahrensparameter, z.B. der Dicke des Substrates und/oder der Ätztemperatur, wird erreicht, daß der Bolzen 15 eine wesentlich kleinere Fläche besitzt als die Öffnung der Ätzmaske. Es ist beispielsweise erreichbar, daß der Boden 15 eine Seitenlänge von 10 um besitzt. Es ist daher vorteilhafterweise möglich, die elektrisch zu kontaktierende leitfähige Schicht 11 im Bereich des zweiten Kontaktfensters 9 (FIG. 1) ebenfalls entsprechend zu verkleinern. Durch diese Maßnahme wird insbesondere die durch Leiterbahnen bedeckte Fläche auf dem Substrat we sentlich verringert, so daß insbesondere für Transistoren und/oder Dioden ein wesentlich vergrößerter Flächenanteil erreicht wird, so daß deren sogenannte Packungsdichte sich ebenfalls vergrößert. Ist die Ätzlösung derart gewählt, daß die leitende Schicht 11 im wesentlichen nicht angeätzt wird, so ist zumindest im Bereich des zweiten Kontaktfensters ein Verzicht auf die erste Passivierungsschicht 10 möglich. Da die Ätzlösung in unerwünschter Weise auch die Schutz- und/oder Stabilisierungsschicht 13 angreift, muß diese geschützt werden, z.B. durch eine Bor-Dotierung des poly-Siliziums und/oder eine weitere Si3N4-Schicht.
  • Da bei diesem Ausführungsbeispiel lediglich eine elektrische Kontaktierung der leitenden Schicht 11 beabsichtigt ist und eine Kontaktierung des Substrates 1 vermieden werden soll, ist es erforderlich, zumindest die Seitenwände (Flanken) der Ausnehmung 14 elektrisch zu isolieren.
  • Gemäß FIG. 6 wird dazu eine Isolationsschicht 16 aufgebracht, die außerdem die erste Passivierungsschicht 10 überdeckt. Die Isolationsschicht 16 besteht beispielsweise aus SiO2, das durch eine thermische Oxidation gebildet wird. Dabei bildet die auf der Oberseite des Substrates angeordnete erste Passivierungsschicht 10 zumindest im Bereich des zweiten Kontaktfensters 9 einen Oxidationsschutz für die leitende Schicht 11. Die thermische Oxidation ist möglich, weil die leitende Schicht 11 einen hohen Schmelzpunkt aufweist, so daß insbesondere die erzeugten elektrischen Leiterbahnen nicht zerstört werden. Im Bereich des Bodens 15 der Ausnehmung 14 wird nun vorhandenes SiCi2 sowie das Si3N4 der ersten Passivierungsschicht 10 durch Ätzen entfernt, so daß die leitfähige Schicht 11 im Bereich des Bodensl5 unmittelbar für eine elektrische Kontaktierung zugänglich ist.
  • FIG. 7 zeigt ein in der Ausnehmung 14 vorhandenes Kontaktmaterial, das beispielsweise dadurch hergestellt wird, daß zunächst im Bereich der gesamten Ausnehmung 14 eine Chromschicht 17 als Haftvermittler, zu der auf dem Substrat 1 befindlichen Isolierschicht 16, aufgedampft wird. Auf die Chromschicht 17 wird eine Kupferschicht 18 aufgedampft, die gegen Korrosion geschützt wird durch eine darauf aufgedampfte Goldschicht 19. Eine derartige Metallschichtenfolge ist auf einfache Weise kontaktierbar, z.B. durch Aufdampfen und nachfolgendem Aufschmelzen eines Weich lotes 20, das im wesentlichen aus 95 Gewichtsprozent Blei und 5 Gewichtsprozent Zinn besteht. Infolge der Oberflächenspannung bildet das Weichlot 20 eine halbkugelförmige Erhebung, die bump genannt wird. Ein mit derartigen "bumps" bestücktes Halbleiterbauelement ist in einfacher Weise weiter verarbeitbar mit Hilfe der sogenannten flipchip-Technik, bei der das Halbleiterbauelement auf einen mit Leiterbahnen versehenen Träger aufgebracht wird. Durch nachfolgende Erwärmung verschmelzen alle bumps im wesent- lichen gleichzeitig mit den entsprechenden Leiterbahnen.
  • Bei der Erfindung ist wesentlich, daß alle beschriebenen Verfahrensschritte an einer ungeteilten Substratscheibe ausführbar sind. Es ist daher möglich, die ungeteilte Substratscheibe mit Hilfe der flip-chip-Technik auf einen entsprechenden Träger aufzubringen, der metallische Kontaktstifte besitzt, und erst dann die Substratscheibe und den Träger in Einzelelemente zu zersägen. Die Erfindung ermöglicht eine wirtschaftliche Herstellung eines vollständig aufgebauten IC's, der infolge der Passivierung der gesamten Oberseite des Substrates mit einem kostengünstigen Kunststoff überziehbar ist zum Schutz gegen störende Umwelteinflüsse, z.B. Feuchtigkeit und/oder mechanische Beschädigungen.
  • Die Erfindung ist nicht auf die beschriebene Kontaktierung einer leitfähigen Schicht beschränkt, sondern es ist ebenfalls möglich, halbleitende Substratbereiche, z.B. die Sourcezone, von der Unterseite des Substrates zu kontaktieren.
  • Da für die beschriebene Kontaktierung die gesamte Unterseite des Substrates zur Verfügung steht, ist es möglich, das sogenannte Layout auf der Oberseite dahingehend zu verbessern, daß lange Leiterbahnen und deren Überkreuzungen vermieden werden und die dadurch bedingten störenden Eigenschaften, z.B. parasitäre Kapazitäten.
  • Die Erfindung ist nicht nur auf Silizium als Substrat beschränkt, sondern sinngemäß auch auf andere Substratmaterialien anwendbar.
  • Leerseite

Claims (13)

  1. Patentansprüche Halbleiterbauelement, bestehend aus einem scheibenförmigen Halbleitermaterial als Substrat, auf dessen Oberseite insbesondere eine Transistoren und/oder Dioden bildende Schichtenfolge angebracht ist, die mindestens eine elektrisch leitende Schicht enthält, dadurch gekennzeichnet, daß in der Unterseite des Substrates (1) mindestens eine Ausnehmung (14) vorhanden ist, deren Boden (15) die elektrisch leitende Schicht (11) berührt und deren Seitenwände elektrisch isolierend sind, und daß die Ausnehmung (14) mit mindestens einem Kontaktmaterial ausfüllbar ist, das zumindest einen elektrischen Kontakt zu der elektrisch leitenden Schicht (11) herstellt.
  2. 2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die elektrisch leitende Schicht (11) aus einem Metall oder einer Metallegierung besteht, dessen (deren) Schmelztemperatur größer ist als die größte Temperatur, die während der nachfolgenden Herstellung des Halbleiterbauelements angewandt wird.
  3. 3. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß die elektrisch leitende Schicht (11) auf einer ersten Passivierungsschicht (10) aufgebracht ist, die die auf der Oberseite des Substrates (1) aufgebrachte Schichtenfolge im wesentlichen abdeckt, und die zumindest eine Diffusion der Bestandteile der leitenden Schicht (11) in die Schichtenfolge vermeidet.
  4. 4. Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, daß die erste Passivierungsschicht (10) zumindest im Bereich eines ersten Kontaktfensters (8) beseitigt ist, bei dem eine elektrische Kontaktierung zwischen der leitenden Schicht (11) und mindestens einer Schicht der Schichtenfolge vorgesehen ist.
  5. 5. Halbleiterbauelement nah einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Passivierungsschicht (10) zumindest im Bereich eines zweiten Kontaktfensters (9) unmittelbar auf der Oberseite des Substrates (1) aufliegt und daß die erste Passivierungsschicht (10) mit der leitenden Schicht (11) überzogen ist.
  6. 6. Halbleiterbauelement nach Anspruch 5, dadurch gekennzeichnet, daß zumindest im Bereich des zweiten Kontaktfensters (9) mindestens eine durch das Substrat (1) und die erste Passivierungsschicht (10) hindurchgehende Ausnehmung (14) vorhanden ist, die mit zumindest elektrisch leitendem Kontaktmaterial derart füllbar ist, daß eine elektrische Kontaktierung der leitenden Schicht (11) möglich ist.
  7. 7. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zumindest die leitende Schicht (11) durch elektrisch isolierende Zonen unterbrochen ist und daß mindestens eine Ausnehmung (14) vorhanden ist, derart, daß eine elektrische Kontaktierung im wesentlichen von der Unterseite des Substrates erfolgt.
  8. 8. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Schichtenfolge auf der Oberseite des Substrates durch mindestens eine zweite Passivierungsschicht (12) und/oder mindestens eine Schutz- und/oder Stabilisierungsschicht (13) im wesentlichen vollständig bedeckt ist.
  9. 9. Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, daß die Schutz- und/oder Stabilisierungsschicht (13) mit mindestens einer Wärmesenke verbunden ist.
  10. 10. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Substrat (1) im wesentlichen aus einkristallinem Silizium besteht, dessen kristallographische (100)-Richtung im wesentlichen zusammenfällt mit der Richtung der Flächennormalen der Oberseite des Substrates (1).
  11. 11. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei einem Substrat (1) aus im wesentlichen einkristallinen Silizium mindestens eine kegel- und/oder pyramidenförmige Ausnehmung (14) durch eine anisotrop wirkende Ätzung derart erzeugt ist, daß der Boden (15) der Ausnehmung (14) in die Richtung der Oberseite zeigt.
  12. 12. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß bei einem Substrat (1) aus Silizium mindestens eine Passivierungsschicht (10, 12) im wesentlichen aus einem der Materialien CVD-SiO2, Plasma-Si3N4 oder CVD-Si3N4 besteht.
  13. 13. Verfahren zur Herstellung eine#s Halbleiterbauelements, bestehend aus einem scheibenförmigen Halbleitermaterial als Substrat, auf dessen Oberseite insbesondere eine Transistoren und/oder Dioden bildende Schichtenfolge angebracht ist, die mindestens eine elektrisch leitende Schicht enthält, gekennzeichnet durch folgende Merkmale: a) auf der Oberseite des Substrates (1) wird zunächst die vollständige Schichtenfolge hergestellt und diese mit einer zweiten Passivierungsschicht (12) und/oder einer Schutz- und/oder Stabilisierungsschicht (13) abgedeckt, derart, daß bei einer nachfolgenden Ätzung eine Beschädigung der Schichtenfolge vermieden wird; b) von der Unterseite des Substrates (1) wird durch das Substrat (1) hindurch mindestens eine Ausnehmung (14) geätzt.
    14, Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß in der Schichtenfolge mindestens eine Passivierungsschicht (10) verwendet wird, die bei einer Ätzung von mindestens einer Ausnehmung (14) eine Weiterätzung verhindert.
    15, Verfahren nach Anspruch 13 oder Anspruch 14, dadurch gekennzeichnet, daß zumindest die Schutz- und/oder Stabilisierungsschicht (13) derart dotiert wird, daß deren Anätzung vermieden wird bei einer Ätzung der Ausnehmung (14).
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