DE3107232C2 - - Google Patents

Description

Die Erfindung betrifft einen elastischen Speicher nach dem Oberbegriff des Anspruchs 1.

In Datenübertragungsanlagen ist jede Endstelle mit einer örtlichen Taktquelle für die zeitliche Steuerung von Operationen in der Endstelle ausgerüstet. Die elektrische Länge aller Übertragungsstrecken, und zwar sowohl von terrestrischen als auch von Satellitenstrecken, und damit deren Laufzeit ändert sich mit der Zeit. Diese Laufzeitveränderung führt zu einer Phasenänderung der übertragenen Datenbits mit Bezug auf den Takt im Empfänger. Bei anderer Betrachtung ergibt sich eine vorübergehende Änderung in der Rate der ankommenden Datenbits. In der Empfangssendestelle kompensiert ein elastischer Speicher diese Änderungen. Der elastische Speicher nimmt die Daten mit der schwankenden Eingangsrate auf und gibt sie mit der Rate des Empfängertakts an die übrigen Schaltungen im Empfänger weiter.

Zur Kompensation der Laufzeitschwankungen sind Puffer fester Kapazität mit unabhängigen Lese/Schreibzyklen in Datenübertragungsanlagen benutzt worden. Solche Puffer, die nachfolgend als Kommutator-Speicher bezeichnet werden, sind in Abschnitt 26.2 von "Transmission Systems for Communications", herausgegeben von Bell Telephone Laboratories, revidierte 4. Ausgabe, Dezember 1971, Seiten 616 und 617, beschrieben. Von diesem Stand der Technik geht der Patentanspruch 1 aus. Kommutator-Speicher können zwar eine kontinuierlich veränderbare Verzögerung bereitstellen, ihre Verwirklichung wird aber verhältnismäßig aufwendig, wenn eine Speicherkapazität von mehr als einigen wenigen Bits erforderlich ist.

Aus IBM Techn. Disc. Bull., Vol. 15, No. 5, 1972, Seiten 1426 bis 1429, ist eine Steuereinheit zur Übertragung von Daten zu und von einem ersten und zweiten Pufferspeicher bekannt. Die beiden Speicher sind so angeordnet, daß jeweils nur ein Pufferspeicher gleichzeitig Daten überträgt. Weiterhin offenbart die US-PS 38 87 769 einen elastischen Speicher, bei dem eine Verzögerungsanordnung zur Synchronisation eines verzögerten Rahmensignals mit einem örtlichen Taktimpuls vorgesehen ist. Zur Rahmensynchronisation sind zwei vielstufige Schieberegister vorgesehen, die das verzögerte Rahmensignal über aufeinanderfolgende Stufenausgänge verschieben, bis ein örtlicher Rahmenimpuls erzeugt wird.

Speicher variabler Kapazität, beispielsweise Schieberegister variabler Länge, können auf wirtschaftliche Weise eine Großzahl von Datenbits speichern. Die Verzögerung beim Durchlaufen solcher Speicher läßt sich durch eine Veränderung der Anzahl von Zellen einstellen, die zur Speicherung der Daten benutzt werden. Da jedoch jede Zelle eine fest Verzögerungszeit bewirkt, kann ein Schieberegister Verzögerungsänderungen nur in Schritten bereitstellen, die die tatsächlich erforderliche Verzögerung nur annähern. Eine solche Annäherung kann zu Fehlern bei der Signalverarbeitung führen.

Der Erfindung liegt die Aufgabe zugrunde, einen elastischen Speicher großer Kapazität zu schaffen, der eine kontinuierlich veränderbare Verzögerung bereitstellen kann.

Die Lösung der Aufgabe ist in Patentanspruch 1 angegeben.

Entsprechend einem Ausführungsbeispiel der Erfindung sind ein Kommutator-Speicher und ein Schieberegister variabler Länge in Reihe geschaltet und stellen über eine Rückkopplungssteuerung eine kontinuierlich veränderbare Verzögerung und eine große Speicherkapazität bereit.

Ankommende Datenbits werden zunächst in den Kommutator-Speicher eingeschrieben. Eine vorbestimmte Zeit später werden die gespeicherten Bits ausgelesen und in einem Schieberegister variabler Länge gespeichert. Aus dem Schieberegister werden Datenbits mit der Taktrate des Empfängers ausgelesen. Die Länge des Schieberegisters und demgemäß die Verzögerungszeit beim Durchlauf werden durch einen Zähler gesteuert. Die Phasenbeziehung zwischen den Schreib- und Lesezyklen des Kommutator-Speichers wird durch Logikschaltungen überwacht, um ein Überlaufen zu verhindern. Wenn die Phasenbeziehung um einen vorgewählten Betrag angestiegen ist, wird die Leserate für den Kommutator-Speicher zusammen mit der Länge des Schieberegisters vergrößert. Wenn alternativ die Phasenbeziehung um einen vorgewählten Betrag kleiner geworden ist, so wird die Leserate des Kommutator- Speichers zusammen mit der Länge des Schieberegisters verkleinert.

Ein Vorteil der Erfindung liegt darin, daß sich die oben beschriebene Ausbildung und Steuerung leicht an Anwendungsfälle anpassen läßt, die stark unterschiedliche Speicherkapazitäten benötigen.

Ein weiterer Vorteil besteht darin, daß zur Vermeidung eines Verlustes der Rahmensynchronisation ein Rahmenschlupf verwendet werden kann, wenn sich das Register einem Überlauf oder Unterlauf nähert.

Ein zusätzlicher Vorteil ergibt sich durch die Verwendung eines Schreib/Lesespeichers (RAM-Speicher mit wahlfreiem Zugriff) als Schieberegister variabler Länge zur wirtschaftlichen Bereitstellung eines Speichers hoher Kapazität mit kompakten Abmessungen.

In den Zeichnungen zeigt

Fig. 1 das Blockschaltbild eines bevorzugten Ausführungsbeispiels der Erfindung;

Fig. 2 Schaltungen eines Ausführungsbeispiels für einen Kommutator-Speicher;

Fig. 3 ein Zeitdiagramm für die Signale zur Verringerung der Verzögerungszeit beim Durchlauf des elastischen Speichers gemäß Fig. 1;

Fig. 4 ein Zeitdiagramm der Signale zur Erhöhung der Verzögerungszeit beim Durchlauf des elastischen Speichers gemäß Fig. 1;

Fig. 5 das Schaltbild von Schaltungen innerhalb der Steuereinheit 106 in Fig. 1.

Zur Erläuterung soll die vorliegende Erfindung anhand des bevorzugten Ausführungsbeispiels beschrieben werden, das einen Schreib/Lesespeicher (RAM-Speicher) als Schieberegister variabler Länge verwendet. Gemäß Fig. 1 werden die von einer Übertragungseinrichtung (nicht gezeigt) ankommenden Datenbits auf eine Leitung 101 gegeben. Der schwankende Leitungstakt dieses Bitstroms wird wiedergewonnen und auf die Leitung 103 gegeben. Datenbits werden mit der Leitungstaktrate in einen Kommutator-Speicher 102 als erster Pufferspeicher eingeschrieben. Nach einer vorbestimmten Verzögerung werden die gespeicherten Datenbits aus dem Speicher 102 gelesen und in den Schreib/ Lesespeicher 104 als zweiter Pufferspeicher eingeschrieben. Die Leitung 105 stellt die Verbindung für die Daten zwischen dem Kommutator-Speicher 102 und dem Schreib/Lesespeicher 104 her.

Die Leserate des Kommutator-Speichers 102 wird durch einen Kommutator-Lesetakt gesteuert, der innerhalb einer Steuereinheit 106 erzeugt und über die Leitung 107 an den Speicher 102 gegeben wird. Die Steuereinheit 106 erzeugt den Kommutator-Lesetakt anhand des Empfängertakts ϕ auf der Leitung 108, des doppelten Empfängertakts 2ϕ auf der Leitung 109, von Eingangssignalen 122, 123 und von Adressenzählerbus-Eingangssignalen auf der Leitung 111. Der Takt ϕ ist synchron zum Sendertakt. Der Takt 2ϕ hat die doppelte Frequenz wie der Takt ϕ mit koinzidenten positiven Flanken mit Bezug auf den Takt ϕ.

Die Adressen im Schreib/Lesespeicher 104, in denen die Datenbits gespeichert werden, werden durch einen programmierbaren Adressenzähler 110 über den Bus 111 gesteuert. Der Zähler 110 hat einen Zählbereich, der wenigstens gleich der Anzahl von Speicherzellen im Schreib/Lesespeicher 104 ist. Der Zähler 110 zählt zwischen einer einstellbaren und einer festen Adresse, stellt sich dann automatisch zurück und beginnt erneut zu zählen. Die einstellbare Adresse, die im Adressenvoreinstellregister 112 gespeichert ist und dem Zähler 110 über den Bus 113 zugeführt wird, gelangt mittels eines Ladesignals auf der Leitung 114 in den Adressenzähler 110. Während jedes Zählzyklus kann die einstellbare Adresse durch ein Inkrement-Signal (INC) oder ein Dekrement-Signal (DEC) verändert werden, die in der Steuereinheit 106 erzeugt und über die Leitung 115 bzw. 116 an das Register 112 gegeben werden. Bei jedem Zählwert wird das Datenbit in derjenigen Speicherzelle, welche dem jeweiligen Zählwert entspricht, ausgelesen und das Datenbit vom Kummutator-Speicher 102 eingeschrieben. Diese Lese/Schreibfunktion wird durch ein über die Leitung 117 geliefertes R/W-Signal gesteuert. Der Zähler 110 wird durch ϕ-Impulse getaktet, die über die Leitung 118 zugeführt werden. Die auf der Ausgangsleitung 119 erscheinenden Datenbits gelangen an ein D-Flipflop 120, wo sie unter dem Einfluß eines Zwischenspeichertakts auf der Leitung 121 eingegeben werden. Dieser in der Steuereinheit erzeugte Zwischenspeichertakt ist synchron zum Empfängertakt. Demgemäß sind die Datenausgangssignale 127 des Flipflops 120 synchron mit dem Empfängertakt und können zur Signalverarbeitung an weitere Empfangsschaltungen gegeben werden.

Ein Rahmenschlupf-Adressenregister 124, ein Bus 125 und Verbindungen 126, 128, 129 werden zur Aufrechterhaltung der Rahmensynchronisation benutzt, wenn der Schreib/Lesespeicher 104 überläuft oder unterläuft. In beiden Fällen wird eine vorgewählte Adresse aus dem Rahmenschlupf-Adressenregister 124 in das Adressenvoreinstellregister 112 gegeben, um den Adressenbereich des Zählers 110 einzustellen.

Fig. 2 zeigt einen 4-Bit-Kommutator-Speicher, der als erster Pufferspeicher in Verbindung mit der vorliegenden Verbindung geeignet ist. Die Leitung 101, die die ankommenden Datenbits führt, ist mit den Dateneingängen (D) der D-Flipflops als Speicherzellen 201, 202, 203 und 204 verbunden. Der Leitungstakt auf der Leitung 103 taktet in einer ersten Einrichtung (205, 206) einen 2-Bit-Zähler 205. Ein vom Zähler 205 beaufschlagter Demultiplexer 206 verteilt seriell Taktimpulse an den Ausgängen Y1, Y2, Y3 und Y4. Leitungen 207, 208, 209, 210 verbinden diese Ausgänge jeweils mit dem Takteingang (CLK) der Flipflops 201, 202, 203 bzw. 204. Demgemäß werden aufeinanderfolgende Datenbits seriell mit der Leitungstaktrate in die Flipflops 201, 202, 203, 204 geschrieben. Die gespeicherten Datenbits werden über Leitungen 216, 217, 218 und 219 an Eingänge I1, I2, I3, I4 eines Multiplexers 211 geführt. Der Kommutator-Speicher- Lesetakt auf der Leitung 207 taktet einen 2-Bit-Zähler 212, der wiederum den Multiplexer 211 treibt. Der Multiplexer 211 multiplexiert die Datenbits in der ursprünglichen Reihenanordnung am Ausgang Y. Das multiplexierte Ausgangssignal wird über die Verbindungsleitung 105 zum Schreib/Lesespeicher 104 geführt.

Die Schreibüberwachungsleitung 122, die mit der Leitung 210 verbunden ist, und die Leseüberwachungsleitung 123 - über die Leitungen 213, 214 und ein UND-Gatter 215 - führen die Schreib- und Lesetaktimpulse in Verbindung mit dem Flipflop 204 zur Steuereinheit 106.

Die Verzögerungszeit eines Kommutator-Speichers wird durch die Phasenbeziehung zwischen ihrem Schreib- und Lesetakt bestimmt. Ein solcher Speicher kann eine kontinuierlich veränderbare, fehlerfreie Verzögerung der ankommenden Datenbits bereitstellen, solange der Kommutator-Speicher- Lesetakt hinter dem Kommutator-Speicher-Schreibtakt (Leitungstakt) hinterherhängt. Wenn diese Beziehung nicht aufrechterhalten wird, sagt man, daß der Speicher "übergelaufen" ist, und es gehen Datenbits verloren.

Der Schreib/Lesespeicher 104 ist in bekannter Weise als Schieberegister variabler Länge ausgebildet und liefert eine Verzögerung, die von der Länge des Schieberegisters abhängt. Wie oben erläutert, wird diese Länge durch Einstellen des Bereichs des Adressenzählers 110 mittels der Inkrement- und Dekrementsignale verändert, die das Voreinstellregister 112 adressieren.

Ein Schieberegister allein, beispielsweise der Schreib/Lesespeicher 104, ist nicht geeignet, um eine fehlerfreie elastische Speicherung zu ermöglichen. Da sein Inhalt mit einer festen Empfängertaktrate gelesen wird und Zeit zum Lesen jeder Speicherzelle zur Verfügung stehen muß, bleibt nur ein festes Intervall je Empfängertaktperiode zum Einschreiben von Daten übrig. Daher muß ein geeignetes Mittel bereitstehen, um die willkürliche Eingangsdatenrate mit Bezug auf die feste Ausgangsdatenrate des Schreib/Lesespeichers 104 zu verarbeiten. Außerdem kann der Schreib/Lesespeicher 104 die Verzögerung nur in diskreten Zeiteinheiten verändern und dies auf bequeme Weise nur einmal je Zählerzyklus. Die Zeitspanne zwischen den Änderungen kann demgemäß so lang sein, wie die größte Verzögerung beim Durchlaufen des Schreib/Lesespeichers 104. Es ist ein kontinuierlich veränderbarer Kommutator-Speicher erforderlich, um kurze und Bruchteils-Verzögerungsänderungen durchzuführen. Das Lösungsprinzip besteht darin, die Verzögerung des Schreib/Lesespeichers 104 zu verändern, um zu verhindern, daß der Kommutator-Speicher 102 überläuft, wobei eine konstante Gesamtverzögerung vom Sender zum Ausgang des elastischen Speichers aufrecht erhalten wird. Diese konstante Verzögerung bewirkt den Synchronismus zwischen dem Sender und dem Empfänger. Zur Erläuterung soll dieses Prinzip unter Anwendung auf den 4-Bit-Speicher gemäß Fig. 2 beschrieben werden.

Wenn die Eingangsdatenrate auf der Leitung 101 ansteigt, beginnt sich der Kommutator-Speicher 102 zu füllen. Wenn die Füllung ein Bit größer als die halbe Füllung übersteigt, spricht die Steuereinheit 106 an und veranlaßt einen zusätzlichen Lesevorgang des Speichers 102 und ein entsprechendes Einschreiben in eine neue Adresse des Schreib/Lesespeichers 104. Diese neue Adresse wird durch eine gleichzeitige Vergrößerung des maximalen Zählwerts des einstellbaren Adressenzählers 110 über die Inkrementleitung 115 bereitgestellt. Die Erhöhung der Eingangsdatenrate wird demgemäß vom Speicher 102 in den Speicher 104 übertragen, wodurch der Speicher 102 auf einen Wert in Richtung halber Füllung zurückkehrt.

Die Füllung des Speichers 102 wird kurz vor Erreichen der festen Adressengrenze des Adressenzählers 110 überwacht. Nimmt man ein Zählen des Adressenzählers in Aufwärtsrichtung an, so wird ein Signal für den Beginn der Füllungsmessung des Speichers 102 in der Steuereinheit 106 erzeugt, bevor der Adressenzähler 110 seinen maximalen Zählwert erreicht, d. h. seinen festen Adressengrenzwert. Dieses Signal veranlaßt einen Phasenvergleich des Lese- und Schreibtakts des Speichers 102 über die Schreibüberwachungsleitung 122 und die Leseüberwachungsleitung 123. Aus diesem Vergleich bestimmt die Speichereinheit 106 die nächste RAM-Adresse, auf die ein Zugriff erfolgt, nachdem der maximale Zählwert erreicht ist. Im einzelnen wird die niedrigste Adresse (LA), die beim letzten Zählzyklus verwendet worden ist, im Adressenvoreinstellregister 112 gespeichert. Diese Zahl wird abhängig davon, ob eine größere oder kleinere Verzögerung des Schreib/Lesespeichers erforderlich ist, verkleinert oder vergrößert.

Fig. 3 zeigt die Maßnahmen, die ergriffen werden, wenn der Speicher 102 sich leert, so daß eine kleinere Verzögerung des Schreib/Lesespeichers 104 erwünscht ist. Nach dem Lese/Schreibzyklus 301, 302 der maximalen Adresse MAX wird der Adressenzähler 110 auf die niedrigste Adresse LA programmiert, die im Adressenvoreinstellregister 112 durch das Ladesignal 303 erhalten wird. Der Leseimpuls 304 liest das Datenbit an der Speicherstelle LA aus. Statt jetzt das nächste Bit in die Speicherstelle LA einzuschreiben, wird der Kommutator-Speicher-Lesetakt gesperrt, wodurch dieses Bit bis zur taktgesteuerten Eingabe der nächsten Adresse LA+1 aufgespart wird. Das Sperren des Kommutator-Speicher- Lesetakts wird durch den Kurvenformabschnitt 305 dargestellt. Nach der Sperroperation wird das Adressenvoreinstellregister 112 durch einen INC-Impuls 306 um 1 erhöht, wodurch LA+1 als die niedrigste Adresse zum Speichern von Daten eingestellt wird. Diese Operationen kürzen die Verzögerung des Schreib/Lesespeichers um ein Bit und ziehen den Kommutator-Speicher-Lese- und -Schreibtakt um eine Bitperiode auseinander. Man beachte, daß der RAM-Schreibzyklus 307, der LA adressiert, nicht gesperrt wird. Das in die Adresse LA geschriebene Bit wird nicht wiedergewonnen, da es außerhalb des Adressenzählerbereichs liegt. Die Impulse 308 stellen die Zwischenspeicher-Taktimpulse dar, die das RAM-Ausgangssignal unter Taktsteuerung vom Flipflop 120 gewinnen.

Fig. 4 zeigt die Operationen, die dann erforderlich sind, wenn der Speicher 102 sich füllt und eine größere Verzögerung des Schreib/Lesespeichers 104 erwünscht ist. Da das RAM-Ausgangssignal mit konstanter Rate abgegeben wird, wie die Impulse 401 zeigen, macht die Erhöhung der RAM-Verzögerung eine zwischengeschobene Schreiboperation ohne Leseoperation erforderlich. Die niedrigste, im Adressenvoreinstellregister 112 gespeicherte Adresse LA wird durch einen DEC-Impuls 402 um 1 verringert. Diese verringerte, niedrigste Adresse wird durch das Ladesignal 403 in den Adressenzähler 110 gegeben. Demgemäß zeigt der Zähler 110 auf die nächstniedrige Adresse LA-1. Die maximale Adresse MAX wird durch die Kurvenformabschnitte 404, 405 in einer halben Bitperiode bedient. Während der verbleibenden halben Bitperiode wird ein weiteres Bit aus dem Speicher 102 durch einen zusätzlichen Kommutator-Speicher-Lesetaktimpuls 406 gelesen, und der Adressenzähler 110 wird auf die Adresse LA-1 programmiert. Das zusätzliche Bit aus dem Speicher 102 wird durch den Kurvenformabschnitt 407 in die RAM-Adresse LA-1 geschrieben. Im Ergebnis wird die RAM-Verzögerung erhöht, und der Kommutator-Speicher- Lese- und -Schreibtakt werden um eine Bitperiode zusammengezogen. Man beachte, daß der Kurvenformabschnitt 408 für das Lesen der Adresse LA-1 als "unbeachtet Lesen" bezeichnet ist. Das Bit an dieser Stelle wird nicht unter Takteinfluß durch Impulse 401 ausgegeben und erscheint daher nicht auf der Ausgangsleitung 127.

Die Steuersignale gemäß Fig. 3 und 4 werden unter Verwendung der Schaltungen in Fig. 5 erzeugt. Der Kern dieser Schaltungen beruht auf der Messung der Füllung des Kommutator-Speichers 102. Diese Funktion übernehmen ein NAND-Gatter 501, ein J-Flipflop 502, ein D-Flipflop 503 und ein 2-Bit-Zähler 504.

Die Schaltungen zur Füllungsmessung werden durch das NAND- Gatter 501 aktiviert. Dieses Gatter, dem eine Vielzahl von Eingangssignalen vom Adressenbus 111 zugeführt wird, liefert ein Ausgangssignal logisch 0, wenn die Adresse MAX-10 gezählt wird. Wie der Fachmann erkennt, werden die Eingangssignale auf dem Adressenbus 111 selektiv invertiert, so daß das NAND-Gatter 501 die Adresse MAX-10 decodieren kann. Die Einzelheiten dieser Invertier-Vorgänge sind zusammen mit denjenigen in Verbindung mit den NAND-Gattern 508, 511 und 512 zur Vereinfachung weggelassen worden. Diese Adresse gibt ein Zeitfenster von 10 Empfänger-Taktimpulsen für die Füllungsmessung, bevor der Adressenzähler 110 zurückstellt. Das Ausgangssignal 0 des NAND-Gatters 501 löscht den Zähler 504 und triggert das Flipflop 502. Beim Triggern gelangt eine logische 1 am Ausgang zum D-Eingang des Flipflops 503. Diese 1 gelangt über das Flipflop 503 zur Betätigungsleitung ENB des Zählers 504, wenn ein Kommutator-Speicher- Lesetaktimpuls auf der Leitung 123 erscheint. Ein solcher Taktimpuls auf der Leitung 123 führt außerdem zu einer 0 auf der Leitung 505, die das Flipflop 502 zurückstellt. Nach der Betätigung zählt der Zähler 504 unter Steuerung des örtlichen Empfängertakts ϕ, bis ein Schreibimpuls 1 auf der Leitung 122 erscheint. Dieser Impuls wird im Inverter 506 invertiert, um das Flipflop 503 zu löschen und die Zählung anzuhalten. Demgemäß beinhaltet der Zähler 504 eine quantisierte Messung für die Anzahl von Bitperioden zwischen dem Kommutator-Speicher-Lese- und -Schreibtakt. Ein Zählwert 2 oder 3 führt zu einem LDELAY- Signal 1 am Ausgang Q2 für das höchststellige Bit des Zählers 504. Umgekehrt führt ein Zählwert 0 oder 1 zu einem Ausgangssignal 0 am Ausgang Q2 und einem MDELAY-Signal 1. Wie nachfolgend noch erläutert wird, werden die Signale MDELAY und LDELAY bei der Erzeugung aller Signale der Steuereinheit 106 benutzt.

Das Ausgangssignal des D-Flipflops 502, das als INHIBIT- Signal bezeichnet wird, wird außerdem zur Erzeugung der Ausgangssignale der Steuereinheit 106 benutzt. Das INHIBIT- Signal wird vom NAND-Gatter 508 und von den D-Flipflops 509 und 510 erzeugt. Das NAND-Gatter 508 erzeugt ein Ausgangssignal 0 aufgrund einer Vielzahl von Eingangssignalen vom Adressenbus 111, wenn die Adresse MAX-1 gezählt wird. Dieses Ausgangssignal 0 gelangt zum Flipflop 509, das ein Ausgangssignal =1 erzeugt, wenn es durch einen Impuls ϕ getaktet wird. Das Ausgangssignal =1 des Flipflops 509 führt wiederum zu einem Q-Ausgangssignal 1 des Flipflops 510, wenn es durch einen Ausgangszwischenspeicher-Taktimpuls vom NAND-Gatter 519 getaktet wird. Demgemäß ist das Signal INHIBIT gleich 1, kurz nachdem die Adresse MAX-1 gezählt wird, und bleibt 1, bis eine 1 am Ausgang des NAND- Gatters 508 über das Flipflop 509 geführt wird und eine 0 am Ausgang Q des Flipflops 510 erzeugt.

Kommutator-Speicher-Lesetaktimpulse werden auf der Leitung 107 durch NAND-Gatter 513, 517, 519, Inverter 515, 516 und ein NOR-Gatter 518 erzeugt. Die zugehörige Gleichung lautet:

Die Kommutator-Speicher-Lesetaktimpulse 409 gemäß Fig. 4 werden durch den ersten Ausdruck erzeugt. Wenn eine größere Verzögerung des Schreib/Lesespeichers 104 erwünscht ist, so ist MDELAY=1. Nachdem die Adresse MAX durch den RAM-Lese/ Schreibtakt ausgegeben worden ist, d. h. INHIBIT=1 und =0 sind, geht der erste Ausdruck auf 0, und die Impulse 406 und 410 gemäß Fig. 4 werden durch den zweiten Ausdruck erzeugt. Wenn andererseits eine kleinere Verzögerung des Schreib/Lesespeichers 104 erwünscht ist, so sind MDELAY=0 und LDELAY=1. Nachdem die Adresse MAX unter Takteinfluß ausgegeben ist, sind beide Ausdrücke gleich 0, und der Kommutator-Speicher-Lesetakt wird gesperrt, wie durch den Kurvenformabschnitt 305 in Fig. 3 gezeigt ist.

Die RAM-Lese/Schreibkurvenformen gemäß Fig. 3 und 4 werden durch ein NAND-Gatter 514 aufgrund von Ausgangssignalen der NAND-Gatter 513 und 519 erzeugt. Der zugehörige Ausdruck lautet:

RAM-Lese/Schreibtakt = 2ϕ · ϕ + 2ϕ · INHIBIT · MDELAY (2).

Der erste Ausdruck erzeugt einen einzigen Lese/Schreibimpuls je Periode des örtlichen Takts, wie in den Fig. 3 und 4 gezeigt. Der "unbeachtet Lesen"/Schreibzyklus 408, 407 in Fig. 4 wird durch den zweiten Ausdruck erzeugt, wenn MDELAY=1 ist.

Das Inkrementsignal INC wird durch das NAND-Gatter 522 unter Verwendung der Eingangssignale INHIBIT und LDELAY erzeugt. Ein Inverter 523, ein NOR-Gatter 524 und NAND-Gatter 511 und 525 erzeugen das Dekrementsignal DEC. Die positive Flanke der Signale INC und DEC erhöhen bzw. erniedrigen die im Adressenvoreinstellregister 112 gespeicherte Zahl um 1. Diese Zahl wird durch das Ladeadressenzählersignal (LOAD ADDR. CNTR) in den Adressenzähler 109 geladen. Die zeitliche Lage des Ladeadressenzählersignals ändert sich abhängig davon, ob eine mehr oder weniger große Verzögerung des Schreib/Lesespeichers 104 erwünscht ist. Die zugehörige Gleichung lautet:

Der erste, vom NAND-Gatter 513 und NOR-Gatter 526 abgeleitete Ausdruck erzeugt den Impuls 403 in Fig. 4. Der Inverter 527 und das Nicht-UND-Gatter 528 erzeugen den durch den Impuls 303 in Fig. 3 dargestellten zweiten Ausdruck, wenn eine kleinere Verzögerung des Schreib/Lesespeichers 104 erwünscht ist. Das NOR-Gatter 529 summiert logisch den ersten und zweiten Ausdruck, die dem Adressenzähler 110 auf der Leitung 114 zugeführt werden.

Eine fehlerfreie Arbeitsweise des elastischen Speichers hängt davon ab, daß der Schreib/Lesespeicher 104 eine ausreichend große Kapazität zum Ausgleich von Füllungsschwankungen des Kommutator-Speichers 102 besitzt. Wenn jedoch der Schreib/Lesespeicher 104 sich einem Überlauf oder Unterlauf nähert, dann wird eine Gruppe von Signalen erzeugt, um die Rahmensynchronisation aufrecht zu erhalten. Wenn der Schreib/Lesespeicher 104 voll ist, d. h. L.A.=0, so wird ein Schlupfsignal (SLIP-UP) 0 am Ausgang des NAND-Gatters 510 erzeugt. Das Schlupfsignal gelangt zum Rahmenschlupf- Adressenregister 124, um eine von zwei vorgewählten, dort gespeicherten Adressen wiederzugewinnen. Dabei wird eine Adresse gewonnen, die um 1 kleiner als die Anzahl von Datenbits je Rahmen ist. Die so gewonnene Zahl wird in das Adressenvoreinstellregister 112 als niedrigste Adresse L.A. geladen, um das Ausgangssignal des Speichers um einen Rahmen einschließlich des zusätzlichen Verzögerungsbits zu verzögern, wenn der Schreib/Lesespeicher 104 versucht, zu wachsen. Wenn andererseits der Schreib/Lesespeicher 104 leer ist, so wird ein SLIP-DOWN-Signal 0 am Ausgang des NAND- Gatters 512 erzeugt. Dadurch wird eine Adresse gleich MAX-11 abzüglich der Anzahl von Datenbits je Rahmen erzeugt. Der Grund für die Zahl 11 besteht darin, daß der Zustand "leer", der vom Gatter 512 decodiert wird, tatsächlich MAX-11 ist, wodurch verhindert wird, daß der Wert des Schreib/Lesespeichers kleiner wird als das Meßfenster. Man beachte, daß diese Rückschlupfadresse MAX-11 abzüglich der Anzahl von Bits je Rahmen nicht die Tatsache berücksichtigt, daß der Speicher versucht hat, auf 0 zu gehen. Das gilt deswegen, weil das Ladesignal für das Voreinstellregister vor dem INC-Signal auftritt. Dieses Signal INC bewirkt, daß die schließlich im Adressenvoreinstellregister 112 gespeicherte Zahl gleich MAX-10 abzüglich der Anzahl von Bits je Rahmen ist. Die zweite Adresse, die ebenfalls an das Adressenvoreinstellregister 112 geliefert wird, bewirkt, daß ein voller Rahmen von Datenbits fallengelassen wird. Die Adressen vom Rahmenschlupf-Adressenregister 124 werden durch das Ladesignal für das Voreinstellregister auf der Leitung 129 in das Adressenvoreinstellregister 112 gegeben. Dieses Signal wird durch NAND-Gatter 508, 511, 512, 531, einen Inverter 523, ein NOR-Gatter 524 und ein Nicht-ODER-Gatter 530 erzeugt.

In der oben beschriebenen Steuerschaltung wird die RAM-Verzögerung eingestellt, wenn die Füllung des Kommutator-Speichers 102 sich vom halbvollen Zustand um 1 Bit ändert. Für den Fachmann ist zu erkennen, daß ein Kommutator-Speicher größerer Kapazität verwendet werden kann, um die RAM-Verzögerung einzustellen, wenn sich die Füllung des Kommutator-Speichers um eine ganze Zahl von Bits ändert.

Die hier verwendeten Ausdrücke "Datenbits" und "Daten" sollen so verstanden werden, daß sie PCM-codierte Signale, beispielsweise Sprach-, Video-, Faksimile-Signale usw. sowie Ausgangsdaten einer typischen Datenverarbeitungsanordnung umfassen.

Claims (6)

1. Elastischer Speicher für Datenbits, die mit variabler Leitungsrate ankommen, mit
einem ersten Pufferspeicher (102), der eine Anzahl von Speicherzellen (201, 202, 203, 204) besitzt,
einer ersten Einrichtung (205, 206) zur Einspeicherung der ankommenden Datenbits in die Speicherzellen (201, 202, 203, 204) mit der variablen Leitungsrate,
einem zweiten Pufferspeicher (104) mit einer Anzahl von adressierbaren Speicherzellen und mit einer Einrichtung (110) zum Adressieren der Speicherzellen des zweiten Pufferspeichers (104),
gekennzeichnet durch
eine zweite Einrichtung (513, 514, 515, 516, 517, 518, 519), die die Datenbits aus dem ersten Pufferspeicher (102) liest und in adressierten Speicherzellen des zweiten Pufferspeichers (104) mit einer gegebenen Rate einschreibt, wobei der Lesezyklus des ersten Pufferspeichers (102) normalerweise nach dem Einschreibzyklus des ersten Pufferspeichers (102) auftritt,
eine dritte Einrichtung (120), die die Daten aus dem zweiten Pufferspeicher (104) mit einer vorbestimmten Rate ausliest,
eine Steuereinrichtung (112), die die Anzahl der adressierten Speicherstellen im zweiten Pufferspeicher (104) veränderbar hält, und
eine Pufferüberwachungseinrichtung (501, 502, 503, 504, 506), die die Phase zwischen dem Lese- und Einschreibzyklus des ersten Pufferspeichers (102) prüft und Steuersignale erzeugt, wenn die Phase um einen vorgewählten Betrag abwandert, wobei die Steuersignale bewirken, daß die gegebene Rate, abhängig von der relativen Richtung der Abweichung zu- oder abnimmt und wobei die Steuersignale die Steuereinrichtung (112) veranlassen, die Anzahl von adressierten Speicherzellen im zweiten Pufferspeicher (104) zu erhöhen bzw. zu erniedrigen.

2. Elastischer Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Änderungen der gegebenen Rate abhängig von den Steuersignalen den ersten Pufferspeicher (102) in Richtung auf halbvoll beeinflussen.

3. Elastischer Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der vorgewählte Betrag einer Füllung des ersten Pufferspeichers (102) entspricht, die um eine Anzahl von Bits größer als die halbe Zahl von Speicherzellen (201-204) des ersten Pufferspeichers (102) ist.

4. Elastischer Speicher nach Anspruch 1, dadurch gekennzeichnet, daß der vorgewählte Betrag einer Füllung des ersten Pufferspeichers (102) entspricht, die um eine Anzahl von Bits kleiner als die halbe Zahl von Speicherstellen (201-204) des ersten Pufferspeichers (102) ist.

5. Elastischer Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die Anzahl von Bits gleich eins ist.

6. Elastischer Speicher nach Anspruch 5, dadurch gekennzeichnet, daß der zweite Pufferspeicher (104) ein Schreib/Lesespeicher (RAM) ist.