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Schaltungsanordnung zur Herstellung des Phasengleich-
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laufs zwischen Taktimpulsen und Synchronisierbits von Datenenvelotes
Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Herstellung des Phasengleicklaufs
zwischen Taktimpulsen und Synchronisierbits von Datenenvelopes, die je n Bits enthalten
und im Rahmen eines Datensignals übertragen werden.
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Gemäß einem internen Stand der Technik ist es zur Auswertung von Datenenvelopes
gelegentlich insbesondere auf der Empfangsseite erforderlich, einerseits die Datenenvelopes
aufzufinden und andererseits phasenmäßig mit Taktimpulsen in Übereinstimmung zu
bringen. Falls der Enveioperhythmus bereits gefunden ist, kann das Datensignal beispielsweise
einem Schieberegister zugeführt werden, das ebenso viele Speicherzellen besitzt
als pro Datenenvelope Bits vorgesehen sind. Die Datenenvelopes werden in das Schieberegister
seriell eingegeben und im Takt der Taktimpulse entweder seriell oder parallel abgegeben.
Diese Einphasung der Datenenvelopes setzt aber voraus, daß der Enveloperhythmus
bereits bekannt ist, da ja ansonsten nicht alle zu einem Envelope gehörenden Bits
stellenrichtig in das Schieberegister eingespeichert werden könnten. Zur Auffindung
des Enveloperhythmus sind weitere Speicher erforderlich, mit Hilfe derer jeweils
um n 3its versetzte Speicherzellen abgefragt und die entsprechenden 3its miteinander
verglichen werden. Nur die Synchronisierbits ändern regelmäßig von Envelope zu Rnvelope
ihre Polarität. Bei Ungleichheit dieser Bits kann der Zählerstand eines Zählers
erhöht, bei Gleichheit der beiden Bits 1rann der Zählerstand erniedrigt werden.
Wenn eln vorgegebener maximaler Zählerstand erreicht wird,
dann
ist dies ein Indiz, daß der Enveloperhythmus gefunden ist.
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Das gemäß dem internen Stand der Technik beschriebene Verfahren ist
mit seiner Technologie und seinem Aufwand optimiert auf die Bearbeitung vieler Datensignale
im Rahmen einer übergeordneten Multiplexer-Aufgabe. Sollen nur wenige Datensignale
auf vorgegebene Taktsignale einsynchronisiert werden, dann werden die bei obengenanntem
Verfahren verwendeten LSI-Bausteine (RETs, ROMs) nur in einem geringen Ausmaß genutzt.
Deshalb ist dieses Verfahren für die Synchronisierung weniger Datensignale zu aufwendig.
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Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung
zur Herstellung des Phaseneichlaufs zwischen Taktimpulsen und den Synchronisierbits
von Datenenvelopes zu entwickeln, die speziell auf die Behandlung einzelner Datensignale
ausgerichtet ist.
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Die der Erfindung zugrundeliegende Aufgabe wird durch die im Kennzeichen
des Patentanspruches 1 angegebenen Merkmale gelöst.
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Die erfindungsgemäße Schaltungsanordnung nutzt spezielle moderne hochintegrierte
Bausteine, die es mit einer einzigen Schaltungsanordnung und in einem Arbeitsgang
erlauben, sowohl den Enveloperhythmus zu finden als auch den Phasengleichlauf zwischen
den Taktimpulsen und den Synchronisierbits der Datenentelopes herzustellen. Sie
zeichnet sich besonders bei wenigen Datensignalen durch geringen Äufwand aus.
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Um die Vergleichssignale mit geringem technischen Aufwand zu erzeugen,
ist es zweckmäßig, die Merkmale in ':erJizeichen des Anspruches 2 zu benutzen.
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Um nur Datenenvelopes weiterzuleiten, die mit den Taktimpulsen synchron
sind, ist es zweckmäßig, den Gegenstand im Kennzeichen des Anspruches 3 zu verwenden.
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Um einen eventuellen Ausfall der Taktimpulse zu erkennen und anzuzeigen,
ist es zweckmäßig, die Merkmale im Kennzeichen des Anspruches 4 zu benutzen.
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Um den Verlust der Envelopesynchronisierung bei BUndelstörungen zu
verhindern, ist es zweckmäßig, die Merkmale im Kennzeichen des Anspruches 5 zu benutzen.
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Im folgenden werden Ausführungsbeispiele der Erfindung anhand der
Figuren 1 bis/ beschrieben. Es zeigen: Figur 1 ein Prinzipschaltbild einer Schaltungsanordnung
zur Herstellung des Phasengleichlaufs zwischen Taktimpulsen und Synchronisierbits
von Datenenvelopes, Figur 2 einige Signale, die im Bereich der in Figur 1 dargestellten
Schaltungsanordnung und im Bereich der anhand der Figuren 3 bis' BI dargestellten
Schaltungsanordnungen auftreten, Figur 3 eine Schaltungsanordnung zur Phasensynchronisierung,
von der nur synchrone Datenenvelopes an die nachfolgenden Schaltungsanordnungen
weitergeleitet werden, Figur 4 eine Schaltungsanordnung zur Herstellung des Phasengleichlaufs,
die den nachfolgenden Schaltungsanordnungen nur bei vorhandem Takt Datensignale
weiterleitet, Figur 5 eine Schaltungsanordnung, die erst nach Ablauf einer Auszeit
auf Fehler im eingephasten Zustand reagiert, Figur 6 eine Schaltungsanordnung zur
Synchronisierung mehrerer Datensignale mit einer einzigen Folge von Taktimpulsen,
Figur
7 eine Schaltungsanordnung zur Synchronisierung mehrerer Datensignale mit einer
einzigen Folge von Taktimpulsen, deren Impulsfolgefrequenz ein Vielfaches einer
Grundfrequenz ist v
| Figur o in Sohaltun6canordnung =ur zu |
| mehrerer Datensignale mit olgen von |
| Taktimpuis n Impulsfolgefrequenzen außer- |
| Viclfacho oln und dcraolbcn Crundfrcguon qind |
Figur 1 zeigt eine Schaltungsanordnung zur Herstellung des-Phasengleichlaufs zwischen
Taktimpulsen und Synchronisierbits von Datenenvelopes. Beispielsweise handelt es
sich gemäß Figur 2 um die Taktimpulse T10 und um die Synchronisierbits S1, S2 der
Envelopes EN1, EN2, die im Rahmen des Datensignals D10 übertragen werden. Die nvelopes
enthalten je zehn Bits. Das erste Bit d10 des Snvelopes EN1 ist ein Statusbit, das
zweite Bit ist das Synchronisierbit S1 und dann folgen acht weitere Bits d13 bis
d19, welche als die eigentlichen Nutzdaten anzusehen sind. Der in Figur 1 dargestellten
Schaltungsanordnung wird das Datensignal D10 zugeführt und nach Herstellung des
Phasengleichlaufs zwischen den Taktimpulsen T10 und den Synchronisierbits der Datenenvelopes
wird das in Figur 2 unten dargestellte Datensignal D11' abgegeben.
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Die in Figur 1 dargestellte Schaltungsanordnung kann -auf der Empfangsseite
eines Datenübertragungssystems angeordnet sein, wobei dann die Taktimpulse in Frequenz
und Phasenlage dem Empfangstakt des Systems entsprechen.
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Das Übertragungsverfahren selbst ist dabei gleichmiltig.
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Das Datenausgangssignal D11' kann an weitere Jbertragungseinrichtungen,
zum Beispiel an Datenendgeräte und an Vermittlungen weitergeleitet werden.
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Figur 1 zeigt unten den Taktgeber TGIOO, der d-K: in Figur 2 dargestellte
Taktsignal T100 erzeugt. Die einzelnen
Impulse dieses Taktsignals
entsprechen je den einzelnen Bits des Datensignals D10. Der Frequenzteiler FTI bewirkt
eine Frequenzteilung im Verhältnis von 1:n und gibt über seinen Ausgang das Taktsignal
T10 ab. Der Teilerfaktor n entspricht der Unzahl der zu Envelopes zusammengefaßten
Bits, und da bei diesem Ausführungsbeispiel die Envelopes ENI, EN2 aus je zehn Bits
bestehen, ist n=10.
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Wie die Figur 1 zeigt, wird das Datensignal D10 seriell dem Schieberegister
SR zugeführt und die einzelnen Bits des Datensignals werden im Takt des Taktsignals
T100 weitergeschoben. Die Impulse des Taktsignals T100 dienen somit als Schiebeimpulse.
Das Schieberegister SR enthält mindestens n Speicherzellen, deren Ausgänge einzeln
über den Schalter SW an einen Eingang des Speichers SP1 anschließbar sind. In Abhängigkeit
von der Stellung dieses Schalters SW wird das Datensignal D10 in steuerbarer Weise
verzögert.
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Die Speicher SPI, SP2 speichern je ein Bit. Beispielsweise können
bistabile Kippstufen als Speicher SP1, SP2 vorgesehen sein. Der Speicher SPI erhält
die einzuspeichernden Bits über den Schalter SW. Der Speicher SP2 erhält die einzuspeichernden
Bits über den Ausgang des Speichers SP1. Die Einspeicherung dieser Bits erfolgt
wä.hrend der positiven Flanke des Taktsignals T10. Beispielsweise werden zum Zeitpunkt
t13 in den Speicher SP1 das 3it d13 und in den Speicher SP2 das Bit d3 (10 Bits
vor d13) übernommen. Dort bleiben die Bits d13, d3 bis zum Zeitpunkt t23 gespeichert.
Der Abstand zwischen einzelnen Vorderflanken des Taktsignals T10 beträgt, wie schon
ben ausgeführt, 10 Taktperioden T100, in denen allgemein n Bits empfangen werden.
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Mit dem EXKLUSIV-ODER-Glied EX werden die in den Speichern SP1 und
SP2 gespeicherten Bits miteinander verglichen.
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Beispielsweise werden zum Zeitpunkt t14 die Bits d3 und d13 verglichen
und zum Zeitpunkt t24 die Bits d>\3 und d23 miteinander verglichen. Das Glied
EX gibt nur dann ein 1-Signal ab, wenn an beiden Eingängen verschiedene Binärwerte
anliegen. Da die Binärwerte der Synchronisierbits üblicherweise von Envelope zu
Envelope wechseln, könnte es sich bei den beiden Bits d3 und d13 nur dann um Synchronisierbits
handeln, wenn über den Ausgang des Gliedes EX ein 1-Signal abgegeben wird. Falls
über den Ausgang des Gliedes ein O-Signal abgegeben wird, dann kann es sich bei
den beiden Bits d3 und d13 nicht um Synchronisierbits aufeinanderfolgender Envelopes
handeln.
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Ein 1-Signal am Ausgang des Gliedes EX signalisiert aber nicht zwingend
zwei Synchronisierbits auzeinanderfolOender Envelopes, da beispielsweise auch die
Binärwerte d3 und d13 als Datenbits zufälligerweise verschieden sein könnten. Deshalb
erfolgt die Auswertung zweckmäßig über mehrere Envelopes.
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Der Ausgang des Gliedes EX ist einerseits über den Inverter IN1 an
das UND-Glied U1 und andererseits direkt an das UND- Glied U2 angeschlossen. Die
anderen Eingänge dieser beiden UND-Glieder U1 und U2 erhalten die Impulse Teil,
die mit Hilfe der Differenzierstufe DIFF gewonnen werden. Die Impulse T11 entstehen
an den Rückflanken der Impulse T10 Über den Ausgang des UND-Oliedes U1 werden die
Vergleichsimpulse V1 abgegeben, die eine fehlerhafte Synchronisierung anzeigen,
weil in diesen Fällen vom Ausgang des Gliedes EX jeweils Signale abgegeben werden.
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Beispielsweise wird gemäß Figur 2 angenommen, daß einerseits die Binärwerte
d3 und d13 und andererseits die Binärwerte d23 und d33 gleich sind. Auf diese ttelse
ergeben sich zu den Zeitpunkten t14 und t34 jeweils Vergleichsimpulse V1. Dagegen
wird über den Ausgang des
Gliedes U2 der Vergleichsimpuls V2 abgegeben,
der entweder aufeinanderfolgende Synchronsierimpulse oder zufällig verschiedene
Binärwerte des Datensignals D10 signalisiert. Beispielsweise müssen die beiden Binärwerte
d13 und d23 als zufällig verschieden angenommen werden, weil es sich hier um keine
Synchronisierimpulse aufeinanderfolgender Envelopes handelt.
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Die Vergleichsimpulse V1 werden dem Zähler Z1 als Zählimpulse zugeführt.
Die Zählerstände dieses Zählers Z1 erhöhen sich dadurch bis zu einem vorgegebenen
maximalen Zählerstand; danach wird der Zählerstand automatisch auf den Anfangszählerstand
zurückgesetzt. Bei Erreichen des vorgegebenen maximalen Zählerstandes gibt der Zähler
Z1 einen Fehlerimpuls F an den Zähler Z2 ab. Gemäß Figur 2 wurde beispielsweise
angenommen, daß zum Zeitpunkt t34 der Zähler Z1 seinen maximalen Zählerstand erreicht
und eInen Fehlerimpuls F abgibt. Beispielsweise kann ein derartiger Fehlerimpuls
F immer dann abgegeben werden, wenn der Zahler Z1 einen maximalen Zählerstand vier
erreicht.
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Der Zähler Z2 zählt die Fehlerimpulse F und erhöht seinen Zählerstand,
bis er einen vorgegebenen Zählerstand erreicht. Danach wird der Zähler Z2 automatisch
in seinen Ausgangszählerstand, z.B. 0, zuriickgesetzt. Beispielsweise kann der maximale
Zählerstand zehn eingestellt sein.
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Jedem Zählerstand des Zählers Z2 ist eine Stellung des Schalters
SW zugeordnet. Der maximale Zählerstand des Zählers Z2 gleicht der Anzahl n der
Zellen des Schieberegisters SR und gleicht der Anzahl der verschiedenen Stellungen
des Schalters SW. Die Zählerstände des Schalters Z2 steuern die Stellungen des Schalters
SW. Wenn slch somit ein Zählerstand des Zählers Z2 ändert, dann wird die nächste
Stellung des Schalters SW eingestellt, der somit den Ausgang der nächsten Zelle
des Schieberegisters durchschaltet.
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Zur Erläuterung der Wirkungsweise der in Figur 1 dargestellten Schaltungsanordnung
wird davon ausgegangen, daß die Envelopes des in Figur 2 dargestellten Datensignals
D70 eine zufällige Phasenlage zu den Taktimpulsen T10 einnehmen. Es wird ferner
davon ausgegangen, daß es aufgrund des Datensignals D10 nicht ohne weiteres erkennbar
ist, wo die einzelnen Envelopes beginnen und enden. l"iit der in Figur 1 dargestellten
Schaltungsanordnung wird in einem Arbeitsgang einrseits der Enveloperhythmus gefunden
und andererseits wird eine definierte Phasenlage des Datensignals zu den Taktimpulsen
T10 hergestellt. Beispielsweise wird angenommen, daß eine definierte Phasenlage
des Datensignals dann erreicht ist, wenn die I¢ tten der Synchronisierbits mit den
Vorderflanken der Taktimpulse T10 koinzidieren. Es wäre aber grundsätzlich denkbar,
daß die Synchronisierbits in definierter anderer Weise mit den Taktimpulsen T10
phasenverkettet sind.
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Anhand der Figur 1 und 2 wurde bereits erläutert, daß zum Zeitpunkt
t34 ein Fehlerimpuls F an den Zähler Z2 abgegeben wird. Der Zählstand des Zählers
Z2 und die Schalterstellung des Schalters SW werden auf diese Weise geändert. In
der geänderten Schalterstellung erscheinen die Bits des Datensignals DII entweder
um ein Bit mehr oder weniger verzögert in Abhängigkeit von der Richtung, in der
die Schalterstellung des Schalters SW geändert wurde. Wenn man annimmt, daß die
Schalterstellung des Schalters SW mit Erhöhung des Zählerstandes des Zählers Z1
im Uhrzeigersinn geändert wird, dann wird das Datensignal DII bei der neuen Schalterstellung
um ein Bit mehr verzögert als vorher. Auf diese Weise werden in die Speicher SPI
und SP2 jene Bits des Datensignals D10 übernormen, die relativ zu den Taktimpulsen
T10 phasenmäßig um ein Bit versetzt sind. Wenn unter diesen Vonaussetzungen wieder
Vergleichsimpulse V1 abgegeben werden, d&nn entsteht auch wieder ein Fehlerimpuls
2, der den eshlDr-
stand des Zählers Z2 ändert und der eine änderung
der Schalterstellung des Schalters SW bewirkt. Die Schalterstellungen werden so
lange geändert, bis keine Vergleichsimpulse V1 mehr erzeugt werden und der Enveloperhythmus
erreicht ist. Dieser Zustand wird zu einem Zeitpunkt erreicht, der mit dem Zeitmaßstab
der Figur 2 nicht mehr darstellbar ist. Wenn man aber vom Zeitmaßstab absieht, dann
stellt sich schließlich das Datensignal D11' ein, das eine definierte Phasenlage
zu den Taktimpulsen T10 hat. Bei dieser Phasenlage werden in die beiden Speicher
SPI und SP2 nur Synchronisierbits übernommen, deren Binärwerte voraussetzungsgemäß
abwechseln, so daß das Glied EX laufend 1-Werte abgibt.
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Der Inverter IN1 verhindert dann die Erzeugung weiterer Vergleichsimpulse
VI, so daß kein weiterer Fehlerimpuls F erzeugt wird und der Zählerstand des Zählers
Z2 nicht mehr geändert wird. Bei gleichbleibendem Zählerstand bleibt auch die gleiche
Schalterstellung des Schalters SW eingestellt und die definierte Phasenlage des
Datensignals D11 ist hergestellt.
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In etwas allgemeinerer Darstellung enthalten die Envelopes je ein
Synchronisierbit und insgesamt je n Bits.
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Im Rahmen des Datensignals D10 werden die Envelopes seriell dem Schieberegister
SR zugeführt und werden über den Schalter SW als verzögertes Datensignal D11 abgegeben.
Das verzögerte Datensignal D71 wird einem Vergleicher zugeführt, der aus den beiden
Speichern SP1, SP2, aus den Gliedern EX, U1, U2, aus dem Inverter IN1 und aus der
Di-fferenzierstufe DIFF besteht. Dieser Vergleicher vergleicht die über den Schalter
SW abgegebenen Bits des Datensignals D?7 mit den jeweils um n Bits früher abgegebenen
Bits und gibt einen der beiden Vergleichsimpulse V1 bzw. V2 ab, welche eine fehlerhafte
Synchronisierung bzw. eine eventuell gefundene Synchronisierung signalisieren. Der
erste Zähler Z1 zählt die
Vergleichsimpulse V1, die sich auf eine
fehlerhafte Synchronisierung beziehen und bei Erreichen eines vorgegebenen Zählerstandes
gibt der Zähler Z1 ein Fehlersignal F7 an einen zweiten Zähler Z2 ab. Mit jedem
Fehlersignal F wird der Stand des Zählers Z2 und dementsprechend auch die Stellung
des Schalters SW so oft geändert, bis bei Erreichen des Envelopesynchronismus keine
weiteren Fehlersignale F erzeugt werden.
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Figur 3 zeigt eine Schaltungsanordnung zur Herstellung des Phasengleichlaufs,
von der nur synchrone Envelopes weitergegeben werden. Wie die Figur 2 zeigt, sind
die Envelopes ENI, EN2 des Datensignals Dil noch nicht eingephast in Bezug auf die
Taktimpulse T10. Im eingephasten Zustand gibt das Glied EX laufend 1-Signale ab,
sc daß mit den Vergleichsimpulsen V2 der Zählerstand des Zählers Z3 erhöht wird.
Vor Erreichen eines vorgegebenen Zählerendstandes gibt der Zähler Z3 das Signal
A=O ab, das der Speicher SP3 als Ruhezustand A'=O weiterleitet. Dieses Signal dient
als Alarm und meldet nachfolgenden Scnultungsanordnungen, daß die Kriterien für
den eingephasten Zustand noch nicht erfüllt sind. Während der Dauer des Signals
A'=O bleibt das UND-Glied U3 gesperrt, so daß das Datensignal D11 nicht weitergeleitet
wird. Nach Erreichen des Zählerendstandes gibt der Zähler Z3 das Signal A=1 ab.
Der Speicher SP3 übernimmt dieses Signal, wodurch A'=l und das Gatter U3 geöffnet
wird. über den Ausgang dieses Gatters wird das nunmehr eingephaste Datensignal D12
abgegeben. Weitere Impulse V2 bewirken einen Pegelwechsel des Signals A nach A=0
, ohne jedoch A1-I zu beeinflussen.
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Die in Figur 4 dargestellte Schaltungsanordnung ist eine Weiterbildung
der bisher beschriebenen Schalt1.nÔsanordnungen, die einen eventuellen Ausfall der
Takt muulse T1O anzeigt.
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Sie enthalt zusätzlich eine retriggerbare monostabile Kippstufe, an
deren Setzeingang der Takt T10 anliegt, das ODER-Glied 01 und den Inverter IN2.
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Die Zeitkonstante dieser Kippstufe ist so gewählt, daß eine gleichmäßige
ununterbrochene Folge von Taktimpulsen T70 am Ausgang der Kippstufe zu einem Dauersignal
1 führt.
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Dieses Signal wird dem dritten Eingang des Gatters U3 und über den
Inverter 1N2 und dem ODER-Gatter 01 dem Speicher SP3 als Freigabesignal zugeführt.
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Fällt der Takt T10 aus, dann verschwindet das Freigabesignal. Das
Gatter U3 wird gesperrt und der Speicher SP3 zurückgesetzt. Das hat zur Folge, daß
das Datensignal DII nicht weitergeleitet und nachfolgenden Baugruppen durch A'=O
Alarm gemeldet wird.
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Um zu verhindern, daß im eingephasten Zustand Vergleichsimpulse V1,
die durch Strbursts entstanden sind, eine Neueinphasung verursachen, kann durch
die in Figur 5 dargestellte Schaltungsanordnung eine Auszeit gestartet werden, während
der die Vergleichsimpulse V1 den Zählerstand des Zählers Z1 nicht erhöhen, so daß
sich kein Fehlerimpuls F ergeben kann. Erst nach Ablauf der Auszeit kann es bei
weiteren Vergleichsimpulsen V1 zu einem Fehlerimpuls F kommen. Damit wird erneut
der Versuch unternommen, das Datensignal einzuphasen.
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Figur 5 zeigt zusätzlich den Speicher SP4, die Gatter U4, IN3 und
IN4 sowie als Schaltungsblock ein Zeitglied ZG.
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Das Zeitglied besitzt einen Zähleingang, an dem Ta1utimpulse T10 zur
Bildung der Auszeit anliegen, einen Rücksetzeingang r, der aktiviert wird im synchronen
Zustand ein Signal V1 auftritt, und zwei Ausgänge, die Rücksetzsignale für den Zähler
Z7 und den Speicher SP4 liefern.
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Durch den Zähler Z3 wird ein Signal A erzeugt, das mit A=O den nichtsynchronen
und mit A=l den synchronen Zustand kennzeichnet. Im nichtsynchronen Zustand mit
A=O bzw. A'=O wird das Zeitglied ZG über U4 und Ion4, auch wenn Impulse V1 auftreten,
durch das O-Signal des Speichers SP4 im rückgesetzten Zustand gehalten. Die Rücksetzleitungen
zum Zähler Z1 und zum Speicher SP4 sind nicht aktiv.
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Ist die Synchronphase erreicht, so wird das Signal A=1 in die Speicher
SP3 und SP4 übernommen. Speicher SP3 zeigt durch A'=l nachfolgenden Einrichtungen
den eingephasten Zustand an. Speicher SP4 hält den Zähler Z3 durch Sperrung am UND-
Glied U2 auf seinem Höchststand und ermöglicht, daß ein Signal V1 das Zeitglied
aktiviert. Das Zeitglied ist so geartet, daß ein Verschwinden des Signals V1 die
einmal gestartete Auszeit nicht wieder anhalten kann. Erst nach deren Ablauf kann
ein Rücksetzsignal am Zeitglied erneut wirksam werden.
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Hat während der Synchronphase ein Impuls V1 das Zeitglied aktiviert,
dann wird während des Ablaufs der Auszeit mit einem Rücksetzsignal der Zähler Zl
in seiner Grundstellung gehalten, so daß,auch wenn Signale V1 in großer Zahl auftreten,
wie es in Störbursts der Fall ist, kein Fehlersignal F erzeugt wird. Die eingestellte
Position des Auswahlschalters SW wird beibehalten.
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Nach Ablauf der Auszeit wird der Zähler Z1 durch den Fortfall des
Rücksetzsignals wieder freigegeben. Gleichzeitig wird durch ein zweites Rücksetzzignal
der Speicher SP4 in seinen Ruhezustand gebracht. Das hat zur Folge, daß der Zähler
Z3 über IN3 freigegeben wird und des Zeitglied selbst rückgesetzt wird.
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Mit dem nächsten Signal V2 gibt der Zähler Z3 das Signal A=O ab, während
A'=l beibehalten wird. Erst wenn es durch mehrere Signale V1 zu einem Fehlersignal
F kommt, wird der Speicher SP3 rückgesetzt und A'=O abgegeben. Dies ist gleichbedeutend
mit einer Neueinphasung.
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Treten jedoch keine weiteren Signak V1 auf, dann wird der Zähler Z3
seinen Höchststand erreichen und erneut A=1 abgeben. Der Speicher SP4 übernimmt
dieses Signal A=1 und ermöglicht, daß beim Auftreten eines Impulses V1 das Zeitglied
gestartet wird. In diesem zweiten Fall blieb das Signal A'=l erhalten.
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Anhand der Figuren 1 bis 5 wurde bisher die Einphasung eines einzigen
Datensignals D10 beschrieben. In den meisten praktisch realisierten Fällen sind
mehrere Datensignale einzuphasen. Beispielsweise kann außer dem in Figur 2 dargestellten
Datensignal D10 auch noch ein zweites Datensignal D20 gemäß Figur 6 vorliegen, das
die gleiche Struktur wie das Datensignal D10, aber eine andere Phasenlage hat. In
diesem Fall müssen die Envelopes der beiden Datensignale D10 und D20 phasennäßig
in Übereinstimmung gebracht werden mit den Taktimpulsen T10. Das Taktsignal T10
wird mit der Synchronisierschaltungsanordnung SYI eingephast und das Datensignal
D20 wird mit der Synchrcnisierschaltungsanordnung SYII eingephast.
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Als Synchronisierschaltungsanordnungen Syl bzw. SYII kann eine der
in den Figuren 1, 3, 4, 5 dargestellten Schaltungsanordnungen SYl, SY2, SY3, SY4
verwendet werden.
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Durch Wahl einer geeigneten Technologie lassen sich zentrale Teile
der Synchronisierschaltungen SYI und SYII durch einen einzigen Baustein realisieren.
Dies kann ein spezieller Anwenderbaustein sein. Aufgrund der besonderen Strategie
zum Suchen des Synchronisierbits mit einem steuerbaren Schieberegister ist es jedoch
auch möglich,
die Schaltungsanordnung mit einem Mikrocomputer aufzubauen.
Je nachdem, welche dieser Schaltungsanordnungen benutzt wird, ergeben sich verschiedene
Ausgangssignale, die in Figur 6 allgemein mit den Bezugszeichen DI bzw. DII bezeichnet
sind.
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Figur 7 bezieht sich auf den Fall mehrerer Datensignale D10, D30,
deren Bitraten unterschiedlich sind. Das Datensignal D3O unterscheidet sich somit
vom in Figur 2 dargestellten Datensignal D10 durch die Anzahl der pro Sekunde übertragenen
Bits.
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Es wird aber angenommen, daß die Envelopes dieser Datensignale D10
und D30 aus je n Bits bestehen und daß eine gemeinsame Grundperiode existiert, die
durch die Taktimpulse T7 festgelegt ist. Die Taktimpulse T10 werden, wie anhand
der Figur 1 beschrieben, mit Hilfe des Taktgebers TG100 und des Frequenzteilers
FTI erzeugt.
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Entsprechendes gilt für die Takte zum Datensignal D30.
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Betrachtet man den Einsatz der Synchronisieranordnung in der Praxis,
dann stellt man fest, daß die Suche nach den Synchronisierbits einmal bei der Inbetriebnahme
und zum anderen bei Störungen auf den Datenleitungen notwendig wird. Die Vergleicher-
und Bewertungsschaltungen VBS, VBS2, VBS3, VBS4 der Synchronisieranordnungen sind
somit zeitlich hauptsächlich mit der Uberwachung des Synchronismus belastet.
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Es ist aber nicht notwendig, das eingephaste Datenslgnal ständig zu
überifachen. Es genügt, den Synchronismus von Zeit zu Zeit zu kontrollieren. Wenn
man nun weiter davon ausgeht, daß nur selten zwei Datenleitungen gleichzeitig in
Betrieb genommen werden, dann wird es sinnve -, die Vergleicher- und Bewertungsschaltungen
VBS, VBS2, VBS3, VBS4 für die beiden Datensignale D1ß und D3O nur einmal
aufzubauen
und mit einer Umschaltung U5 zu versehen.
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Diese Umschaltung führt der VBS die Daten und Takte eines Datensignals
zu und gibt die Steuersignale an die entsprechenden Einrichtungen der Synchronisieranordnung
weiter.
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Durch dieses Vorgehen wird der Aufwand auch ftir die Behandlung mehrerer
Datensignale günstig. Auch diese Schaltungsanordnung läßt sich mit einem Mikrocomputer
realisieren, der die Umschaltung ebenfalls vornehmen kann.