DE3040787A1

DE3040787A1 - Schaltungsanordnung zur synchronisierung einer demultiplexereinheit

Info

Publication number: DE3040787A1
Application number: DE19803040787
Authority: DE
Inventors: Giovanni Dipl.-Ing. Bologna Pennoni
Original assignee: Italtel SpA
Current assignee: Italtel SpA
Priority date: 1979-10-29
Filing date: 1980-10-29
Publication date: 1981-09-24
Also published as: FR2469060A1; BR8005706A; IT1207280B; AR225323A1; GB2062417A; IT7926859A0

Description

(DB 438) 10872/H/Ro.

Ital.Anm.Nr. 26859 A/79
vom 29. Oktober 1979

ITALTEL s.p.a., Piazzale Zavattari, 12 Milano / Italien

Schaltungsanordnung zur Synchronisierung einer Demultiplexereinheit.

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1.

Die Multiplexer bestimmter Digitalsignal-(PCM)-Übertragungssysteme haben einen Sendeteil mit einer eingangsseitig an eine Anzahl η Digitalsignalflüsse liefernde Datenquellen (Zuführungsgruppen) angeschlossenen Multiplexereinheit und einen Empfangsteil mit einer Demultiplexereinheit. Am Ausgang des Sendeteils wird ein in Pulsrahmen der Dauer t organisierter (verschachtelter) Datenfluß erzeugt, der die Bits der Zuführungsgruppen, eine vorgegebene Anzahl von das Synchronisierwort bildenden Bits sowie weitere Bits (zum "Stopfen" und für Dienste) enthält. Für die Demultiplexereinheit des Empfangsteils sind eine Decodiereinheit zur Feststellung des Synchronisierwortes sowie eine Synchronisierungseinheit vorgesehen, die dafür sorgen, daß die empfangenen Bits richtig an die η Zuführungsgruppen gesendet werden, für welche sie bestimmt sind. Eine derartige Decodiereinheit, also eine Schaltungsanordnung zur Feststellung oder Identifizierung des Synchronisierwortes, wurde in der deutschen Patentanmeldung P

(entsprechend der italienischen Anmeldung Nr. 26405 A/79) vorgeschlagen.

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Unter der Voraussetzung, daß die Synchronisierung der Demultiplexereinheit aufgrund der Identifizierung des Synchronisierwortes erfolgt, soll die hier beschriebene Schaltungsanordnung vermeiden, daß eine Synchronisierung jedesmal auch dann durchgeführt wird, wenn die Decodiereinheit eine das Synchronisierwort nur simulierende Bitkonfiguration feststellt.

Bei bekannten Schaltungsanordnungen, welche die Synchronisierungsvorgänge nach einem festgelegten Betriebsprogramm durchführen (in Übereinstimmung mit CCITT- und CEPT-Epfehlungen), wird der Demultiplexer in Abhängigkeit davon als synchronisiert bzw. als nicht synchronisiert betrachtet, ob die Decodiereinheit das Synchronisierwort für eine vorgegebene Anzahl von Pulsrahmen gemeldet hat. Die bekannten Schaltungen enthalten zwei Zähler, von denen der eine bei jedem das Synchronisierwort meldenden Steuersignal der Decodiereinheit seinen Inhalt erhöht, während der andere bei Ausbleiben des Steuersignals seinen Inhalt vermindert. Diese Zäh er werden freigegeben oder gesperrt, wenn z.B. das Synchroaisierwort für zwei aufeinanderfolgende Pulsrahmen,' aber nicht für den darauffolgenden Pulsrahmen festgestellt wird. Die bekannten Schaltungsanordnungen sind aufwendig und erlauben kein einfaches Ändern des Betriebsprogramms.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die einfacher ist als bisher und es zugleich erlaubt, ohne Schwierigkeiten das Betriebsprogramm zu ändern. Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Schaltungsanordnung gelöst.

Weitere Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung eines nicht einschränkenden Ausführungsbeispiels anhand der Zeichnung. Es zeigen:

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Fig. 1 ein den CCITT- und CEPT-Empfehlungen entsprechendes Flußdiagranun, nach welchem die Schaltungsanordnung arbeitet;

Fig. 2 die wesentlichen Einzelheiten der hier beschriebenen Schaltungsanordnung; und

Fig. 3 Schwingungsformen, die in der Schaltungsanordnung nach Fig. 2 auftreten.

In Fig. 1 ist mit 0 der nicht-synchrone Zustand bezeichnet, in dem sich die Schaltungsanordnung beim Einschalten des Gerätes oder infolge Leitungsunterbrechungen befindet, während mit 3 der Zustand bezeichnet ist, in welchem sich die Schaltungsanordnung befindet, wenn Synchronisation erzielt worden ist. Zunächst erfolgt aber ein übergang vom Zustand 0 in einen Zustand 1, wenn das im gegebenen Pulsrahmen (T.) des verschachtelten Signals liegende Synchronisierwort festgestellt wird, wodurch die Erzeugung eines Steuersignals in Form des im Diagramm c). der Fig. 3 dargestellten Impulses bewirkt wird. Wenn zum Demultiplexer der folgende Pulsrahmen (T,) gelangt, wird festgestellt, ob nach einem Zeitintervall t nach der Erzeugung des genannten Impulses (c) das Synchronisierwort vorliegt. Ist dies der Fall, so erfolgt die Abgabe eines Impulses f und dadurch der übergang in den Zustand 2. Andernfalls bewirkt die Erzeugung des (inversen) Signals f die Rückkehr in den Zustand 0, weil im ersten Pulsrahmen (T..) eine das Synchronisierwort nur simulierende Bitkonfiguration erfaßt wurde. Vom Zustand 2 wechselt die Schaltungsanordnung in den Zustand oder kehrt zurück in den Zustand 0 (Null), wenn ein Impuls f bzw. ein Impuls oder Signal f erzeugt wird. Solange in dem Zustand 3 weitere Impulse f auftreten, weicht die Schaltungsanordnung nicht von diesem Zustand ab, während bei einem

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Signal f der Übergang in den Zustand 4 erfolgt. Aus dem Zustand 4 kehrt die Schaltungsanordnung aufgrund eines Impulses f zurück in den Zustand 3, während die Erzeugung des Signals f den übergang in den Zustand 5 bewirkt. Der Wechsel vom Zustand 5 in den Zustand 6 bzw. die Rückkehr in den Zustand 3 erfolgen aufgrund ähnlicher Bedingungen. Beim Zustand 6 verursacht der Impuls f ebenfalls die Rückkehr in den Zustand 3, während ein Signal f die Rückkehr in den Zustand 0 und infolgedessen die Erzeugung eines Alarmsignals ζ sowie eine erneute Suche nach Synchronisation auslöst.

Die in Fig. 2 dargestellte Schaltungsanordnung enthält ein
binäres (logisches) Schaltwerk RL mit einem das logische Produkt bildenden Verknüpfungsglied P₁, an dessen einen Eingang ein Steuersignal oder Impuls c gelangt, den der eingangs erwähnte Decodierer dann erzeugt, wenn er das Vorhandensein einer mit dem Synchronisierwort übereinstimmenden Bitkonfiguration feststellt. An den anderen Eingang des Verknüpfungsgliedes P₁ wird ein Signal f vom (inversen) Ausgang einer bistabilen
Kippschaltung FF vom D-Typ gelegt. Der Ausgang des Verknüpfungsgliedes P₁ ist an den ersten Eingang 1 eines ersten Multiplexers MT₁ geschaltet, dessen Ausgang mit dem Dateneingang D der Kippschaltung FF verbunden ist. Letztere empfängt an ihrem anderen Eingang die von einem zweiten Multiplexer MT₂ erzeugten Impulse. An den ersten Eingang 1 des Multiplexers MT₀ ist ein zweites das logische Produkt bildendes Verknüpfungsglied P₂ angeschlossen, das an seinem einen Eingang das Ausgangssignal des Verknüpfungsgliedes P₁ und am zweiten Eingang eine Taktimpulsfolge d von einer (nicht dargestellten) Schaltung empfängt, welche die Taktimpulse aus dem empfangenen
Bitstrom gewinnt, diese Impulsfolge durch die Zahl η (Zahl der Eingänge des Multiplexers bzw. der Zuführungsgruppen) teilt und die Impulsfolge invertiert. An den zweiten Eingang 2 des

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Multiplexers MT₁ ist ein weiteres das logische Produkt bildendes Verknüpfungsglied P_ angeschlossen, das an seinem einen Eingang die Impulse c und am anderen Eingang eine von einer Freigabeschaltung AB erzeugte Impulsfolge g empfängt.

Die Freigabeschaltung AB enthält einen Zähler CN, der durch die aus dem verschachtelten Bitstrom entnommene Taktimpulsfolge CK gespeist wird, eine Zählkapazität hat, die gleich
der Anzahl N von Bits in einem Pulsrahmen des verschachtelten Signals ist, und durch das von dem Multiplexer MT₁ erzeugte Signal k zurückgesetzt wird. Die Schaltung AB enthält ferner eine Decodierschaltung DC, die dann einen Impuls der Folge g abgibt, wenn der Zähler CN N Impulse gezählt hat (also jeweils nach der Dauer t).

An den zweiten Eingang 2 des Multiplexers MT₂ ist ein viertes das logische Produkt bildendes Verknüpfungsglied P₄ angeschlossen, an dessen Eingänge die Impulsfolgen g bzw. d gelegt sind.

Die Multiplexer MT₁ und MT₂ werden durch ein Signal b gesteuert, das dann aktiv ist, wenn das Betriebsprogramm bzw. die Schaltungsanordnung sich in einem von 0 verschiedenen
Zustand befindet.

Die Schaltungsanordnung enthält ferner einen Tot- oder Festwertspeicher ROM und ein Register RU. Das Register RU speichert bei Empfang eines Steuerimpulses h die am Ausgang des Speichers ROM vorliegenden Bits. Seine vier ersten Ausgänge r₁ , r₂ _f r-, und r, sind mit den Eingängen des Speichers ROM
verbunden; wenn die Bits r dieser Ausgänge einen von 0 verschiedenen Zustand ausdrücken, wird ein Signal b erzeugt. An einem anderen Ausgang erscheint das Alarmsignal z.

Es soll nun die Wirkungsweise der beschriebenen Schaltungsanordnung anhand der Schwingungsformen von Fig.3 erläutert

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werden. Das Diagramm a) stellt ein verschachteltes, in Pulsrahmen mit der Dauer t organisiertes Signal dar. Im Diagramm b) ist das Signal b dargestellt, das dann wirksam ist, wenn das Betriebsprogramm sich in einem von 0 verschiedenen Zustand befindet, also beim Einschalten des Gerätes einen solchen Binärwert hat, daß die Multiplexer MT₁ und MT₂ ausgangsseitig die an ihrem jeweiligen Eingang 1 vorliegenden Signale abgeben .

Wenn die erwähnte Decodiereinheit im empfangenen Datenfluß das Vorliegen einer mit dem Synchronisierwort übereinstimmenden Bitkonfiguration feststellt, erzeugt sie einen Impuls c gemäß Diagramm c), der an den D-Eingang der Kippschaltung FF gelangt, welche an ihrem anderen Eingang einen im Diagramm e) dargestellten Impuls e empfängt. Bei Vorliegen der im Diagramm c) dargestellten Impulse ist ferner das Signal k aktiv, welches den Zähler CN zurücksetzt.

Das Diagramm d) stellt die Taktimpulsfolge d dar, mit der die Verknüpfungsglieder P₂ und P. und damit die Kippschaltung FF gesteuert werden. Am Ausgang der Kippschaltung FF erscheint daher das im Diagramm f) dargestellte Signal, wodurch das am invertierten Ausgang erzeugte Signal das Verknüpfungsglied P₁ sperrt, damit ein erneutes Erkennen des Synchronisierwortes im selben Pulsrahmen nicht berücksichtigt wird.

Die Erzeugung des Impulses f bewirkt eine Änderung der Adressen des Speichers ROM, wodurch die Bits r + f eine Speicherzeile adressieren, in welcher eine Bitkonfiguration liegt, die für den Zustand 1 charakteristisch ist. Zugleich wird ein Bit des Signals b mit einem solchen Binärwert erzeugt, daß die Multiplexer MT₁, MT₂ die an ihrem jeweiligen zweiten Eingang 2 vorliegenden Bits liefern.

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Wenn der nächste Impuls c mit einem Impuls der Folge g zusammenfällt, der nach einer Pulsrahmendauer t ausgehend von der Erzeugung des Signals k erzeugt wird, dann wird der entsprechende Ausgangsimpuls des Verknüpfungsgliedes P₃ an den D-Eingang der Kippschaltung FF angelegt. Da an den Takteingang (CK-Eingang) der Kippschaltung der mit den Impulsen e koinzidierende Ausgangsimpuls des Verknüpfungsgliedes P^ gelegt wird, erscheint am Ausgang der Kippschaltung FF ein Impuls entsprechend dem Diagramm f). Die durch die Bits r + f ausgedrückte, für den Zustand 1 charakteristische Bitkonfiguration adressiert daher eine neue Speicherzeile, in welcher ein für den Zustand 2 charakteristischer Code liegt. Wenn dagegen bei der Ansteuerung des Takteingangs der Kippschaltung FF der Ausgang des Multiplexers MT., entregt gewesen wäre, dann hätten die Bits r zusammen mit dem nicht aktiven Bit f eine Speicherzeile adressiert, welche ein für den Zustand Null charakteristischen Code enthält.

Wenn beim Zustand 2 der darauffolgende Impuls c wieder mit einem Impuls der Folge g zusammenfällt, erzeugt die Kippschaltung den Impuls f, welcher die Adressierung der für den Zustand 3, der Synchronisation bedeutet, charakteristischen Bitkonfiguration bewirkt. Bei Fehlen dieser Koinzidenz erscheint der Impuls f der Kippschaltung nicht, so daß auch in diesem Fall eine für den Zustand Null charakteristische Bitkonfiguration adressiert wird.

Aufgrund des Binärwertes, den das Signal an dem den Impuls f liefernden Ausgang der Kippschaltung in Koinzidenz mit den Impulsen e aufweist, wird der übrige Teil des Betriebsprogramms durchgeführt. Wenn insbesondere am Ausgang des Registers RU

ein für den Zustand 6 charakteristischer Code vorliegt, dann führt das Ausbleiben des Impulses f der Kippschaltung FF zur Adressierung des für den Zustand Null, charakteristischen Codes. Da unter diesen Umständen das Signal b wieder verschwindet, liefern die Multiplexer MT₁, MT₀ die an ihrem

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Eingang 1 vorliegenden Codes, womit wieder über die ganze empfangene Bitkette nach dem Synchronisierwort gesucht wird. Es ist offensichtlich, daß dieses Betriebsprogramm durch Korrektur der im Speicher ROM geschriebenen Codes leicht geändert werden kann.

Die hier betrachtete Schaltungsanordnung läßt sich durch Bauelemente realisieren, die (nur) mit der übertragungsgeschwindigkeit der Zuführungsgruppen arbeiten müssen, also (wie auch in der eingangs erwähnten älteren Patentanmeldung P erläutert ist) entsprechend wenig Aufwand erfordern .

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Claims

(DB 438) 10872/H/Ro.

Ital.Anm.Nr. 26859 A/79
vom 29. Oktober 1979

ITALTEL s.p.a., Piazzale Zavattari, 12 Milano / Italien

Schaltungsanordnung zur Synchronisierung einer Demultiplexereinheit.

Patentansprüche

M)/Schaltungsanordnung zur Synchronisierung einer Demultiplexereinheit gemäß einem eine vorbestimmte Anzahl von Betriebsphasen enthaltenden Betriebsprogramm in einem Digitalsignalübertragungssystem, in dem eine Decodiereinheit vorgesehen ist, die bei Feststellung einer einem Synchronisierwort entsprechenden Bitkonfiguration des empfangenen Signals ein Steuersignal erzeugt, insbesondere für den Empfangsteil eines Multiplexers für in Pulsrahmen gegebener Dauer organisierte Datensignale, dadurch gekennzeichnet, daß an den Ausgang der Decodiereinheit ein binäres Schaltwerk (RL) angeschlossen ist, das bei Erscheinen des Steuersignals (c) der Decodiereinheit ein Bezugssignal (k) erzeugt und feststellt, ob

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in Zeitintervallen entsprechend der Dauer (t) eines Pulsrahmens nach der Erzeugung dieses Bezugssignals (k) das Steuersignal

(c) der Decodiereinheit erscheint, daß ein Ausgang (Impuls f) des Schaltwerks (RL) einen Adresseneingang eines Festwertspeichers (ROM) steuert, der eine Anzahl für ebenso viele Phasen des Betriebsprogramms charakteristischer Codes speichert, und daß die anderen Adresseneingänge des Festwertspeichers (ROH) mit entsprechenden Ausgängen (r..-r,) eines an den Ausgang des Festwertspeichers (ROM) geschalteten Registers (RU) verbunden sind.
2) Schaltungsanordnung nach Anspruch 1,dadurch gekennzeichnet , daß das binäre Schaltwerk (RL) eine bistabile Kippschaltung (FF) vom D-Typ enthält, an dessen Dateneingang (D) bzw. Takteingang der Ausgang eines ersten bzw. eines zweiten Multiplexers (MT₁ bzw. MT-) mit je zwei Dateneingängen und einem Steuereingang angeschlossen ist, daß an den Steuereingang dieser Multiplexer ein Signal b) angelegt ist, das die Abgabe der am zweiten Dateneingang (2) vorliegenden Daten bewirkt, wenn das Betriebsprogramm sich in einem von der ersten Betriebsphase (Zustand 0) verschiedenen Zustand befindet, daß an den ersten Dateneingang (1) des ersten Multiplexers (MT₁) ein erstes das logische Produkt bildendes Verknüpfungsglied (P₁) geschaltet ist, dessen Eingängen das Steuersignal (c) der Decodiereinheit und das invertierte Ausgangssignal (f) der bistabilen Kippschaltung (FF) zugeführt sind, daß an den ersten Dateneingang (1) des zweiten Multiplexers (MT₂) ein zweites das logische Produkt bildendes Verknüpfungsglied (P₂) geschaltet ist, dessen Eingängen das Ausgangssignal des ersten Verknüpfungsgliedes (P₁) und eine Taktimpulsfolge

(d) zugeführt sind, daß an den zweiten Dateneingang (2) des ersten Multiplexers (MT*) ein drittes das logische Produkt

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bildendes Verknüpfungsglied (P₃) geschaltet ist, dessen Eingängen das Steuersignal (c) der Decodiereinheit und das Ausgangssignal (Impulsfolge g) einer Freigabeschaltung (AB) zugeführt sind, welche jeweils nach einem Zeitintervall gleich der Dauer (t) eines Pulsrahmens, das ausgehend von der Erzeugung des Ausgangssignals (k) des ersten Multiplexers (MT₁) gemessen wird, einen Impuls abgibt, und daß an den zweiten Dateneingang (2) des zweiten Multiplexers (MT₂) ein viertes das logische Produkt bildendes Verknüpfungsglied (P.) geschaltet ist, dessen Eingängen die Taktimpulsfolge (d) und das Ausgangssignal (Impulsfolge g) der Freigabeschaltung (AB) zugeführt sind.
3) Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß das Schaltwerk (RL) zum Messen der Dauer (t) eines Pulsrahmens nach der Erzeugung des Bezugssignals (k) bzw. die Freigabeschaltung (AB) einen rücksetzbaren Zähler (CN) enthält, dessen Zählkapazität gleich der Zahl (N) von in einem Pulsrahmen des verschachtelten Signals vorgesehenen Impulsen ist, und dessen Zähleingang eine Taktimpulsfolge (CK) zugeführt ist, deren Frequenz gleich der Ziffernfrequenz des übertragungssystems ist, während sein Rücksetzeingang das Bezugssignal (k) bzw. gegebenenfalls den am Ausgang des ersten Multiplexers (MT,.) erzeugten Impuls empfängt, und daß an den Zähler (CN) angeschlossene Decodierschaltung (DC) jeweils einen Impuls (Folge g) erzeugt, wenn der Zähler (CN) seine Zählkapazität erreicht.
4) Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet , daß das an den Steuereingang der Multiplexer (MT^, MT₃) angelegte Signal (b) sowie ein einen Alarmzustand ausdrückendes Signal (z) aus je einem insbesondere

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vom Ausgang des Registers (RU) zugeführten Bit bestehen, das je einem für eine Betriebsphase des Betriebsprogramms charakteristischen Code im Festwertspeicher (ROM) zugeordnet ist.

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