DE3020530C2

DE3020530C2 - Verfahren und Schaltungsanordnung zum Erkennen von Übertragungsfehlern bei einer seriellen, bi-phase-modulierten Datenübertragung

Info

Publication number: DE3020530C2
Application number: DE19803020530
Authority: DE
Inventors: Arthur Dipl.-Ing. 8059 Eichenried Heller
Original assignee: Institut fuer Rundfunktechnik GmbH
Current assignee: Institut fuer Rundfunktechnik GmbH
Priority date: 1980-05-30
Filing date: 1980-05-30
Publication date: 1981-12-10
Also published as: DE3020530B1

Description

Die Erfindung bezieht sich auf ein Verfahren der im Oberbegriff des Anspruchs 1 näher bezeichneten Art, wie es in »Rundfunktechnische Mitteilungen« 2/1972, Seite 88—93 beschrieben ist, sowie auf eine Schaltungsanordnung zur Durchführung des Verfahrens.

Bei der Biphase-Datenübertragung wird jedes Nutzbit durch zwei komplementäre Elementbits dargestellt; eine logische Nutz-Eins wird beispielsweise als Elementfolge 1,0 und umgekehrt eine logische Nutz-Null als Elementfolge 0,1 übertragen. Diese Übertragungsart bietet dadurch die Möglichkeit einer Prüfung auf einfache Übertragungsfehler. Hierzu müssen lediglich zusammengehörige, d.h. ein Nutzbit bildende Bitelemente auf Antivalenz, also logische Ungleichheit geprüft werden. Im Falle einer logischen Gleichheit wird ein Fehlersignal abgegeben bzw. der Übertragungszyklus abgebrochen. Für diese Antivalenzprüfung wäre es denkbar, die seriellen Biphasedaten unter Zuhilfenahme des leicht ableitbaren Biphasetaktes (selbstclockender Code) zunächst zu parallelisieren, simultan anstehende zusammengehörige Elementbitpärchen mit Hilfe von EXKLUSIV OR- bzw. EXKLUSIV NOR-Gattern auf Antivalenz zu prüfen und die Resultate dieser Prüfungen mit einem weiteren Gatter zusammenzufassen. Zu dieser ohnehin schon recht aufwendigen Prüfung kommt hinzu, daß sie nur zu bestimmten, kurzen Zeitabschnitten und in einer ganz bestimmten Phasenlage zum Zeitpunkt ίο aussagekräftig ist. So bilden z. B. in Fi g. 1 die auf die Zeitmarken f 5 und f6 folgenden Elementbits zwar ein »identisches« Pärchen, sie stellen aber keinen Übertragungsfehler dar, da sie phasenmäßig nicht zueinander gehören. Um die dementsprechend erforderlichen zyklischen Zeitabschnittssignale zu erzeugen und in die Fehlerprüfung einzubeziehen, bedarf es eines weiteren erheblichen Aufwandes, z. B. in Form einer Zählerschaltung mit den Decodern, Gattern, Verzögerungs- und Differenziereinrichtungen sowie einem Speicherflipflop.

Die Aufgabe der Erfindung besteht demzufolge darin, ein Verfahren und eine Schaltungsanordnung der eingangs erwähnten Art zu schaffen, welches auf einfache Weise eine Fehlererkennung ermöglicht.

Die auf die Schaffung eines Verfahrens gerichtete Teilaufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.

Die auf die Schaffung einer Schaltungsanordnung gerichtete Teilaufgabe wird erfindungsgemäß durch die kennzeichnenden Merkmale des Anspruchs 2 gelöst.

Vorteilhafte Weiterbildungen der Schaltungsanordnung nach Anspruch 2 ergeben sich aus den Unteransprüchen.

Mit Hilfe des erfindungsgemäßen Verfahrens lassen sich auf rein serielle, synchron arbeitende Weise ohne irgendwelche Zeitanpassungsprobleme Übertragungsfehler erkennen. Damit ist der schaltungstechnische

Aufwand zur Durchführung des Verfahrens auf ein Minimum verringert

Die Erfindung wird an Hand der Zeichnungen näher erläutert Es zeigt

Fig. 1 schematische Diagramme zur Erläuterung der Funktionsweise des erfindungsgemäßen Verfahrens, und

F i g. 2 bis 4 mehrere alternative Schaltungsanordnungen zur Durchführung des erfindungsgemäßen Verfahrens.

Am Beispiel der Biphase-Fernsehdatenzeilenübertragung soll im folgenden unter Bezug auf F i g. 1 das erfindungsgemäße Verfahren im einzelnen erklärt werden.

Bei der Datenzeilenübertragung ist ein Obertra- [5 gungszyklus maximal eine aktive Fernsehzeile (52 μβ) lang. Er beginnt mit einer Einlaufsequenz (regelmäßiges Elementmuster I₁0,1,0,1,0...), welche im Hinblick auf ihren Dateninhalt irrelevant ist und nur für ein sicheres Einschwingen des empfängerseitigen Taktgenerators sorgt Im Anschluß daran wird eine Startcode-Sequenz übertragen, die ein unregelmäßiges Elemer/mustt-r mit wenigstens einem Verstoß gegen die Biphase-Antivalenzregel (z.B. 1, 0, Q, 0, 1, 0, 1, 0, 1, 0, 0, f, 1, 0, 0, 1) darstellt Hierdurch ist eine solche Elementfolge innerhalb der Datenzeile unverwechselbar und kann im Bereich der fehlerfreien biphasemodulierten Nutzdatenübertragung überhaupt nicht entstehen.

Die Startcode-Sequenz dient als Phasen- bzw. Bewertungsreferenz für die nachfolgend übertragenen Nutzdaten; sie wird jedoch auch als Hilfsmittel für das erfindungsgemäße Verfahren zum Erkennen νο·.ϊ Übertragungsfehlern benutzt Dabei wird vorausgesetzt, daß eine Zeitinformation zur Verfügung steht, welche den Zeitpunkt fo gemäß Fig. 1 angibt Dieser Zeitpunkt fe besagt daß mit dem zuletzt übertragenen Elementbit eine korrekte Startcode-Sequenz komplettiert wurde und daß demzufolge das nächstfolgende Elementbit die erste Hälfte des ersten Nutzdatenbits, und das als übernächstes übertragene Elementbit die zweite, zur ersten Hälfte komplementäre Hälfte des ersten Nutzdatenbits darstellen wird. Diese Phasenbzw. Bewertungsaussage gilt weiter für sämtliche insgesamt übertragenen Nutzdaten. In der Terminologie der F i g. 1 besagt to, daß der Zeitpunkt

fo+i = ii das Ende der Übertragung der ersten Hälfte

von Nutzbit 1
fo+2 = f2 das Ende der Übertragung der zweiten

Hälfte von Ni'tzbit 1
fo+3 = /3 das Ende der Übertragung der ersten Hälfte

von Nutzbit 2
fo+4 = U das Ende der Übertragung der zweiten

Hälfte von Nutzbit 2

50

usw. darstellt. (Da3 Zeitintervall t„+\-t„ entspricht einer Periodendauer des Biphase-Taktsignals.)

Die im Zeitpunkt C₀ enthaltene Phasenaussage definiert also die zusammengehörigen, ein Nutzbit ausmachenden Elementbitpärchen und ist deshalb auch von großer Wichtigkeit für die Erkennung von Übeftragungsfehlefn. Einfache Übertragungsfehler sind als Verstoß gegen die Biphase-Antivalenzregel erkennbar, d. h. sie haben ein Nutzbit zur Folge, das aus zwei gleichen Elementbits, also entweder aus 1,1 oder 0,0 aber zu unterschiedlichen Nutzdatenbits gehören. In F i g, 1 ist demgegenüber das sechste Nutzdatenbii mit einem beispielhaften Übertragungsfehler dargestellt wobei der Zeitpunkt (12 das Ende der Übertragung eines gestörten zweiten Elementbits (0 statt 1) darstellt Nur hier liegt also ein Übertragungsfehler vor, da zwei zusammengehörige Elementbits identisch sind.

Das erfindungsgemäße, auf das Erkennen von Übertragungsfehlern ausgerichtete Verfahren nimmt im Unterschied zu dem eingangs erläuterten Vorschlag die erforderliche Antivalenzprüfung von Nutzdaten-Elementbitpärchen nicht statisch vor, vergleicht also nicht die parallelisierten Elementbits für die Dauer eines aufwendig erzeugten zyklischen Zeitfenstersignals, sondern löst das Problem in einer rein seriellen, synchron arbeitenden und keine Zeitanpassungsprobleme verursachenden Weise.

Dazu wird ein 4 Bit langes Register mit wenigstens den folgenden drei Datenmanipulationsmöglichkeiten verwendet:

ί — Verschieben des Regisierinhait' um einen Platz nach links mit gleichzeitiger Übernahme eines vorgebbaren Bitwertes in den am rechten Registerrand freigewordenen Platz; II — Verschieben des Registerinhalts um einen Platz nach rechts mit gleichzeitiger Übernahme eines vorgebbaren Bitwertes in den am linken Registerende freigewordenen Platz: HI — Überschreiben des Registerinhalts mit einem vorgebbaren 4-Bit-Datenwert

Das erfindungsgemäße Verfahren arbeitet nun zunächst so, daß nach Übertragung der Startcodesequenz, also zum Zeitpunkt to, die Manipulation HI vorgenommen wird. Der dabei in das Register eingeschriebene 4-Bit-Datenwert muß symmetrisch und von 0, 0, 0, 0 und 1, 1, 1, 1 verschieden, kann also entweder 0, 1, 1, 0 oder 1, 0, 0, 1 sein. Im Beispiel der F i g. 1 ist der Wert 0,1,1,0 angenommen und liegt allen nachfolgenden Beschreibungsdetails zugrunde.

Mit jedem nach dem Zeitpunkt fc übertragenen Logisch-Eins- Elementbit wird nun wahlweise die Manipulation I oder II ausgeführt im Beispiel der F i g. 1 wurde II gewählt Mit jedem nach dem Zeitpunkt I₀ übertragenen Logisch-Null-Elementbk wird von den Manipulationen I und II die jeweils im Vergleich zu vorhin andere vorgenommen, nach F i g. 1 also die Manipulation I. Die beiden »mittleren« Einserbits werden also, wie aus F i g. 1 ersichtlich, aus ihrer symmetrischen Mittenposition in die eine bzw. andere Richtung verschoben, kehren aber bei ungestörter Übertragung mit jedem zweiten Elementbit (z. B. vor t₂, U, fs, ts...) immer wieder in ihre Anfangskonstellation 0, 1,1, i> zurück.

Um nun unter Ausnutzung des dargestellten Verschiebemechanismus eine Fehlererkennung ohne Erzeugung eines zyklischen Zeitfensters zu realisieren, müssen die beiden Registerplätze permanent auf das Auftreten der logischen 0,0-Konstellation überwacht werden, wie sie in F i g ■ zwischen in und tu angedeutet ist. Aus dem Vergleich der in der rechten Spalte von F i g. 1 aufgetragenen Registerinhalte ist ohiie weiteres ersichtlich, daß die 0,0-Konstellation der mittleren Registerplätze ausschließlich im Falle eines Übertra-

besteht. Dabei genügt es aber nicht, nur zu prüfen, ob 65 gungsfehlers, d. h eines identischen, zu ein und

zwei Nachbarelenuntbits identisch sind. So liegen z. B. zwischen f₃ und U sowie /wischen U und is in F i g. 1 zwar identische benachbarte Elementbits (zwei Nullen), die demselben Nutzbit gehörigen Elementbitpärchen, auftritt.
Die durch das erfindungsgemäße Verfahren eröffnete

Möglichkeit einer Überwachung der mittleren Registerplätze auf eine ganz bestimmte, einen Übertragungsfehler zuverlässig anzeigende Bit-Konstellation in permanenter, d. h. zeitlich unabhängiger Weise stellt eine erhebliche Vereinfachung dar, da Synchronisationsprobleme entfallen.

Im folgenden soll nun, weiterhin an Hand des Beispiels der Biphase-Fernsehdatenzeilenübertragung, die erfindungsgemäße Schaltungsanordnung zur Durchführung des zuvor beschriebenen Verfahrens erläutert werden.

Das die Datenzeile beinhaltende Videosignal wird einem hier nicht dargestellten Video-Analogprozessor zugeführt, welcher unter Verwendung eines (Comparators aus dem bandbegrenzten Video- und Datenzeilensignal das Biphase-Datensignal 12 mit Logikpegel und entsprechend steilen Übergängen erzeugt, In einem weiteren Teil des Analogprozessors wird aus dem

n:.l -— r\_» ι

UI(jria3l.-|-/CIlt.llfSCgCI I OMSIgllül

regeneriert. Fig.2 setzt diese Signale 11, 12 als verfügbar voraus.

Die Signale 11, 12 werden dem Daten- bzw. Takteingang eines Serien/Parallelwandler-Schieberegisters 1 zugeführt, dessen Länge wenigstens der Anzahl der Startcodeelemente entspricht. An den beispielsweise sechzehn Ausgängen 10 des Schieberegisters 1 stehen dann jeweils die zuletzt übertragenen sechzehn Elementbits an. Sie werden permanent mittels des nachgeschalteten Startcodevergleichers 2 daraufhin untersucht, ob sie den vereinbaningsgemäßen Startcode repräsentieren. Im bejahenden Falle gibt der Startcodevergleicher 2 an seinem Ausgang 21 für die Dauer einer Biphase-Taktperiode einen Impuls ab, welcher den Ladesteuereingang 34 eines 4 Bit langen Schieberegisters 30 aktiviert.

Das Schieberegister 30 wird durch das Biphase-Taktsignal 11 getaktet (Takteingang 36) und besitzt die vorstehend bereits erläuterten drei Datenmanipulationsmöglichkeiten I, II, und III. Hierbei bewirkt das von der Startcodesequenz abgeleitete Steuersignal (Zeitpunkt to) am Ladesteuereingang 34 die Datenmanipulation (Betriebsart) III, wodurch der AnfaneswertO 1 1 0 in das Register 30 geladen wird. Die Datenmanipulation (Betriebsart) II wird dadurch hervorgerufen, daß das einem Richtungssteuereingang 37 zugeführte Biphase-Datensignal 12 zum Takt-Zeitpunkt eine logische Eins ist. Im anderen Falle einer logischen Null des Biphase-Datensignals 12 zum Taktzeitpunkt wird die Datenmanipulation (Betriebsart) I hervorgerufen. An parallelen Eingängen 31 und 31' des Registers 30 ist die Bitfolge 0, 1, 1, η fest verdrahtet, während an den seriellen Dateneingängen 33 für Links- und Rechtsschiebebetrieb eine logische Null fest verdrahtet ist Im Falle von F i g. 2 bedeuten also der Logikwert Q eine logische Eins und der Logikwert Q eine logische Null.

Von den insgesamt vier Ausgängen 32, 32' des Registers 30 werden in Übereinstimmung mit der dargelegten Verfahrensweise lediglich die beiden mittleren Ausgänge 3!λ einer Auswerteeinrichtung in Form eines Gatters 4 zugeführt. Als Gatter 4 kommt z. B. ein OR- bzw. NOR-Gatter in Betracht, dessen beide Eingänge 41 mit den mittleren Ausgängen 32* des Registers 30 verbunden sind. Das Gatter 4 erzeugt nur dann ein Ausgangssignal 43 am Ausgang 42, wenn beide Eingänge 41 mit einer logischen Null beaufschlagt sind, d. h. die für einen Fehler signifikante Bitkonsteiiation der beiden mittleren Speicherplätze 35' des Registers 30 vorliegt Das wenigstens über eine Taktperiode vorhandene Ausgangssignal 43 stellt unmittelbar das gewünschte Fehlersignal dar, das in beliebiger Weise weiterverarbeitet oder -verwendet werden kann.

Häufig ist es erforderlich, das nur kurzzeitig am Ausgang 42 auftretende Fehlersignal bis zum nächstfolgenden Übertragungszyklus, d. h. bis zum neuerlichen Auftreten einer Startcodesequenz zu speichern und damit z. B. die Datenausgabe zu sperren. Eine hierfür besonders vorteilhafte Ausführungsform ist in Fig.3

ίο veranschaulicht. Hierbei wird das Schieberegister 30 gleichzeitig als Speicher für das Fehlersignal 43 am Ausgang 42 benutzt. ZU diesem Zweck besitzt das Register 30 einen gesonderten Taktsperreingang 38, der mit dem Ausgang 42 des Gatters 4 ggfs. über einen

ii Inverter /λ ν verbunden ist. Im Falle eines Fehlersignals 43 am Ausgang 42 wird über den Eingang 38 das Register 30 blockiert. Um eine Aufhebung dieser Blockierung nach Ende des nächstfolgenden Startcodes tu ciiiclci'i, isi ucr Takisperreirigang 36 dem Lade-

.'o steuereingang 34 hierarchisch untergeordnet, d. h. ein ¹^m Fehlersignal 43 nachfolgendes Signal am Eingang 34 hebt in jedem Falle eine Sperrung des Registers 30 auf. Während der Sperrung des Registers 30 bleibt die den Fehler markierende Bitkonstellation erhalten, so daß das Fehlersignal 43 gespeichert ist.

Um mit einem Schieberegister 30 auszukommen, das anstelle von drei direkten Steuersignaleingängen 34,37, 38 (Fig I bzw. 3) nur über zwei codierte Steuersignaleingänge 39, 39' (Fig.4) verfügt, ist bei der Ausfüh-

jo rungsform nach Fig.4 den Eingängen 39, 39' eine Umcodiereinrichtung 5 vorgeschaltet. Im Falle der Verwendung eines Schieberegisters 30 vom Typ HEF 40 194 bzw. SN 74 194 gilt für die beiden codierten Steuereingänge 39,39' folgende Wahrheitstabelle:

Steuereingang Steuereingang Funktion 39 39-

O 1

Taktsperre Linksschiebebetrieb

paralleles Laden

Die hierzu erforderliche Umcodiereinrichtung 5 weist zwei mit den Signalen 12 und 43 eingangsseitig beaufschlagte NOR-Gatter 52 auf, zwischen denen ein weiteres NOR-Gatter 53 als Inverter geschaltet ist. Der Eingang 34' der Umcodiereinrichtung 5 ist mit dem Ausgangssignal 21 des Startcodevergleichers beaufschlagt, welcher funktionsmäßig dem Ladesteuereingang 34 des Registers 30 gemäß F i g. 3 entspricht Das Signal 21 wird über zwei Dioden Di den mit zwei Widerständen R entkoppelten Ausgängen der NOR-Gatter 52 zugeführt Damit ergeben sich folgende Prioritäten:

Höchste Priorität: Eingang 34'(paralleles Laden) Nächstniedrigere

Priorität: Eingang 38'(Taktsperre)

Niedrigste Priorität: Eingang 37' (Rechts-Links-Steuerung)

Es versieht sich, daß ansteüe eines 4-Bit-Registers 30 auch Register mit anderen Längen, z. B. 8-Bit-Register verwendet werden können, die mit entsprechend langen

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symmetrischen Startwerten geladen werden. Beispiels- verwendbar, wobei bei einem Startwert 101 und einer

weise kann der Startwert 00011000 verwendet werden, seriellen konstanten Dateneingabe von logisch Eins an

wobei dann die signifikante Fehlerkonstellation wieder- den beiden Registerenden die signifikante Fehlerkon-

um 00 in der. beiden mittleren Registerplätzen ist. stellation eine 111 ist. Entsprechendes gilt für insgesamt

Desweiteren ist auch ein 3-Bit-Register als Register 30 i komplementäre Datenwerte. Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche;

I, Verfahren zum Erkennen von Übertragungsfehlern bei einer seriellen, biphase-modulierten Daten-Übertragung, insbesondere bei einer Femseh-Datenzeilenübertragung, bei welcher eine im Vergleich zum Nutzdatentakt doppelte Biphase-Taktfrequenz vorliegt, und jedes Nutzdatenbit durch zwei komplementäre Elementbits übertragen wird, und wobei den Nutzdaten eine Startcode-Sequenz vorausgeht, gekennzeichnet durch folgende Merkmale:

a) zum Zeitpunkt (to), welcher durch das Ende der Startcode-Sequenz angegeben ist, wird eine 4 Bit lange Registeranordnung auf einen Anfangswert Q, Q, Q, Q geladen, wobei Q wahlweise_eine logische Eins oder eine logische Null und Q das zugehörige logische Komplementbedeuten;

b) mit jedem nach Ende (to) der Startcode-Sequenz übertragenen Logisch-Eins-Elementbit wird der Inhalt der Registeranordnung um einen Platz nach der einen Richtung und mit jedem Logisch-Null-Elementbit um einen Platz nach der entgegengesetzten Richtung verschoben, wobei jeweils der aus dem Register hinausgeschobene Inhalt verlorengeht und der am entgegengesetzten Registerende freiwerdende Platz mit dem logischen Wert <?aufgefüllt wird;

c) der Inhalt der beiden mittleren Registerplätze wird idf das gleichzeitige Vorhandensein der logischen Werfe Q p.-prüft, welches einem erkannten Übertrc>gungsfehler entspricht

Z Schaltungsanordnung mm Erkennen von Übertragungsfehlern bei einer seriellen, biphasemodulierten Datenübertragung zur Durchführung des Verfahrens nach Anspruch 1, mit einem Serien/Parallelwandler und einem diesem nachgeschalteten Startcodevergleicher, dadurch gekennzeichnet, daß der Ladesteuereingang (34) eines parallelen ladbaren Links/Rechts-Schieberegisters (30) von vier Bit Länge, an dessen Paralleleingängen (31 und 31') wahlweise die Bitfolge 0, 1, 1, 0 oder deren Komplement in dieser Reihenfolge fest anliegt, mit dem Ausgang (21) des Startcodevergleichers (2) verbunden ist, daß an den beiden seriellen Dateneingängen (33) für Links- und Rechtsschiebebetrieb derselbe logische Wert fest anliegt wie an den Paralleleingängen (31) für die beiden äußeren Registerplätze (35), daß das Biphase-Taktsignal (11) mit dem Takteingang (36) des Schieberegisters (30) und das Biphase-Datensignal (12) mit dem Richtungssteuereingang (37) des Schieberegisters (30) verbunden ist und daß die Parallelausgänge (32') der beiden mittleren Registerplätze (35') mit den beiden Eingängen (41) eines Logikgatters (4) verbunden sind, welches dann und nur dann ein Fehlersignal (43) abgibt, wenn an seinen beiden Eingängen (41) gleichzeitig derselbe logische Wert anliegt, wie an den Paralleleingängen (31) für die beiden äußeren Registerplätze (33).

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Schieberegister (30) einen dem Ladesteuereingang (34) hierarchisch unter- <" geordnetem Taktsperreingang (38) aufweist, welcher ggfs. unter Zwischenschaltung eines Inverters (Inv) mit dem Ausgang 32) des Logikgatters (4)

verbunden ist,

4, Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Schieberegister (30) an Stelle von drei direkten Steuereingängen (34,37,38) zwei codierte Steuereingänge (39 und 39') besitzt, welchen eine Umcodiereinrichtung (5) mit den Ausgängen (51 und 51') vorgeschaltet ist, deren Eingänge den direkten Steuereingängen (34', 37', 38') entsprechen.