DE69323545T2

DE69323545T2 - Bit serieller dekodierer

Info

Publication number: DE69323545T2
Application number: DE69323545T
Authority: DE
Inventors: Iain Ross Eden Prairie Mn 55344 Mactaggart; David E. Minnetonka Mn 55345 Tetzlaff
Original assignee: Honeywell Inc
Current assignee: Honeywell Inc
Priority date: 1992-12-23
Filing date: 1993-12-16
Publication date: 1999-07-08
Anticipated expiration: 2013-12-17
Also published as: EP0627144B1; DE69323545D1; WO1994015426A1; EP0627144A1; US5689692A

Description

Gebiet der Erfindung

Diese Erfindung bezieht sich auf Datenverarbeitungssysteme und insbesondere auf ein System zum Decodieren eines digitalen Bitstromes, der innerhalb eines digitalen Daten- Dialogsystems übertragen wird.

Hintergrund der Erfindung

Digitale Information wird üblicherweise zwischen verschiedenen Datenverarbeitungssystemen über ein elektronisches Signal übertragen. Die Information ist durch eine Reihe von Impulsen mit hohem und niedrigem Pegel codiert, die übertragen werden, decodiert werden und sodann in temporären Speicherregistern gespeichert werden. Dieses Signal ist üblicherweise als nicht auf Null zurückgehend bekannt (NRZ = Non Return to Zero).
Aus der EP-A-0 377 335 ist ein solcher Decodierer bekannt, der einen Bitstrom von in Doppelphasen codierten Daten empfängt, der die Kanten der Impulse detektiert, die den Bitstrom bilden, die Zeitperioden zwischen den Kanten feststellt und die Folge der Bits in dem Bitstrom aus den festgestellten Zeitperioden decodiert.
In den meisten Daten-Übertragungssystemen ist das NRZ-Signal so codiert, daß die Anzahl aufeinanderfolgender gleicher Bits in dem Bitstrom auf eine bestimmte Zahl beschränkt ist. Dies geschieht, um Fehler beim Lesen der Daten zu vermeiden. Ein wohlbekanntes Codierungsschema, wie z. B. das Schema 4B5B beschränkt die Anzahl gleicher Bits, die übertragen werden können, auf entweder vier oder fünf, bevor eine Umschaltung in dem elektronischen Signal bzw. dem Bitstrom auftritt.
Wenn digitale Daten über einen seriellen Bitstrom übertragen werden, können Schwierigkeiten beim Auffinden der geeigneten Einrichtung angetroffen werden, um die Daten aus dem eingehenden Bitstrom herauszuziehen. Ein Decodierverfahren liefert ein Taktsignal, welches die Intervalle steuert, bei denen eingehende Daten gelesen oder abgetastet werden. In den meisten Fällen werden die Impulse eines spannungsgesteuerten Oszillators als ein Takt verwendet. Jedesmal, wenn ein Impuls von dem Oszillator ausgegeben wird, erfolgt eine Ablesung in dem Bitstrom.
In Systemen, die ein Taktsignal zum Decodieren verwenden, müssen Mittel vorgesehen sein, um das Taktsignal mit dem eingehenden Bitstrom zu synchronisieren. Dies kann geschehen durch den Einschluß einer Präambel in dem Bitstrom. Diese Präambel befindet sich am Beginn des Bitstroms und enthält eine Reihe von Testsignalen, welche den Takt mit den eingehenden Daten ausrichten. Wenn der Datenstrom und der Takt nicht in geeigneter Weise synchronisiert sind, so werden Daten zur falschen Zeit gelesen, was möglicherweise mehrfache Bitfehler hervorruft.
Irgendein System, das Taktsignale verwendet, kann für Rauschen empfänglich sein, das in dem Signal des digitalen Datenstromes auftritt. Rauschen oder Frequenzänderungen in dem Bitstrom können verursachen, daß die Daten und der Takt fehlausgerichtet sind, was seinerseits Bitfehler hervorruft. Eine Präambel beeinträchtigt ebenfalls die Verbindungs- Wartezeit, wenn auf mehrere Quellen Zugriff genommen wird, wodurch das System langsam wird.
Eine andere Art eines bekannten Systems umfaßt das Zeittaktsignal in dem digitalen Datenstrom selbst. Der Decodierer besitzt einen internen Takt und es sind Mittel vorgesehen, um diesen Takt mit dem Zeittaktsignal in dem Bitstrom zu synchronisieren. Dieses System besitzt die gleichen Nachteile wie das zuvor beschriebene System insofern, als ein externer Takt immer noch erforderlich ist, um die Daten zu lesen und wertvolle Zeit verwendet wird, um den Takt und die Daten zu synchronisieren.
Daher ist es die Aufgabe der vorliegenden Erfindung, ein Verfahren und einen digitalen Bitstrom-Decodierer vorzugeben, die sich nicht auf ein externes Taktsignal abstützen. Diese Aufgabe wird gelöst gemäß den kennzeichnenden Merkmalen der unabhängigen Ansprüche. Weitere vorteilhafte Ausgestaltungen können den abhängigen Ansprüchen entnommen werden.

Zusammenfassung

Es wird daher ein Verfahren zum Decodieren eines codierten NRZ-Signales vorgegeben, bei welchem keine externen Taktsignale erforderlich sind. Wenn das codierte NRZ-Signal durch das System empfangen wird, so wird eine Umschaltung in den Daten festgestellt. Bei dieser Umschaltung wird ein Signal ausgegeben, welches in der Größe mit einer konstanten Rate anwächst. Wenn die nächste Umschaltung in den Daten festgestellt wird, so hört die Größe des Signales auf, sich zu verändern. Die endgültige Größe des Signales wird sodann mit gespeicherten Referenzwerten verglichen, um die Anzahl aufeinanderfolgender gleicher Bits festzustellen, die durch das codierte NRZ-Signal übertragen worden sind. In Abhängigkeit davon, ob die erste Umschaltung eine Anstiegsflanke oder eine Abfallflanke ist, stellt das System fest, ob jedes der Bits in der Reihe von aufeinanderfolgenden Bits entweder eine "1" oder eine "0" ist. Diese aufeinanderfolgenden Bits können sodann zu einem Speicherregister übertragen werden und sodann in dem gewünschten Format ausgegeben werden.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm des Bitstrom-Decodierers.
Fig. 2 ist ein Blockdiagramm des Integrations-, Verfolgungs- und Halteschaltkreises.
Fig. 3 ist ein Schaltungsdiagramm für den Integratorschaltkreis.
Fig. 4 ist ein Schaltungsdiagramm für den Verfolgungs- und Halteschaltkreis.
Fig. 5 ist ein Zeittaktdiagramm, das den Ausgang des Integratorschaltkreises und den Ausgang des Verfolgungs- und Halteschaltkreises zeigt.
Fig. 6 ist ein Schaltungsdiagramm des Spannungsquantisierers.
Fig. 7a ist ein Zeittaktdiagramm des Integrations-, Verfolgungs- und Halteschaltkreises und des Spannungsquantisierers und Fig. 7b ist eine Darstellung gespeicherter Bits in dem Speicherregister.
Fig. 8 ist ein Blockdiagramm des digitalen Codierers.
Fig. 9a ist eine Tabelle von möglichen Eingängen für den Umsetzer und Fig. 9b ist eine Ausgangstabelle für den Umsetzer.
Fig. 10 ist ein Schaltungsdiagramm für jede Speichereinheit in dem digitalen Codierer.

Detaillierte Beschreibung der bevorzugten Ausführungsbeispiele

In Fig. 1 ist ein Blockdiagramm eines Ausführungsbeispieles des Decodierers 10 gezeigt. Das codierte NRZ-Signal 12 wird entfernt von dem Decodierer gebildet und zu dem Integrations-, Verfolgungs- und Halteschaltkreis 16 übertragen. Der Integrations-. Verfolgungs- und Halteschaltkreis 16 gibt zwei Signale zu dem Spannungsquantisierer 18 aus. Der Spannungsquantisierer 18 gibt acht Signale in Gruppen von vier Signalen an den digitalen Codierer 20 aus. Der digitaler Codierer 20 gibt die Daten in dem gewünschten Format aus.
Der Integrations-, Verfolgungs- und Halteschaltkreis ist in näheren Einzelheiten in Fig. 2 gezeigt. Der Integrations-, Verfolgungs- und Halteschaltkreis 16 umfaßt Differential- Spannungsintegratoren 22 und 24 sowie Verfolgungs- und Halteschaltkreise 26 und 28. Die Differential-Spannungsintegratoren 22 und 24 empfangen das codierte NRZ-Signal sowie seine Umkehrung bzw. sein Komplement. Jeder Integrator empfängt ebenfalls das Frequenz-Einstellsignal. Das codierte NRZ-Signal und sein Komplement werden ebenfalls zu den Verfolgungs- und Halteschaltkreisen 26 und 28 übertragen. Die Verfolgungs- und Halteschaltkreise geben sodann eine Differentialspannung aus.
Ein Schaltungsdiagramm des Differentialintegrators 22 ist in Fig. 3 gezeigt. In dem Spannungsintegrator 22 verläuft das codierte NW-Signal zu der Steuerelektrode des Feldeffekttransistors (FET) 30. Das NW-Komplement verläuft zu der Steuerelektrode des FET 31. Die Senke des FET 31 verläuft zu der Steuerelektrode des FET 39, während die Senke des FET 30 zu der Steuerelektrode des FET 32 verläuft. Zwischen den Quellen der FET's 32 und 39 sind Dioden 33-38 sowie ein Kondensator 40 angeordnet. Eine Belegung des Kondensators 40 ist mit der Steuerelektrode des FET 43 und der Senke des FET 42 verbunden, während die andere Belegung mit der Steuerelektrode des FET 44 verbunden ist. Das codierte NRZ-Signal wird ebenfalls an der Steuerelektrode des FET 42 empfangen und das NRZ-Komplement wird an der Steuerelektrode des FET 41 empfangen. Leitungen 57 und 59, die an die Quellen der FET's 43 und 44 angeschlossen sind, wirken als Ausgänge des Schaltkreises. Die FET's 46-58 geben einen Stromspiegel und Konstantstromquellen für den Schaltkreis vor. Im bevorzugten Ausführungsbeispiel besitzt die Spannungsquelle Vss einen Wert von ungefähr 5 Volt gegenüber Masse.
Die Differential-Spannungsintegratoren 22 und 24 sind im Aufbau identisch mit der Ausnahme der Stellen, an denen das codierte NRZ-Signal und sein Komplement zugeführt werden. Bei dem Differential-Spannungsintegrator 24 wird das codierte NRZ-Signal an den Steuerelektkroden der FET's 31 und 41 empfangen, während das Komplement des codierten NRZ-Signales an den Steuerelektroden der FET's 30 und 42 empfangen wird. Der Zweck der Integratorschaltkreise liegt in der Ausgabe einer ansteigenden Differentialspannung auf Grund entweder eines mit hohem oder mit niedrigem Pegel codierten NRZ-Signales. Wenn das codierte NRZ-Signal den hohen Pegel besitzt, so werden die FET's 30 und 42 in dem Integrator 22 eingeschaltet und die FET's 31 und 41 bleiben ausgeschaltet. Der FET 30 führt einen Strom, der einen niedrigen Signalpegel an der Steuerelektrode des FET 32 bildet. Der FET 31 ist nicht stromführend und bildet ein Signal mit hohem Pegel an der Steuerelektrode des FET 39. Der FET 39 schaltet ein und führt Strom über die Dioden 33 und 34, welche eine Referenzspannung über dem Kondensator 40 bilden. Das mit hohem Pegel codierte NRZ-Signal veranlaßt ebenfalls die Einschaltung des FET 42, wodurch Strom über den Kondensator 40 geführt wird. Dieser Strom ist konstant und veranlaßt einen Potentialaufbau über dem Kondensator. Die Größe des Potentiales ist proportional zu der Zeit, über die das codierte NRZ-Signal den hohen Pegel beibehält. Der Potentialaufbau über dem Kondensator wird an den Steuerelektroden der FET's 43 und 44 erfaßt. Die Spannung über den Quellen der FET's 43 und 44 ist proportional zu dem Potential über dem Kondensator. Dieses Potential kann sodann als Differentialspannung V&sub1; über die Leitungen 57 und 59 ausgegeben werden.
Wenn das codierte NRZ-Signal den niedrigen Pegel besitzt, so wird der FET 30 ausgeschaltet und der FET 31 eingeschaltet. Dies verursacht einen großen Stromfluß über die Dioden 35, 36, 37 und 38. Auf Grund der Diodensymmetrie führt dies zu einer Spannung von Null über dem Kondensator 40. Nachdem das Potential über dem Kondensator entfernt worden ist, ist der Schaltkreis bereit, mit einer Aufladung erneut zu beginnen.
Die Verfolgungs- und Halteschaltkreise 26 und 28 empfangen das Spannungssignal von den Integratoren, speichern die empfangene Ladung und geben sodann ein konstantes Differential-Spannungssignal aus, welches der endgültigen Größe des von dem Integrator empfangenen Signales entspricht. Die Arbeitsweise des Verfolgungs- und Halteschaltkreises kann aus dem Schaltungsdiagramm verstanden werden, wie es in Fig. 4 gezeigt ist.
Bei dem Verfolgungs- und Halteschaltkreis 26, wie er in Fig. 4 gezeigt ist, wird das codierte NRZ-Signal zu der Steuerelektrode des FET 62 übertragen, während das Komplement des codierten NRZ-Signales zu der Steuerelektrode des FET 60 übertragen wird. Die Senke des FET 62 ist mit der Steuerelektrode des FET 66 verbunden, während die Senke des FET 60 mit der Steuerelektrode des FET 64 verbunden ist. Die Quelle des FET 64 ist mit den Anoden der Dioden 68 und 70 verbunden, während die Quelle des FET 66 mit den Kathoden der Dioden 67 und 69 verbunden ist. Die Anode der Diode 67 und die Kathode der Diode 68 sind mit einer Belegung des Kondensators 72 verbunden, während die andere Belegung mit der Leitung 57 verbunden ist. Die Anode der Diode 69 und die Kathode der Diode 70 sind mit einer Belegung des Kondensators 71 verbunden, während die andere Belegung des Kondensators 71 mit der Leitung 59 verbunden ist. Die Steuerelektrode des FET 73 ist ebenfalls mit dem Kondensator 71 verbunden, während die Steuerelektrode des FET 74 mit dem Kondensator 72 verbunden ist. Die Quellen der FET's 73 und 74 erfassen die Spannungsdifferenz über den Leitungen 76 und 78. Die Quellen der FET's 73 und 74 führen die Differentialspannung TH1. Die FET's 75-84 arbeiten als ein Stromspiegel und als Konstantstromquellen für den Schaltkreis. Wie bei den Spannungsintegratoren liegt die Spannung Vss ungefähr 5 Volt über Masse.
Die Verfolgungs- und Halteschaltkreise 26 und 28 sind identisch im Aufbau. Wie die Differential-Spannungsintegratoren unterscheiden sie sich dadurch, wo das codierte NRZ- Signal empfangen wird. In dem Verfolgungs- und Halteschaltkreis 28 wird das codierte NRZ-Signal an die Steuerelektrode des FET 60 übertragen, während das Komplement des codierten NRZ-Signales an die Steuerelektrode des FET 62 übertragen wird.
Im Betrieb des Verfolgungs- und Halteschaltkreises 26 wird die Differentialspannung V&sub1; an den Kondensatoren 71 und 72 empfangen. Während der Schaltkreis die Differentialspannung verfolgt, die durch den Integrationsschaltkreis ausgegeben wird, wird ein Signal mit hohem Pegel an dem FET 62 empfangen und ein Signal mit niedrigem Pegel wird an dem FET 60 empfangen. Das Signal mit niedrigem Pegel an dem FET 60 schaltet den FET 64 ein, welcher Strom über die Dioden 68 und 70 leitet. Da die Differentialspannung V&sub1; ansteigt, wird eine Ladung über den Kondensatoren 71 und 72 aufgebaut. Wenn die Differentialspannung den Spitzenwert erreicht, so nimmt das codierte NRZ- Signal an dem FET 62 den niedrigen Pegel ein und sein Komplement an dem FET 60 nimmt den hohen Pegel ein. An dieser Stelle ist die Differentialspannung V&sub1; Null und es liegt eine Spannung über den Leitungen 76 und 78 vor. Diese Spannungsdifferenz wird durch die FET's 73 und 74 erfaßt. Die Dioden 67 bis 70 verhindern irgendeinen Leckstrom, so daß eine konstante Spannungsdifferenz aufrechterhalten wird. Die Differentialspannung TH&sub1; wird über den Quellen der FET's 73 und 74 ausgegeben.
In Fig. 5 ist ein Beispiel der Ausgänge der Integratoren und der Verfolgungs- und Halteschaltkreise zusammen mit einem Zeittaktdiagramm dargestellt, um den Betrieb der verschiedenen Schaltkreise zu veranschaulichen. Die Ausgänge der Integratoren 22 und 24 werden durch Differentialspannungen V&sub1; und V&sub2; entsprechend dargestellt. Die Ausgänge der Verfolgungs- und Halteschaltkreise 26 und 28 werden durch Differentialspannungen TH, und TH&sub2; entsprechend dargestellt. In der Zeitperiode 90a-90c besitzt das codierte NRZ-Signal den hohen Pegel und der Integrator 22 gibt eine Differentialspannung V&sub1; aus. Während dieser ersten Zeitperiode gibt keiner der Verfolgungs- und Halteschaltkreise ein Signal aus. Bei 90c nimmt das codierte NRZ-Signal den niedrigen Pegel ein und V&sub1; kehrt auf Null zurück. An diesem Punkt beginnt der Integrator 24 das Signal V&sub2; auszugeben. Während der Zeit, in der V&sub2; in der Größe anwächst, gibt der Verfolgungs- und Halteschaltkreis 26 ein Differential-Spannungssignal aus, welches der endgültigen Größe von V&sub1; bei 90c entspricht. TH&sub1; wird auf diesem Pegel solange aufrechterhalten, wie das codierte NRZ-Signal den niedrigen Pegel besitzt. Bei 90d nimmt das codierte NRZ-Signal erneut den hohen Pegel ein und V&sub2; kehrt auf Null zurück. Zu dieser Zeit steigt TEL auf die endgültige Größe von V&sub2; an. Die Differentialspannung TH&sub2; wird nur solange ausgegeben, wie das codierte NRZ-Signal auf dem hohen Pegel verbleibt. Dieses Verfahren setzt sich für die Zeitperioden 90d-90p fort.
Das Schaltungsdiagramm des Spannungsquantisierers 18 ist in Fig. 6 gezeigt. Der Quantisierer ist in zwei Sub-Quantisierer 91 und 109 aufgeteilt, von denen jeder entweder das Signal TH&sub1; oder das Signal TH&sub2; empfängt. Bei diesem Ausführungsbeispiel der Erfindung besteht jeder Sub-Quantisierer aus vier Vergleichern und vier Verriegelungen. Der Sub-Quantisierer 91 empfängt das Signal TH&sub1; und besitzt die Vergleicher 94, 96,98 und 100 sowie die Verriegelungen 102, 104, 106 und 108. Der Sub-Quantisierer 109 empfängt das Signal TH&sub2; und besitzt die Vergleicher 110, 112, 114 und 116 sowie die Verriegelungen 118, 120, 122 und 124. Ebenfalls enthalten in dem Spannungsquantisierer ist die Differentialspannungs-Referenzquelle 92. Die Differentialspannungs-Referenzquelle gibt vier Differential-Spannungspegel aus, von denen jeder zu einem bestimmten negativen Knoten eines Vergleichers verläuft. V&sub4; verläuft zu den Vergleichern 94 und 110, V&sub3; verläuft zu den Vergleichern 96 und 112, V&sub2; verläuft zu den Vergleichern 98 und 114 und V&sub1; verläuft zu den Vergleichern 100 und 116. Das codierte NRZ-Signal verläuft zu allen Verriegelungen und triggert die Verriegelungen in dem Sub-Quantisierer 91 mit einer abfallenden Flanke und triggert die Verriegelungen in dem Sub-Quantisierer 109 mit einer ansteigenden Flanke. Die Differential-Referenzspannungen sind auf voreingestellte Pegel eingestellt, die in der Größe von V&sub4; zu V&sub1; kaskadenartig abfallen. Jeder der Vergleicher vergleicht eine bestimmte Referenzspannung mit dem Signal, das er von dem Verfolgungs- und Halteschaltkreis empfängt. Dieser Schaltkreis ist so entworfen, daß, je höher das eingehende Signal von dem Verfolgungs- und Halteschaltkreis ist, umso mehr Vergleicher ansprechen.
Ein Beispiel für den Betrieb des Spannungsquantisierers 18 ist in Fig. 7a gezeigt. In der Zeitperiode 130a-130c steigt der Ausgang V&sub1; des Integrators 22 stetig an. Bei 130c nimmt das codierte NRZ-Signal den niedrigen Pegel ein und der Verfolgungs- und Halteschaltkreis 26 gibt die Differentialspannung TH&sub1; aus, welche der endgültigen Größe von V&sub1; bei 130c entspricht. Die Größe von TH&sub1; ist größer als die Größe von Vref1 und Vref2, so daß die Vergleicher 98 und 100 auslösen. Die fallende Flanke in dem codierten NRZ-Signal verursacht eine Umschaltung der Verriegelungen 102-108. Die Signale C&sub1;&sub1; und C&sub1;&sub2;, welche die Ausgänge der Verriegelungen 106 und 108 anzeigen, besitzen den hohen Pegel, während die Ausgänge der Verriegelungen 102 und 103 mit den Signalen C&sub1;&sub3; und C&sub1;&sub4; auf dem niedrigen Pegel entsprechend verbleiben. Während der Zeitperiode 130c-130d hat V&sub2; begonnen, stetig anzuwachsen. Dieser Anstieg endet bei 130d und TH&sub2; Steigt sodann 117 der Periode 130d-130e auf die endgültige Größe von V&sub2; an. Da TH&sub2; sich nur auf dem Pegel befindet, der anzeigt, daß ein aufeinanderfolgendes Bit empfangen wurde, löst nur der Vergleicher 116 aus. Während dieser Zeitperiode verbleiben die anderen drei Vergleicher 112, 114 und 116 auf dem niedrigen Pegel. Bei 130d gibt die Verriegelung 124 ein Signal C&sub2;&sub1; mit hohem Pegel aus, während die anderen Verriegelungen in dem Sub-Quantisierer 109 auf dem niedrigen Pegel verbleiben. Dieses Verfahren setzt sich für die Zeitperioden 30e-30p fort.
Ein Blockdiagramm für den digitalen Codierer 20 ist in Fig. 8 gezeigt. Eingeschlossen in den digitalen Codierer ist der Umsetzer 132 sowie eine Reihe von Speicherregistern 136-145. Zehn Speicherregister sind in Fig. 8 dargestellt, wobei dies jedoch lediglich ein bevorzugtes Ausführungsbeispiel der Erfindung ist und die Anzahl der Speicherregister, die in dem digitalen Codierer eingeschlossen sind, in keiner Weise zu begrenzen ist. Der Umsetzer 132 empfängt die Ausgänge der Sub-Quantisierer 91 und 109. Jeder Umsetzer empfängt vier mögliche Gruppen von vier Signalen, welche sodann in die Signale S1 und 52 umgesetzt werden. Ein Umsetzungsdiagramm ist in Fig. 9 gezeigt. Fig. 9a ist ein Diagramm der vier möglichen Ausgänge jedes Sub-Quantisierers. Da es nur vier mögliche Kombinationen gibt, kann der Umsetzer die eingehenden Daten in vier Kombinationen von zwei Signalen umsetzen. Diese Kombinationen sind in Fig. 9b gezeigt.
Fig. 10 zeigt ein Schaltungsdiagramm für eines der Speicherregister. Jedes Register umfaßt einen 4:1-Multiplexer, welcher ein Signal an zwei transparente Verriegelungen 148 und 150 ausgibt. Die Verriegelung 148 empfängt das codierte NRZ-Signal als sein Taktsignal während die Verriegelung 150 das Komplement des codierten NRZ-Signales empfängt. Die Verriegelung 148 gestattet ihrem Ausgang eine Änderung, während das codierte NRZ- Signal den hohen Pegel besitzt, während die Verriegelung 150 seinem Ausgang eine Änderung gestattet, während das codierte NRZ-Signal den niedrigen Pegel besitzt. Das Komplement des codierten NRZ-Signales verläuft zu einem Eingang des UND-Gatters 152 während das codierte NRZ-Signal zu einem Eingang des UND-Gatters 154 verläuft. Der Ausgang der Verriegelung 148 verläuft zu dem anderen Eingang des UND-Gatters 152, während der Ausgang der Verriegelung 150 zu dem anderen Eingang des UND- Gatters 154 verläuft. Die Ausgänge der UND-Gatter 152 und 154 bilden die zwei Eingänge des ODER-Gatters 155. Das Signal von dem ODER-Gatter 155 bildet den Ausgang des Schieberegisters.
Das Schieberegister in dem digitalen Codierer 20 ist so aufgebaut, daß mehrere Bits von einer Reihe von Registern zu einer anderen Reihe von Registern in einem Schritt weitergereicht werden können. Dies ist unterschiedlich gegenüber dem typischen Schieberegister, welches Bit von Register zu Register reicht, jeweils eines zu jedem Zeitpunkt. Wenn beispielsweise der Bitstrom zwei aufeinanderfolgende "1"-Bits besitzt, so werden die Bits in die Register 136 und 137 in einem Schritt eingegeben, was durch die NRZ-Daten gesteuert wird. Was zuvor in diesen Registern gespeichert war, wird sodann zu den Registern 138 und 139 in einem Schritt bewegt.
Die zwei Ausgänge der Umsetzer 51 und 52 wirken als Steuersignale für die Multiplexer in jedem der Register. Die Eingangssignale für die Multiplexer in jedem der Register können entweder das aktuelle codierte NRZ-Signal oder die Ausgänge anderer Register sein. Wie in Fig. 8 erkennbar, können die Daten in den Registern in paralleler Form als Worte mit zehn Bit ausgegeben werden. Der Betrieb des digitalen Codierers 20 liegt besser auf der Hand, wenn er im Zusammenhang mit der ganzen Erfindung erläutert wird.
Das in den Figuren gezeigte Ausführungsbeispiel ist konfiguriert, um ein codiertes NRZ- Signal 1111 Code 4BSB zu empfangen. Da es nur vier Vergleicher pro Sub-Quantisierer gibt und der digitale Codierer konfiguriert ist, um vier Eingangssignale zu empfangen, ist der Decodierer darauf beschränkt, ein Signal mit einem Maximum von vier aufeinanderfolgenden gleichen Bits zu lesen. Der Decodierer kann leicht konfiguriert werden, um mehr oder weniger Vergleicher zu umfassen und dadurch irgendeine Anzahl von Eingangssignalen zu dem digitalen Codierer vorzugeben. Irgendwelche dieser Änderungen fallen in den Rahmen der Erfindung.
Der Betrieb des Systems kann besser verstanden werden durch weiteres Studium der Zeittaktdiagramme in Fig. 7a sowie der Daten-Eingangstabelle in Fig. 7b. In der Zeitperiode 130a-130c werden zwei aufeinanderfolgende "1"-Bits über das codierte NRZ- Signal übertragen. Wie zuvor beschrieben, wird der Integrator 22 auf den Eingang eines "1"-Bits ansprechen, während der Integrator 24 auf den Eingang eines "0"-Bits ansprechen wird. Bei 130a wird der Integrator 22 beginnen, eine ansteigende Spannung solange auszugeben, wie ein "1 "-Bit empfangen wird. Bei 130c wird ein "0"-Bit über das codierte NRZ-Signal übertragen, welches V1 veranlaßt, auf Null zurückzukehren und den Integrator 24 veranlaßt, mit der Ausgabe des Signales V&sub2; zu beginnen. An diesem Punkt gibt der Verfolgungs- und Halteschaltkreis 26 das Signal TH&sub1; aus, welches der Größe von V&sub1; bei 130c entspricht. Der Spannungspegel von TH&sub1; ist größer als entweder Vref1 oder Vref2, was die Vergleicher 98 und 100 veranlaßt, auszulösen und den hohen Pegel einzunehmen. Der Ausgang der Verriegelungen 106 und 108 wird ebenfalls den hohen Pegel einnehmen, was durch die Signale C&sub1;&sub1; und C&sub1;&sub2; in Fig. 7a angezeigt ist. Der Ausgang aller vier Verriegelungen 102-108 wird durch den Umsetzer 132 empfangen. Da C&sub1;&sub1; und C&sub1;&sub2; den hohen Pegel besitzen und C&sub1;&sub3; und C&sub1;&sub4; den niedrigen Pegel besitzen, werden sie in das Steuersignal S1 umgesetzt, das den niedrigen Pegel besitzt, während das Steuersignal S2 den hohen Pegel besitzt.
Diese Steuersignale werden sodann in die Register 136-143 eingegeben. Das Steuersignal von dem Umsetzer 132 veranlaßt die Multiplexer in jedem der Register, das Eingangssignal "2" einzulesen. Wie in Fig. 8 ersichtlich, ist der Eingang "2" für beide Register 136 und 137 direkt mit dem codierten NRZ-Signal verbunden. Die Register 138-143 empfangen den Ausgang des Registers, der um zwei vorausgeht. Der Gesamteffekt besteht darin, daß die Register 136 und 137 mit dem codierten NRZ-Signal gefüllt werden und daß die Bits, die zuvor diese Register gefüllt haben, um zwei die Leitung nach unten bewegt werden. In diesem ersten Fall werden die Signale, die in den Registern 136 und 137 waren, in die Register 138 und 139 bewegt und die Signale, die in diesen Registern waren, werden die Leitung um zwei nach unten bewegt usw..
In Fig. 7b ist eine graphische Darstellung des Status eines jeden Speicherregisters während jeder Zeitperiode gezeigt. Zur Zeitperiode 130d ist erkennbar, daß "1"-Bits in die Register 136 und 137 eingegeben sind.
Zur Periode 130c verändert sich der Bitstrom von "1" auf "0". Das "0"-Bit veranlaßt den Integrator 24 mit der Ausgabe von V, zu beginnen. Zwischen 130c und 130d gibt der Integrator 24 eine positiv ansteigende Spannung V&sub2; aus. Bei 130d geht das codierte NRZ- Signal auf den "1"-Pegel und V, kehrt auf Null zurück. TH&sub2; steigt sodann auf die endgültige Größe von V&sub2; bei 130d an. TH&sub2; löst sodann den Vergleicher 116 aus, während die Vergleicher 110, 112 und 114 auf"0" verbleiben. Dementsprechend geht der Ausgang der Verriegelung 124 auf den hohen Pegel, während die Ausgänge der Verriegelungen 118, 120 und 122 den niedrigen Pegel aufweisen. Diese vier Signale werden in den Umsetzer 132 eingespeist. Es ist aus den Fig. 9a und 9b erkennbar, daß die zuvor beschriebene Signalkombination den Umsetzer veranlaßt, ein Steuersignal mit zwei Werten von Null auszugeben. Dieses Steuersignal veranlaßt alle Multiplexer in den Registern ihr "1"-Signal zu lesen. Das Register 136 liest das Komplement des codierten NRZ-Signales und speichert einen Wert von "0". Die verbleibenden Register lesen den Ausgang des Registers davor und speichern dieses Signal. In diesem Fall reicht jedes Register das Signal nur der Reihe nach weiter. Wie in Fig. 7b erkennbar, wird der Wert "0' in dem Register 136 gespeichert und der Wert "1", der zuvor durch dieses Register besetzt war, wird zu dem Register 137 weiterbewegt. Dieses Verfahren setzt sich für die Zeitperioden 130d-130p fort. Die in den Schieberegistern gespeicherte Information kann parallel ausgegeben werden oder in irgendeinem anderen gewünschten Format.
Vorstehend wird eine Beschreibung eines neuen und nicht auf der Hand liegenden Bitstrom-Decodierers gegeben. Der Anmelder wünscht nicht die Erfindung durch die vorstehende Beschreibung zu beschränken, sondern statt dessen die Erfindung durch die hier angefügten Ansprüche zu definieren.

Claims

1. Verfahren zum Decodieren eines codierten Non-Return-To-Zero(NRZ)-Signales, gekennzeichnet durch die Schritte:

Feststellung eines ersten Überganges in dem codierten NRZ-Signal und Ausgabe eines elektrischen Signales, welches sich in der Größe mit einer vorbestimmten Rate verändert;

Feststellung eines zweiten Überganges in dem codierten NRZ-Signal und Messung der Größe des elektronischen Signales; und

Vergleich der Größe des elektronischen Signales bei dem zweiten Übergang mit einer bekannten Größe, um die Anzahl der aufeinanderfolgenden gleichen Bits zwischen den ersten und zweiten Umschaltungen in dem codierten NRZ-Signal festzustellen.

2. Verfahren nach Anspruch 1, gekennzeichnet durch den Schritt der Speicherung und Ausgabe der aufeinanderfolgenden Bits.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das elektronische Signal eine Differentialspannung ist.

4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der erste Übergang in dem codierten NRZ-Signal eine Anstiegsflanke oder eine Abfallflanke entsprechend ist und jedem der aufeinanderfolgenden gleichen Bits zwischen den ersten und zweiten Übergängen jeweils ein Bitwert von "1" oder von "0" entsprechend zugeordnet ist.

5. Decoder zum Decodieren eines codierten Non-Return-To-Zero-(NRZ)-Signales, gekennzeichnet durch

eine Einrichtung (12) zur Feststellung erster und zweiter Übergänge in dem codierten NRZ-Signal;

eine Signal-Ausgangseinrichtung (22, 24), welche ein Signal ausgibt, das sich in der Größe mit einer vorbestimmten Rate verändert, wobei das Signal aufgrund der Feststellung des ersten Überganges ausgegeben wird; und

eine Einrichtung (26, 28; 91, 92, 109) zur Feststellung der Anzahl von aufeinanderfolgenden gleichen Bits zwischen den ersten und zweiten Übergängen durch Vergleich der Größe des Signales bei dem zweiten Übergang mit einer Gruppe von vorbestimmten Werten.

6. Decoder nach Anspruch 5. dadurch gekennzeichnet, daß die Signal- Ausgangseinrichtung ein Differential-Spannungsintegrator (22, 24) ist.

7. Decoder nach Anspruch 5, ferner gekennzeichnet durch eine Einrichtung (132; 136-145) zur Speicherung und Ausgabe der aufeinanderfolgenden gleichen Bits.

8. Decoder nach Anspruch 7, dadurch gekennzeichnet, daß die Größe der Differentialspannung mit einer Gruppe von Referenz-Differentialspannungen verglichen wird, um die Anzahl der gleichen aufeinanderfolgenden Bits festzustellen und daß die Einrichtung für die Feststellung der Anzahl aufeinanderfolgender gleicher Bits aus einer Reihe von Differential-Spannungsvergleichern (94-100; 110-116) besteht, von denen jeder an einen Differential-Spannungsintegrator (22-28) angeschlossen ist.

9. Decoder nach Anspruch 8, dadurch gekennzeichnet, daß die Anzahl der Differential-Spannungsvergleicher der Anzahl der aufeinanderfolgenden gleichen Bits entspricht, die in dem codierten NRZ-Signal statthaft sind.

10. Decoder nach Anspruch 7, dadurch gekennzeichnet, daß die Einrichtung für die Speicherung und Ausgabe der aufeinanderfolgenden gleichen Bits ein Schieberegister (132; 136-145) ist, das eine Reihe von Speicherregistern umfaßt, welche in einem Schritt die gleichen Bits in aufeinanderfolgenden Registern speichern und die Bits zu anderen Registern abwärts in der Reihe bewegen, die zuvor in den aufeinanderfolgenden Registern gespeichert wurden.

11. Decoder nach Anspruch 6, gekennzeichnet durch einen Verfolgungs- und Halteschaltkreis (26, 28), der jeweils an einen Ausgang des Differential- Spannungsintegrators (22, 24) angeschlossen ist.