DE2841079C3

DE2841079C3 - Verfahren und Vorrichtung zur Extrahierung von periodischen Taktsignalen aus einem PCM-Signal

Info

Publication number: DE2841079C3
Application number: DE2841079A
Authority: DE
Inventors: Daniel Jan Koudekerk Aan De Rijn Jarus (Niederlande)
Original assignee: STAAT DER NEDERLANDEN (STAATSBEDRIJF DER POSTERIJEN TELEGRAFIE EN TELEFONIE) DEN HAAG (NIEDERLANDE)
Current assignee: STAAT DER NEDERLANDEN (STAATSBEDRIJF DER POSTERIJEN TELEGRAFIE EN TELEFONIE) DEN HAAG (NIEDERLANDE)
Priority date: 1977-09-29
Filing date: 1978-09-21
Publication date: 1981-02-26
Also published as: FR2404972B1; CH637255A5; SE7810200L; NL7710670A; FR2404972A1; NL176420B; NL176420C; GB2007465B; IT1106031B; IT7851299A0; DE2841079A1; US4214124A; SE434448B; DE2841079B2; GB2007465A

Description

Die Erfindung betrifft ein Verfahren zur Extrahierung von periodischen Taktsignalen aus einem periodisch in einem PCM-Rahmen vorkommenden Rahmen-Synchronisierzeichen, wobei die eintreffende Bitfolge des Rahmen-Synchronisierzeichens mit einer vorgegebenen I olge verglichen wird, wobei ein erster Impulserzeuger in einer ersten Rahmenposition Taktsignale abgibt wenn die Rahmen-Synchronisierzeichen ordnungsgemäß in dieser Rahmenposition auftreten, woDei ein zweiter Impulserzeuger in einer zweiten Rahmenposition Taktsignale erzeugt wenn in dieser zweiten Rahmenpositiun eine Bitfolge auftritt die der vorgegebenen Bitfolge entspricht und wobei nach Auftreten einer Mindestanzahl aufeinanderfolgender Bitfolgen gemäß der vorgegebenen Bitfolge in der zweiten Rahmen position der die Taktimpulse abgebende erste Impulserzeuger auf den zweiten Impulserzeuger synchronisiert wird.

Ein derartiges Verfahren ist aus der GB-PS 14 86 887

bekannt. Die dort aufgezeigte Schaltungsanordnung geht von dem Prinzip aus, daß im Falle, daß mehrere identische Bitfolgen im PCM-Signal in einer Rahmenposition auftauchen, die mit der bisherigen Rahmenposition der Rahmen-Synchronisierzeichen nicht überein- stimmt es sich folglich um einen Synchronisationsfehler handeln müßte, der durch Neusynchronisation des abzugebenden Taktsignals mit den einlaufenden angenommenen Rahmen-Synchronisierzeichen behoben wird. Dabei geht diese vorbekannte Lösung davon aus,

daß bei dreimaligem aufeinan,!erfolfejr»dem Auftreten von Bitfolgen, die dem Rahmen-Synchronisierzeichen entsprechen, an einer anderen als der bisherigen Rahmenposition es sich tatsächlich um Rahmen-Synchronisierzeichen handelt, die lediglich verschoben sind.

Draufhin wird dann die Neusynchronisierung durchgeführt. Dabei bediei man sich zweier Impulserzeuger, die im Normalfall synchron laufen, aber von denen der eine Impulserzeuger beim Auftreten einer Bitfolge. die einem Rahmen-Synchronisierzeichen entspricht, mit der entsprechenden Rahmenposition synchronisiert wird. Tritt nun diese Bitfolge in der neuen Rahmenposition mindestens dreimal auf, so wird der den Taktimpuls we-tergebende andere Impulserzeuger mit dem bereits umgestellten Impulserzeuger synchronisiert und da durch wieder der Normalzustand der Synchronität der beiden Impulserzeuger hergestellt.

Nun kann ohne weiteres der Fall eintreten, daß die außerhalb der gewohnten Rahmenposition der Rahmen-Synchronisierzeichen auftretenden identischen Bitfolgen gar keine echten Rahmen-Synchronisierzeichen darstellen, sondern lediglich wiederholte, identische Nutzsignale sind, die das Rahmen-Synchronisierzeichen imitieren. Wie oben beschrieben, genügt die dreimalige Imitation eines Rahmen-Synchronisierzei chens durch ein derartiges Nutzsignal, um die Neusynchronisierung der Vorrichtung zu bewirken. Dies bedeutet natürlich auch, daß nach dem Wegfall dieser Pseudo-Rahmen-Synchronisierzeichen eine er-

neute Neusynchronisierung auf die bisherigen Rahmen-Synchronisierzeichen erforderlich wird.

Die bekannte Vorrichtung gemäß der GB-PS 14 86 887 weist daher eine erhebliche Empfindlichkeit gegen an derselben Rahmenposition aufeinanderfolgende Imitationen des Rahmen-Synchronisierzeichens auf.

Es ist daher Aufgabe der Erfindung, ein derartiges Verfahren derart zu verbessern, daß diese Empfindlichkeit gegenüber Imitationen spürbar reduziert wird.

Dies löst dit Erfindung dadurch, daß der zweite Impulserzeuger zurückgesetzt wird, wenn entweder in der nächsten zweiten Rahmenposition kein Rahmen-Synchronisierzeichen gefunden wird, oder wenn eine Mindestanzahl von Rahmen-Synchronisierzeichen aufeinanderfolgend in der ersten Rahmenposition aufgetreten ist, und daß die Mindestanzahl aufeinanderfolgender Rahmen-Synchronisierzeichen in der ersten Rahmenposition kleiner ist als die Mindestanzahl aufeinanderfolgender Rahmen-Synchronisierzeichen in der zweiten Rahmenposition.

Die Grundidee der Erfindung besteht demnach darin, nicht ohne weiteres eine Neusynchronisierung durchzuführen, wenn an einer abweichenden Rahmenposition Bitfolgen auftreten, die dem Rahmen-Synchronisierzeichen entsprechen. Vielmehr wird während des Suchvorganges überprüft, ob gleichzeitig in der bisherigen, normalen Rahmenposition weiterhin Bitfolgen auftreten, die dem Rahmen-Synchronisierzeichen entsprechen. Wenn eine Mindestanzahl derartiger Bitfolgen aufeinanderfolgend in der ersten, bisherigen Rahmenposition aufgefunden wird, unterbleibt eine Neusynchronisierung auf jeden Fall, und zwar auch dann, wenn gleichzeitig in der zweiten Rahmenposition ebenfalls Bitfolgen auftreten, die dem Rahmen-Synchronisierzeichen entsprechen. Das Prinzip besteht also darin, anzunehmen, daß in einem derartigen Fall die Wahrscheinlichkeit, daß die in der zweiten Rahmenposition auftauchenden Bitfolgen Imitationen sind, größer ist, als die Wahrscheinlichkeit, daß der Synchronismus verlorengegangen ist und gleichzeitig in der bisherigen ersten Rahmenposition Imitationen des Rahmen-Synchronisierzeichens auftauchen. Eine Neusynchronisierung wird daher nur dann durchgeführt, -venn die Mindestanzahl aufeinanderfolgender Bitfolgen in der zweiten Rahmenposition früher erreicht wird als die Mindestanzahl aufeinanderfolgender Bitfolgen in der ersten Rahmenposition.

Durch Wahl der beiden Mindestanzahlen kann man wesentlich die Systemeigenschaft bestimmen, insbesondere einen vernünftigen Kompromiß finden zwischen Imitationsempfindlichkeit und raschem Reagieren auf Synchronismusverluste.

Bei der genannten britischen Patentschrift wird lediglich die Mindestanzahl aufeinanderfolgender Bitfolgen in der zweiten Rahmenposition mit 3 angegeben, ohne jedoch zu berücksichtigen, ob in der bisherigen ersten Rahmenposition auch noch Rahmen-Syndironisierzeichen auftauchen. Durch die Berücksichtigung und den ständigen Vergleich der Bitfolgen in der ersten und der zweiten Rahmenposition wird bei der Erfindung daher die Empfindlichkeit gegenüber Imitationen des Rahmen-Synchronisierzeichens verringert, ohne daß die Ansprechschnelligkeit auf Synchronisierungsverlust geschmälert wird.

Die erfindungsgemäße Vorrichtung zur Durchführung des Verfahrens geht aus von der Vorrichtung gemäß der GB-PS 14 86 887, mit einem Zähler der bei Auftreten einer Bitfolge gemäß dem Rahmen-Synchronisierzeichen außerhalb der normalen (ersten) Rahmenposition auf Null gesetzt wird, und der bei jedem folgenden Auftreten einer derartigen Bitfolge in dieser zweiten Rahmenposition um eins weitergesetzt wird, bis ■i er eine Mindestanzahl von derartigen aufeinanderfolgenden Bitfolgen erreicht, und mit einer Entscheidungsschaltung, die von dem Zähler bei Erreichen ditse Mindestanzahl angesteuert wird, und die die Taktimpulse des ersten Impulserzeugers auf die Taktimpulse des

ίο zweiten Impulserzeugers synchronisiert

Das erfindungsgemäße Verfahren wird dadurch bewerkstelligt, daß ein weiterer Zähler in der Entscheidungsschaltung vorgesehen ist, der bei Auftreten einer Bitfolge gemäß dem Rahmen-Synchronisierzeichen in einer zweiten Rahmenposition ebenfalls auf Null gesetzt wird und der bei jedem folgenden Auftreten des Rahmen-Synchronisierzeichens in der ersten (bisherigen) Rahmenposition um eins weitergesetzt wird, bis er eine Mindestanzahl von Rahmen-Synchronisierzeichen in der ersten Rahmenposition erreicht, und daß die beiden Zähler über logische Sc! ^-.tungen derart miteinander und mit den Impulserzeuge ti verknüpft sind, daß derjenige Zähler, der zuerst seine Stellung gemäß den Mindestanzahlen erreicht, bestimmt, ob der vorhandene Takt erhaltenbleibt, oder ob auf den ermittelt., η neuen Takt synchronisiert wird.

Anschaulich ausgedrückt stellt die konkrete schaltungstechnische Realisierung des erfindungsgemäßen Verfahrens also einen Wettlauf der beiden Zähler dar, die jeweils das Auftreten der einem Rahnien-Synchronisierzeichen entsprechenden Bitfolge in der ersten Rahmenposition bzw. der zweiten Rahmenposition zählen. Erreicht derjenige Zähler, der das Auftreten dieser Bitfolge in der bisherigen, normalen Rahmenposi tion zählt, zuerst seine Mindestposition, so bleibt der bisherige Synchronismus bestehen, erreicht der andere

Zähler zuerst seine Mindestposition, so wird eine Neusynchronisierung durchgeführt. Gemäß weiteren Ausgestaltungen der erfindun^ge-

mäßen Vorrichtung wird der jeweilige Zähler auf Null zurückgesetzt, wenn in der zugehörigen ersten bzw. zwei .en Rahmenposition keine dem Rahmen-Synchro nisierzeichen entsprechende Bitfolge angetroffen wird.

Eine weitere Ausgestaltung besteht darin, daß der

Zähler, der die Bitfolge in der zweiten Rahmenposition zählt, ebenfalls auf Null gesetzt wird, wenn der andere Zähler seine Mindestposition erreicht hat, wenn also entschieden ist, daß keine Neusynchronisierung durchgeführt wird.

Die Erfindung soll nun anhand der Zeichnung erläutert werden. Darin zeigt

F i g. 1 ein Beispiel des Aufbaus eines empfangenen Datensignals, in dem jeweils nach einer festen Anzahl von D?'irbits dein Synchronisierzeichen serscheint,

F i g. 2 das Blockschaltbild einer Vorrichtung nach der Erfindung.

F i g. 3 die Vorzugsausführung einer Entscheidungsschaltung nach der Erfindung, F i g. 4 das Funktionsdiagramm der Synchronisiervor richtung nach der Emndung,

F ι g, 5 ein Deispiel eines ausgearbeiteten Schemas der Synchronisiervorrichtung nach der Erfindung und

Fig.6 ein Signal-Zeit-Diagramm der de/ Schaltung nach F i g. 5 zugeführten Daten-, Takt- und Impulssigna-

F i g. 1 zeigt einen 1 eii eines Datensignals, in dem die Bitwörter für Daten stets mit einem »d« und die Bits für die Synchronisation mit einem »s« angegeben sind. In

größeren Einheiten, wie z. B. Rahmen und Überrahmen, können die mit »s« bezeichneten Synchronisierzeichen ein ganzes Bitwort sein. Für das Funktionsprinzip der nachstehend beschriebenen Schaltung ist das nicht von prinzipieller Bedeutung. Auf der Empfangsseite sind die Zusammensetzung aller Synchronisierzeichen und ihre Position innerhalb des Signals bekannt, so daß man sich für die Konstatierung des Vorhandenseins und der Richtigkeit mit einem im richtigen Augenblick stattfindenden Vergleich des empfangenen Signals mit einem in dem Empfänger gespeicherten Zeichen begnügen kann. F i g. 2 zeigt das Blockschaltbild einer Vorrichtung nach der Erfindung, in dem 1 der Signaleingang ist. Das eintreffende Signal wird in einen Puffer 2 geleitet, und der Taktgeber 3 leitet aus dem Signal einen Taktimpuls ab. Der Puffer 2 hat eine Verbindung 4 mit der Vergleichsschaltung 5 mit einem Ausgang 6, der eine logische »1« führt, wenn das empfangene Signal mit dem Bezugssynchronisierzeichen übereinstimmt, und einem ^Mcnonc* 7 /jer eine !o**iSChS "!" führ* V/C"" ti«¹»

empfangene Signal mit dem Bezugssynchronisierzeichen nicht übereinstimmt. Die Ausgänge 6 und 7 sind mit einer Entscheidungsschaltung 8 verbunden, die ihrerseits überdies mit einem Impulserzeuger 9, der für die weiter oben erwähnte Suchaktion benutzt wird, und einem Impulserzeuger 10 verbunden ist, der den für die dahinterliegende Anordnung erforderlichen Synchronisierimpuls erzeugt. Der Impulserzeuger 9 empfängt von dem Taktgeber 3 ein Signal und produziert jeweils nach Empfang einer festen Anzahl Bits einen Impuls. Dieser Impuls wird über den Ausgang 11 der Entscheidungsschaltung 8 zugeführt. Der Impulserzeuger kann über den Eingang 12 durch die Entscheidungsschaltung 8 zurückgesetzt werden. Auch der Impulserzeuger 10 ist mit dem Taktgeber 3 verbunden, hat einen mit der Entscheidungsschaltung 8 verbundenen Rücksetzungseingang 13 und einen Ausgang 14, der zum Zweck der Weitergabe des Synchronisierimpulses an die dahinterliegende Anordnung überdies mit dem Ausgang 15 der Synchronisiereinheit gekoppelt ist.

Die Impulserzeuger 9 und 10 laufen, wenn während einiger Zeit ein richtiges Synchronisierzeichen empfangen worden ist, synchron. Sowie ein falches Synchronisierzeichen eintrifft, geht dieser Synchronismus verloren und wird der Impulserzeuger 9 beim nächsten, innerhalb des empfangenen Signals gefundenen, richtigen Synchronisierzeichen zurückgesetzt. Damit ist die Suchaktion gestartet und wird so lange fortgesetzt, bis das Synchronisierzeichen einige Male nacheinander innerhalb des empfangenen Signals gefunden wird. Dann konstatiert die Entscheidungsschaltung 8, daß der Rhythmus des Impulserzeugers 9 richtig ist und synchronisiert den Impulserzeuger 10 mit dem Impulserzeuger 9.

Die Funktion des Puffers 2, des Taktgebers 3, der Vergleichsschaltung 5 und der Impulserzeuger 9 und 10 ist allgemein bekannt und wird also hier nicht näher behandelt

F i g. 3 ist die Darstellung einer Vorzugsausführung der Entscheidungsschaltung 8, die Eingänge 6,7,11 und 14, Ausgänge 12, 13 und 15 hat, sowie einen ersten Zähler 16 mit dem Taktgebereingang 17, dem Berichtigungseingang 18 und dem Ausgang 19, der dem einstellbaren Zählerwert entspricht sowie einen zweiten Zähler 20 mit einem Berichtigungseingang 21, einem Taktgebereingang 22, einem Null-Ausgang 23 und einem Eingang 24.. der dem einstellbaren Zahlerwert entspricht Weiter besitzt die Schaltung UND-Glieder 25, 26, 27, 28, 29, 30 und 31 sowie ein ODER-Glied 3; Am Eingang 11 erscheint eine logische »I«, wenn de Impulserzeuger 9, der zu einer Suchschaltung gehört einen Impuls produziert. Am Eingang 14 trscheini eim »I«, wenn der Impulserzeuger 10 einen Impul produziert. Wird in dem Augenblick, zu dem eil Synchronisierimpuls am Eingang 14 erscheint, eil richtiges Synchronisierzeichen empfangen (der Einganj 6 führt eine »I«), dann wird über das UND-Glied 27 de

in Taktgebereingang 17 des Zählers 16 »I« und der Slam des Zählers 16 erhöht sich um eins. Der Zähler geht nacl jedem Impuls des UND-Glieds 27 weiter, bis de Endstand erreicht ist, der beibehalten wird. Bein Erscheinen des Zählerstands 7"2 erscheint am Ausganj

'■> 19 eine »1«, die dafür sorgt, daß dem Berichtigungsein gang 21 des Zählers 20 über die Glieder 29 und 32 eim »!«zugeführt wird, so daß auch am Ausgang 23 eine »l< erscheint und der Ausgang 12 ebenfalls in den Stand »l< kommt. Dadurch wird der Impulserzeuger 9 mit den

ipUUVI CVUgWI IVJJIIMIfUIIIJKIt

genen Signal ein falsches Synchronisierzeichen gefun den. dann erscheint eine »1« am Eingang 7, so daß bein Erscheinen einer »1« am Eingang 14 dem Berichtigungs eingang des Zählers 16 über das UND-Glied 28 eine »1 <

'■> zugeführt wird. Dadurch wird der Zähler 16 in der Null-Zustand zurückgesetzt. Ist inzwischen der Impuls erzeuger 9 mit dem Impulserzeuger 10 synchronisier! dann erscheint an den Eingängen Il und 14 gleichzeitig eine 1«, so daß bei Empfang eines falscher

in Synchronisierzeichens dem Berichtigungseingang 21 des Zählers 20 über die Glieder 25 und 32 eine »1< zugeführt wird. Dadurch wird der Zähler auf NuI zurückgesetzt.

Das Suchverfahren

Wird an einer willkürlichen Stelle in dem empfange nen Signal ein richtiges Synchronisierzeichen gefunder dann erscheint am Eingang 6 eine »1« und am Ausganj 12 wird über das Glied 30 eine »1« zugeführt, so daß de

4M Impulserzeuger 9 zurückgesetzt wird und die Impulser zeuger 9 und 10 nicht mehr synchron sind. De Impulserzeuger 10 gibt über den Ausgang 15 de dahinterliegenden Anordnung auch weiterhin Synchro nisienmpulse. Der Impulserzeuger 9 nat die MicnaKtioi gestartet. Beide Zähler sind in den Null-Zustam zurückgesetzt.

Der Empfang des falschen Synchronisierzeichen: kann zwei Ursachen haben:

1. in dem Synchronisierzeichen kommen ein ode

mehrere falsche Bits vor, oder 2. der Synchronismus ist verlorengegangen. Zu 1: Anzunehmen ist, daß in dem Augenblick, zu den der Impulserzeuger 10 einen Impuls sendet, eii richtiges Synchronisierzeichen gefunden wird Dann wird der Stand des Zählers 16 fiber da: Glied 27 um eins erhöht Der Empfang de: richtigen Synchronisierzeichens erhöht den Stanc des Zählers 16 um eins, bis der Stand T2 erreich ist Dadurch kommt der Ausgang 19 auf »1«, um der Berichtigungsemgang 21 des Zählers 2( kommt Ober die Glieder 29 und 32 ebenfalls au »1«. Danach kommt das weiter oben skizziert« Verfahren wieder in Gang. Zu 2: Hier gibt es zwei Möglichkeiten:

2.1 Gleichzeitig mit dem Impuls des Impulserzeu gers 9 am Eingang 11 wird ein falsche: Synchronisierzeichen empfangen. Dann wire

der Zähler 20 über die Glieder 25 und 32 in den Null-Zustand gebracht, und nach Empfang des ersten richtigen Synchronisierzeicher.s erscheint am Ausgang 12 eine »I«, so daß der Impulserzeuger 9 zurückgesetzt wird und sich das Suchen in dem empfangenen Signal auf eine andere Stelle konzentriert;
2.2 gleichzeitig mit dem Impuls des Impulserzeugers 9 am Eingang 11 wird ein richtiges Synchronisierzeichen gefunden, so daß der Taktgebereingang des Zählers 20 über das Glied 26 auf »1« kommt und der Stand dieses Zählers sich um eins erhöht. Ist diese Situation mehrere Male nacheinander aufgetreten, dann erreicht der Zähler 20 den Stand 7Ί. Das gibt an, daß das richtige Synchronisierzeichen im Augenblick des Impulses des Impulserzeugers 9 am Eingang 11 empfangen wird, so daß die Suchaktion eingestellt werden kann. Die Berichtigungsaktion findet nun dadurch statt, daß am Ausgang 13 über das Glied 31 eine»l« zugeführt wird. Dadurch wird der Impulserzeuger 10 zurückgesetzt und mit dem Impulserzeuger 9 synchronisiert.

Aus dem Vorhergehenden ist abzuleiten, daß ein Synchronisierfehler erst nach Empfang von 72 falschen Synchronisierzeichen signalisiert und nach Empfang von 71 richtigen Synchronisierzeichen berichtigt wird. Das impliziert, daß der Wert Π größer sein muß als der Wert T2. Die Festsetzung der Werte 71 und 72 ist für uie optimale Wiederherstellung des Synchronismus wichtig. Das Verhältnis zwischen den Werten 71 und 72 aber ist vom System abhängig.

Es versteht sich von selbst, daß auch andere Ausführungen der beschriebenen Schaltung als die, die in Fig.3 dargelegt ist, denkbar sind. So läßt sich mit einem Ersatz der UND- und ODER-Glieder durch andere Logikschaltungen der gleiche Effekt erzielen. Zu erwähnen ist noch, daß sich eine Schaltung der beschriebenen Art, gerade dank ihrer vielseitigen Verwendungsmöglichkeiten und ihres einfachen Aufkqnc aitcarAVAtnhnAt für flip Aucffthntncr in Form pinpr

Mikroschaltung eignet, wobei dann die Ausgänge der Zähler 16 und 20 für die systemabhängige Einstellung der Werte 71 und Tl nach außen liegend ausgeführt werden können.

In Fig.4 ist das Verfahren nach der Erfindung in einem Diagramm wiedergegeben.

Die Zustände werden nachstehend anhand des Stands der Zähler 16 und 20 erläutert:

Zustand	Stand des	Stand des	Bemerkungen
	Zählen 20	Zählers 16
A₀	0	S= 72
Ai	O	0
^	_	<72	Stand des Zählers 16
			wird um 1 erhöht
Ay	>O	0
C,	<T\	-	Stand des Zählers 20
			wird um 1 erhöht
C₂	O	>0
R	π	-	Impulserzeuger 9 ist
			mit Impulserzeuger 10
			synchronisiert

Die Andeutung 5 gibt zu erkennen, daß das Synchronisierzeichen gefunden wird, wenn ein Impuls am Ausgang 14 des Impulserzeugers 10 erscheint; die Andeutung e gibt zu erkennen, daß das Synchronisier-

Ί zeichen gefunden wird, wenn ein Impuls am Ausgang 11 des Impulserzeugers 9 erscheint. Bei normalem Synchronismus bleibt das System im Zustand Ao, was mit dem umlaufenden Pfeil s angegeben ist. Der Nichtempfang eines richtigen Synchronisierzeichens zu

ίο den genannten Zeitpunkten ist mit s bzw. e angedeutet. Wird einmal nicht im richtigen Augenblick das richtige Synchronisierzeichen empfangen, dann entsteht Zustand A\ dadurch, daß der Zähler 20 in den Null-Zustand zurückgesetzt wird. Dadurch wird die Suchaktion

Γ) gestartet.

Wie bereits gesagt, kann das Finden eines falschen Synchronisierzeichens zwei Ursachen haben, nämlich

1. ein vereinzelter Bitfehler im Synchronisierzeichen.

wahrscheinlich wieder richtig sein, wodurch Zustand Aj entsteht,

2. der Synchronismus ist verlorengegangen. Dann wird nach einigem Suchen ein Synchronisierzeichen zu dem von dem Impulserzeuger 9 bezeichne-

'' ten Zeitpunkt gefunden, wodurch Zustand Q entsteht, der erhalten bleibt, solange das Synchronisierzeichen zu dem von dem Impulserzeuger 9 angegebenen Zeitpunkt gefunden wird, höchstens aber 71 mal. Wenn das Zeichen 71 mal gefunden

worden ist, entsteht der Zustand J?, in dem der Impulserzeuger 10 mit dem Impulserzeuger 9 synchronisiert wird. Nach Empfang des nächsten richtigen Synchronisierzeichens entsteht Zustand A2.

j) Nachdem ein richtiges Synchronisierzeichen 72 mal eingegangen ist, ändert sich der Zustand A2 wieder in Zustand Ao. Der Voraussetzung von 72 richtigen Synchronisierzeichen nacheinander muß entsprochen werden, um zu vermeiden, daß die Vorrichtung dadurch in den Ruhezustand (Ao) kommt, daß ein oder mehrere Male zu Nachrichtenzeichen gehörige Bits für Synchronisierzeichen angesehen werden.

Im Zustund 4_?£iht e<s vier Möglichkeiten:

1. Das Synchronisierzeichen wird 72 mal nacheinander richtig empfangen. Daraus ergibt sich Zustand A₀.

1. Es tritt ein vereinzelter Bitfehler auf, wodurch sofort eine Suchaktion gestartet wird. Das Synchronisierzeichen aber wird weder zu dem vom Impulserzeuger 9, noch zu dem vom Impulserzeuger 10 angegebenen Zeitpunkt gefunden. Dadurch entsteht Zustand Ci. Da es sich um einen vereinzelten Bitfehler handelt, wird beim folgenden Impuls des Impulserzeugers 10, wenn das Synchronisierzeichen — vorausgesetzt daß es richtig empfangen wird — eintrifft, Zustand Ai wiederhergestellt

3. Der Synchronismus geht wieder verloren, d. h. zu den von den Impulsgebern 9 und 10 angegebenen Zeitpunkten wird das Synchronisierzeichen nicht gefunden. Dadurch entsteht über Zustand Cj Zustand A\ und das weiter oben beschriebene Verfahren wird durchgeführt

4. Der Synchronismus geht verloren, zu dem von dem Impulserzeuger 9 angegebenen Zeitpunkt wird aber doch ein Synchronisierzeichen gefunden. Dann ergibt sich Zustand Q.

Zustand Ai wird auf die in dem Diagramm angegebene Weise erreicht und verlassen. Dieser Zustand ist ein Zwischenzustand, über den A\ und Q wieder erreicht werden können, nachdem im Zustand Q zu keinem der von den Impulserzeugern 9 und 10 angegebenen Zeitpunkten ein Synchronisierzeichen gefunden worden ist oder wenn im Zustand R zu dem von den dann svnchron laufenden Impulserzeugern 9 und 10 angegebenen Zeitpunkt kein Synchronisierzeichen gefunden wurde.

Fig.5 zeigt als Ausführungsbeispiel das Schema einer Synchronisiervorrichtung nach der Erfindung. In dem über den Eingang 1 eintreffenden Signal ist pro 8 Bits 1 Synchronisierbit enthalten. Diese Synchronisierbits haben abwechselnd den Wert »I« oder »0«. Die Vergleichsschaltung 5 vergleicht jedes am Eingang 1 eintreffende Bit mit dem an der 8. Stelle des Schieberegisters 2 vorliegenden Bit.

Fig.6 zeigt die zeitliche Position einer Reihe von Signaien nach F i g. 5:

— Zeile a zeigt das Ausgangssignal der Taktgeberschallung 3,

— Zeile b das am Eingang 1 eintreffende Datensignal. Dabei sind die mit 5 t, 52 und 53 angegebenen Bits Synchronisierbits,

— Zeile c zeigt das am Ausgang des Schieberegisters 2 (F i g. 5) erscheinende Signal,

— Zeile d die Lage des Impulssignals des Impulserzeugers 33 (F i g. 5) am Ausgang 34 (F i g. 5) und

— die Zeilen e und f zeigen die Impulssignale an den Ausgängen 6 bzw. 7 (F i g. 5).

Am Ausgang 6 entsteht ein Impuls, wenn die zwei Datenbits auf d^n Zeilen b und c voneinander abweichen; am Ausgang 7 entsteht ein Impuls, wenn die zwei Datenbits auf den Zeilen b und c einander gleich

¹S sind.

Der Gebrauch des Impulses (F i g. 6, Zeile d) des Impulserzeugers 33 ist erwünscht, um die Nichteindeutigkeit von Signalen zu vermeiden, die dadurch entsteht, daß die Impulsflanken des Daten- und des Taktgebersignals sich nicht völlig decken. Die Impulserzeuger 9 und 10 sind hier als Achtteiler ausgeführt, weil die Untersuchung, ob die Synchronisierbits übereinstimmen oder nicht, nur einmal pro 8 Bits ausgeführt zu werden braucht. Die Entscheidungsschaltung 8 besteht in dieser

i> AusfUhrungsform aus den Zählern 16 und 20, drei Negatoren 39, 40 und 41, vier NOR-Gliedern 42, 43,44 und 45, drei UND-Gliedern 28, 46 und 47 und drei NAND-Gliedern 48, 49 und 50. Eine weitere Beschreibung der Arbeitsweise dieser Ausführungsform kann

λι nach der Beschreibung der F! g. 2 uiiii 3 ui'iici'bleiben, denn die mit dieser Ausführungsform erzielten Resultate sind die gleichen. Das UND-Glied 46 ist aufgenommen, damit d<;r Impulserzeuger 10 in zuverlässiger Weise zurückgesetzt werden kann. Die Funktion des UND-Glieds 47 stimmt mit der des UND-Glieds 31 (Fig.3) überein. Die aus dem Negator 41 und dem NOR-Glied 45 bestehende Schaltung, die dazu dient, die über den Ausgang 15 zu sendenden Synchronisierimpulse für einander gerade nicht genau deckende Signal-

jo übergänge unempfindlich zu machen, braucht nicht in die Entscheidungsschaltung 8 eingebaut zu sein, sondern kann auch außerhalb der Schaltung montiert werden.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Verfahren zur Extrahierung von periodischen Taktsignalen aus einem periodisch in einem PCM-Rahmen vorkommenden Rahmen-Synchronisierzeichen, wobei die eintreffende Bitfolge des Rahmen-Synchronisierzeichens mit einer vorgegebenen Bitfolge verglichen wird, wobei ein erster Impulserzeuger in einer ersten Rahmenposition Taktsignale abgibt, wenn die Rahmen-Synchronisierzeichen ordnungsgemäß in dieser Rahmenposition auftreten, wobei ein zweiter Impulserzeuger in einer zweiten Rahmenposition Taktsignale erzeugt, wenn in dieser zweiten Rahmenposition eine Bitfolge auftritt, die der vorgegebenen Bitfolge entspricht, und wobei nach Auftreten einer Mindestanzahl aufeinanderfolgender Bitfolgen gemäß der vorgegebenen Bitfolge in der zweiten Rahmenposition der die Yaktimpulse abgebende erste Impulserzeuger auf den zweiten impulserzeuger synchronisiert wird, dadurch gekennzeichnet, daß der zweite Impulserzeuger (9) zurückgesetzt wird, wenn entweder in der nächsten zweiten Rahmenposition kein Rahmen-Synchronisierzeichen gefunden wird, oder wenn eine Mindestanzahl (T2) von Rahmen-Synchronisierzeichen aufeinanderfolgend in der ersten Rahmenposition aufgetreten ist, und daß die Mindestanzahl (T2) aufeinanderfolgender Rahmen-Synchronisierzeichen in der ersten Rahmenposition > "einer ist als die Mindestanzahl (Tl) aufeinanderfolgender Rahroen-Synchronisierzeichen in der zweiten Rahmenposition.

2. Vorrichtung zur Durchführung des Verfahrens nach Anspruch 1. mit einem Zähler, der bei Auftreten einer Bitfolge gemäß dem Rahmen-Synchronisierzeichen außerhalb der normalen (ersten) Rahmenposition auf Null gesetzt wird und der bei jedem folgenden Auftreten einer derartigen Bitfolge in dieser zweiten Rahmenposition um eins weitergesetzt wird, bis er eine Mindestanzahl von derartigen aufeinanderfolgenden Bitfolgen erreicht, und mit einer Entscheidungsschaltung, die von dem Zähler bei Erreichen dieser Mindestanzahl angesteuert wird und die die Taktimpulse des ersten Impulserzeugers auf die Taktimpulse des zweiten Impulserzeugers synchronisiert, dadurch gekennzeichnet, daß ein weiterer Zähler (16) in der Entscheidungsschaltung (8) vorgesehen ist, der bei Auftreten einer Bitfolge gemäß dem Rahmen-Synchronisierzeichen in einer zweiten Rahmenposition ebenfalls auf Null gesetzt wird und der bei jedem folgenden Auftreten des Rahmen-Synchronisierzeichens in der ersten (bisherigen) Rahmenposition um eins weitergesetzt Wird, bis er eine Mindestanzahl (Tl) von Rahmen-Synchronisierzeichen in der ersten Rahmenposition erreicht, und daß die beiden Zähler (20, 16) über logische Schaltungen derart miteinander und mit den Impulserzeugern (9, 10) verknüpft sind, daß derjenige Zähler (20, 16), der zuerst seine Stellung gemäß den Mindestanzahlen (Ti, T2) erreicht, bestimmt, ob der vorhandene Takt erhalten (Tl) bleibt oder ob auf den ermittelten neuen Takt synchronisiert wird (TX).

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der jeweilige Zähler (16, 20) auf Null zurückgesetzt wird, wenn in der ersten bzw. zweiten Rahmenposition keine dem Rahmen-Synchronisierzeichen entsprechende Bitfolge vorhanden ist

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Zähler (20) ebenfalls auf Null zurückgesetzt wird, wenn der weitere Zähler (16) seine Mindestposition (TX) erreicht hat