DE2815674A1 - Anordnung zur zeitzyklussteuerung - Google Patents

Description

281R67A

Anmelderin: International Business Machines

Corporation, Armonk N.Y., 10504

blu-bd

Anordnung zur Zeitzyklussteuerung

Die Erfindung bezieht sich auf eine Anordnung der im Oberbegriff des Anspruches 1 genannten Art; insbesondere auf eine Gerätesteuerung, welche Zeitverzögerungen zwischen Steuersignalen einschließt.

Es ist des öfteren erforderlich, daß in einem datenverarbeitenden System Geräte durch Signale zu diskreten Zeitpunkten zu steuern sind. Diese Zeitpunkte können in ihrem zeitlichen Abstand variieren. Als Beispiel sei ein Drucker genannt, bei dem verschiedene Funktionen, wie z.B. der Papiervorschub oder die Druckkopfbewegung durch Schrittmotore gesteuert werden. Die Motorsteuersignale müssen zu bestimmten Zeitpunkten auftreten, wenn z.B. eine effiziente gleichförmige Bewegung erzielt werden soll. Außerdem müssen während der Beschleunigung der Bewegung die Zeitverzögerungen zwischen den Pulsen kontinuierlich abgeschwächt werden und während einer Abbremsung müssen die Zeitverzögerungen eine Folge von entsprechend ansteigenden Zeitperioden sein, um ein Auslaufen der Bewegung bis zu einem vorgesehenen Stillstand zu bewirken.

Es ist bekannt, einen Verzögerungszähler vorzusehen, welcher mit einem Wert, zur Erzeugung eines Signals bei einem bestimmten Zählerstand, geladen wird. Wo die Steuerfolge eine Aufeinanderfolge von zusammenhängenden Verzögerungen erfordert, entweder mit der gleichen oder mit einer unterschiedlichen 'Zeitdauer, muß das Laden des VerzogerungsZählers erfolgen,

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bevor der nächste Puls empfangen wird, welcher den Zähler aufwärts- oder abwärts treibt.

Ein Aussetzen des Ladens des Zählers vor diesem Vorgang, würde einen Fehler zur Folge haben, der eine falsche Operation des gesteuerten Gerätes bedingt, wenn nicht gar einen kompletten Fehllauf oder zumindest eine unangemessene Aktion.

Es ist Aufgabe der Erfindung, eine verbesserte Steuerschaltung für die Erzeugung einer Folge von Signalen vorzusehen, welche durch vorbestimmte Verzögerungszeiten voneinander getrennt sind.

Desweiteren sollen diese Signale genaue Zeitrelation zu einem ■ Referenzzeitpunkt und zueinander haben. Außerdem soll das Überwachen der Zeitrelationen einen geringen Aufwand erfordern+

Diese Aufgabe wird erfindungsgemäß in vorteilhafter Weise durch die im kennzeichnenden Teil des Anspruches 1 genannten Maßnahmen gelöst.

Weitere Merkmale der Erfindung sind den Unteransprüchen zu entnehmen. Nach der vorliegenden Erfindung wird somit ein kontinuierlich laufender Zähler verwendet, zu welchem ein Zählerwert algebraisch addiert wird. Diese Betriebsweise hat ■verschiedene Vorteile. Da der Zähler kontinuierlich läuft, sind alle zeitgesteuerten Vorgänge auf eine bestimmte Zeit-.referenz bezogen. Es gibt auch keine Verlustzeit am Start ;einer Periode, die durch eine Verzögerung des Ladens der Zählers hervorgerufen werden könnte. Der Wert für eine Folgeverzögerung kann zwischen aufeinanderfolgenden Zählpulsen zu irgendeiner Zeit vor Ablauf der einzuführenden Folge-Verzögerungsperiode zum Zählerstand addiert werden. Ein Aus-

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C*

führungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und wird im folgenden näher beschrieben.

¹Es zeigen:

Fig. 1 eine schematische Darstellung der Steuer-

schaltung mit den wesentlichen Teilen einer : zugeordneten Verarbeitungseinheit/

!Fig. 2 eine vereinfachte Darstellung eines Block

diagramms mit den Schritten zur Durchführung der Zeitverzögerungssteuerung für die An-

; Ordnung nach Fig. 1,

iFig. 3 eine schematische Zeitdarstellung der

i prinzipiellen Steuersignale in Relation

i zu den Verarbeitungsinstruktionszyklen.

,Fig. 1 zeigt die Zeitverzögerungs-Steuerschaltung der Er-' findung in Zusammenhang mit einer Verarbeitungseinheit 10. JDie Verarbeitungseinheit 10 schließt Adressiermittel für den !Zugriff eines externen Steuerspeichers 11 ein; sie enthält jein Instruktionsadreßregister 12, mit welchem ein Adreßabjrufregister 13 und ein Paar von Seitenregistern 14 und 15 verbunden sind. Eine Adresse als Ausgabe des Instruktionsadreßregisters 12 und der Seitenregister 14 und 15 wird zum Steuerspeicher 11 übertragen und bedingt dort die Auswahl einer in das Instruktionsausführungsregister 16 zu ladenden Instruktion, welche dann decodiert und auf den Datenweg 17 gegeben wird. Der gemeinsame Datenweg 17 ist auch an eine arithmetische und logische Einheit 18 mit zugeordneten Eingaberegistern 19 und 20 angeschlossen, sowie an eine Folge von Registern 21 bis 26 für den Zugriff eines Datenspeichers

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(nicht dargestellt) auf der Sammelleitung 34, und an eine Serie von Allzweckregistern 27 bis 29 und eine Serie von Registern 30 bis 33, die für die Ein/Ausgabegeräte benutzt werden. Der Datenweg 17 ist acht Bits weit, die Speichersammelleitung 34 hat eine Breite von 33 Bits unter Einschluß von 16 Adreßbits von entweder der Kombination von dem Speicheradreßregister 21 und dem Speicheradreßregister 22 oder von dem Speicheradreßregister 21 und dem Speicheradreßregister und der acht Bits vom Speicherdatenregister 25 und der acht Bits vom Speichersteuerregister 26. Das verbleibende Bit ist ein Paritätsbit.

Die vier den Eingabe/Ausgabesteuerungen zugeordneten Register sind das Ein/Ausgabeadreß- und Steuerregister 30, das Ein/Ausgabedatenregister 31, das Ein/Ausgabedatenregister 32 und das Ein/Ausgabeabfühl- oder Statusregister 33. Ein Bit von dem Acht-Bit-Ein/Ausgabeabfühl- oder Statusregister 33- im folgenden als nächstes Vorgangsabfühlbit bezeichnet- wird im Zusammenhang mit dem Zeitgebungsschaltkreis für den nächsten Vorgang (das nächste Ereignis) benutzt. Die Leitung 35 ist mit diesem Bit in einer solchen Weise verbunden, daß das Bit gesetzt wird durch ein Ausgangssignal auf Leitung 35.

In Fig. 2 überwacht die Verarbeitungsfolge in ihrem Zyklus periodisch das Abfühl™ oder Statusregister 33, um zu bestimmen, ob irgendein Bit an ist, was eine Anforderung darstellen würde, ein Gerät zu bedienen. Unter Beachtung des nächsten Vorgangs-Abfühlbits kehrt die Verarbeitungfolge zu anderen Aktivitäten zurück, wenn das Bit nicht an ist. Wenn dieses Bit an sein sollte, dann schreitet die Verarbeitung fort, um den Verzögerungswert für den nächsten Vorgang als einen Wert ,des Zählregisters 37 zu bestimmen. Dieser Wert wird auf dem Datenweg 17 vorgegeben und zum Zähler 37 durch das UND-Glied

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bei Auftreten eines Ladezählsignales durchgeschaltet.

Das Zählregister 37 ist in aktueller Weise ein Zähler mit Durchschaltmöglichkeit zum Datenweg 17; es wird aufwärts durch den Ausgang des Dividiere-durch-sechs-Zählers 42 beaufschlagt. Wenn die Verarbeitung auf ein nächstes Vorgangs-Abfühlbit im Register 33 im Einzustand stößt, wird ein Instruktionszyklus initiiert, welcher bedingt, daß der nächste Vorgangs-Wert zu dem Zählerstand im Register 37 addiert und das Resultat im Zählerregister 37 gespeichert wird.

Wie in Fig. 3 gezeigt wird, ist der Instruktionszyklus in R-, B- und Α-Zeiten aufgeteilt, welche jeweils in vier Teile aufgegliedert sind entsprechend der als Systemtakt bedienenden Oszillator-Ausgabe. Während eines Instruktionszyklus wird ;das ALU 18 B-Register während der B-Zeit geladen, das A-Register 19 während der Α-Zeit und das Resultat in das Register zurückgespeichert, von welchem das Α-Register während der R-Zeit geladen wurde. Wenn die Verarbeitung auf ein nächstes Vorgangs-Abfühlbit im Register 33 im Einzustand stößt, wird das nächste Vorgangszeitintervall aus dem Datenspeicher erfaßt und in das ALU B-Register 20 während der Instruktionszyklus B-Zeit geladen; auf das Zählregister 37 wird Zugriff genommen und der in das ALU A-Register 19 während. der Instruktionszyklus-A-Zeit geladene Wert und das Resultat der Addition wird in das Zählerregister 37 während der Instruktions zyklus-R-Zeit zurückgespeichert. Der Instruktions- , 'puls, der den Dividiere-durch-sechs-Zähler 42 hochschaltet, ist das am Ende der R4-Zeit auftretende -REG.Tor-Steuerungs-Signal. Das wirksame Hochschalten, sowohl des Dividiere-durch-, sechs-Zählers 42 und des Zählregister 37 aus Anlaß jedes sechsten Instruktionszyklus tritt während der Bi-Zeit auf. Der Instruktionszyklus, welcher den nächsten Vorgangswert zum

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Inhalt des Zählerregister 37 addiert, wird nach der Bi-Zeit initiiert (mit dem Zählerregister-37-Lese-Zugriff während der Α-Zeit) und abgeschlossen, wenn das ALU Resultat in das Zählerregister 37 gestellt wird, startend mit dem positiv werdenden Signal -REG.Tor-Steuerung 1 am Ende der R3 Zeit. So würde irgend ein Taktsignal vom Zähler 42, welches das Zählerregister 37 hochschaltet, vor dem Instruktionszyklus oder nachfolgend auftreten, wobei die neue oder nächste Vorgangsverzögerung zum aktuellen Inhalt des Zählers addiert wird.

Ebenso wird ein "nächster Vorgang" durch das UND-Glied 39 vom Datenweg 17 zum Register 40 durchgeschaltet. Obgleich das Register 40 mit Acht-Bit-Datenweg 40 verbunden ist, sind nur vier Bitpositionen für eine besondere Operation erforder- : lieh, wie z.B. das Aktivieren von vier Windungen eines bifilar gewickelten Schrittmotors. In verschiedenen Anwendungen kann eine andere Anzahl von den acht Bits einschließlich des Acht-Bitregisters benutzt werden. Wenn der Zähler 37 und ; das Register für den nächsten Vorgang geladen worden sind, '; wird das nächste-Vorgang-Abfühlbit im Register 33 ausgeschal- i tet und die Verarbeitungsfolge wendet sich anderen Verarbei- ■ tungsaktivitäten zu.

Der Zähler 37 läuft kontinuierlich mit den gezählten Pulsen

als Funktion der Verarbeitungseinheits-InstruktionsZykluszeit. Wie gezeigt wird, werden die Instruktionszyklen auf Leitung 41 an den Dividiere-durch-sechs-Zähler 42 angelegt, so daß die Pulse, die den Zähler 37 hoch oder abwärts schalten, sechsmal so lang sind wie die Periode eines Instruktions-Izyklus. Als Beispiel in Verbindung mit einem 5.33 Mikrosekundenzyklus-Zeitprozessor ist das Intervall zwischen den Pulsen, welche durch den Zähler 37 empfangen werden, 32 Mikro-

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Sekunden lang. Entsprechend kann der Zähler 37 Zeitverzögerungen als Vielfache von 1 bis 256 mal der 32 Mikrosekunden Zeitperiode vorsehen. Der Zähler 37 zählt kontinuierlich als eine Funktion der Ausgabe des Verarbeitungseinheitstaktes oder des Oszillators. Obgleich die Zeitgebung für den nächsten Vorgang in Zuordnung zum Zähler 37 synchron ist bezüglich :des Verarbeitungseinheitsinstruktionszyklus, laufen der Prozessor und der Schaltkreis für die Zeitgebung des nächsten ^Vorganges asynchron zueinander.

Wenn der Zähler 37 einen Wert oder eine Kondition erreicht, bei :der sein Ausgang (acht Bitpositionen) den Eingangskonditionen ,des UND-Gliedes 43 genügt, so erscheint auf Leitung 35 ein jAusgangssignal. Das Signal auf der Leitung 35 setzt das !UND-Glied 44 in die Lage, den Inhalt der Bits 0 bis 3 von dem |Register 40 für den nächsten Vorgang zu den Bitpositionen JO bis 3 des Registers 45 für den aktuellen Vorgang durchzujschalten. Dieses Signal wird auch zum Abfühl- und Statusregister 33 geleitet, um das nächste Vorgangs-Abfühlbit auf iEin zu setzten. Das mit dem Datenweg 46 verbundene Gerät wird darauf im Zusammenhang mit dem Inhalt des Registers 45 gesteuert.

lim Betrieb ist der Wert, welcher in den Zähler 37 durch Addition zu dem darin befindlichen Wert geladen wird, das Komplement des Verzögerungswertes. Der Zähler 37 wird hochgezählt durch die Ausgabe des Zählers 42 und das UND-Glied 43 schaltet beim Auftreten aller seiner Eins-Eingangskonditionen durch. Wenn z.B. die nächste Zeitperiode eine 50fache Verzögerung der an den Zähler 37 angelegten Pulsrate aufweisen ■ soll, wird vor Erreichen des Zählerstandes 49 ein Wert von ; 206 zu dem Wert im Zähler addiert, welcher von 0 (alles Nullen); bis 255 (alles Einsen) zählt. ■!

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Wenn die Eingabe vom Zähler 42 benützt würde, um den Zähler 37 abwärts zu zählen, und wenn das UND-Glied 43 bei einer Nullkondition durchschalten würde, so würde der aktuelle für die Zeitverzögerung repräsentative Wert in den Zähler 37 eingegeben werden. Würde das UND-Glied 43 bei einer Eins-Kondition durchschalten, so betrüge der in den Zähler 37 eingegebene Wert den gewünschten Verzögerungswert -1, so daß ein UND-Glied-43-Ausgangssignal auftreten würde, wenn der Zähler-37-Ausgang (alles) "Einsen" aufweisen würde, gefolgt von einem Zählerüberlauf (alles "Nullen").

Entsprechend kann auf Leitung 35 bei irgendeinem festgelegten Wert des Zählers 37 ein Signal auftreten durch Einfügen von Invertern in ausgewählte Eingabeleitungen zum UND-Glied 43 oder durch Modifizierung des zum Zähler 37 addierten Wertes, wenn das UND-Glied 38 durchgeschaltet wird durch das Ladezählsignal oder durch eine Kombination davon.

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Leerseite

Claims (4)

2 ö 1 h 6 7 A PATENTANSPRÜCHE

1. Anordnung zur Steuerung von Zeitzyklen gleicher und/ oder unterschiedlicher Zeitdauer durch Vorgabe eines elektrischen Startimpulses für jeden Zeitzyklus, dadurch gekennzeichnet, daß ein ständig laufender taktgetriebener Auf- oder Abwärtszähler (37) vorgesehen ist,

welcher mit einer Detektorschaltung (43) zur Abgabe eines Ausgabe-Signales bei Auftritt eines bestimmten Zählerstandes verbunden ist,

und zu welchem, (37) zwischen zwei Zähltakten, nach Auftreten des Ausgabe-Signales und vor Beginn des nachfolgenden Zeitzyklus ein dessen Zeitdauer darstellender Wert addierbar ist,

und daß ein Register N (40) zur vorübergehenden Speicherung eines Steuer-Befehls für den nachfolgenden Zeitzyklus und ein Register J (45) zur vorübergehenden Speicherung eines Steuerbefehls für den aktuellen Zeitzyklus vorgesehen sind, und daß beide Register N und J (40, 45) über eine bei Auftreten des Ausgabe-Signals zu aktivierende Torschaltung (44) verbunden sind.

2. Anordnung nach Anspruch 1,
! dadurch gekennzeichnet, daß

der Auf- oder Äbwärtszähler (37) ein Binärzähler ist.

3. nordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß

zum aktuellen Inhalt des Auf- oder AbwärtsZählers (37) das Kompliment des Wertes für den nachfolgenden Zeitzyklus zum vollen Inhalt dieses Zählers (37) addierbar ist.

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ORIGINAL INSPECTED

4. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Detektorschaltung (43) und die Torschaltung (44) ünd-Schaltungen sind.

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