DE2800855A1 - Auffrischungssystem fuer direkten speicherzugriff - Google Patents

Description

Xerox Corporation, Rochester, N.Y,/USA

Auffrischunqssystem für direkten Speicherzuqriff

Die Erfindung betrifft eine Rechnersteuerung zum Adressieren der Steuerregister eines Hauptgerätes mit einer Systemsammelleitung zur Übertragung von Daten, Adressen und Steuersignalen, und einem Speicherelement zum Lesen und Schreiben von darin gespeicherten Daten. Allgemein betrifft die Erfindung das Gebiet der Rechnersteuerungen won fflaschinenvorgängen in einem Hauptgerät oder einer "liJirtmaschine", beispielsweise in einem elektrostatographischen Kopiergerät, insbesondere Steuerungen mit der Möglichkeit des direkten Speicherzugriffs am Rechnerspeicher durch die I/O (Eingabe/Ausgabe)-Worrichtung in dBm Rechner, für ausgangsseitige Auffrischung und Datenerneuerung in den Steuerregistern der "liJirtmaschine" bziu. des Hauptgeräts.

Die früheren Steuerungen mit. einem Rechner ermöglichen den Zugriff zu den Daten im Rechnerspeicher nur indirekt über den zentralen Prozessor, mas relativ langsam erfolgte. Der Grund hierfür liegt darin, daß der zentrale Prozessor die Systemsammelleitung beherrscht, wodurch es erforderlich ist, daß der zentrale Prozessor'eine Programminstruktion für jeden Datenzugriff aus dem Rechnerspeicher durchführt, was zu einer relativ niedrigen Zugangsgeschwindigkeit der Daten aus dem Rechnerspeicher zu den Steuerregistern im Hauptgerät führt. Da die dem Rechnerspeicher entnommenen Daten, die zum Auffrischen und zur Datenerneuerung der Steuerregister verwendet werden, von dem zentralen Prozessor fortlaufend aufgefrischt werden, um den sich ändernden Zustand

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der voranschreitenden lYitischinenvorgänge wiederzugeben, müssen die aufgefrischten Stüuerdaten dringend so schnell wie möglich zu den Registern gesendet werden, um den gerade vorliegenden Steuerzustand zu reflektieren, der für den IKlaschinenvorgang erforderlich ist, so wie dies von dem zentralen Prozessor wahrgenommen wirrl und in dam Rechnerspeicher gespeichert wird. UJenn der zu steuernde Vorgang, beispielsweise ein IKlaschinenvorgang, viele untereinander in Beziehung stehende Maschinenvorgänge aufweist, die mit relativ hoher Taktfrequenz ablaufen, so wird das Problem, wie die Steuerregister in dem Hauptgerät aufgefrischt und die Daten erneuert werden, um den Zustand des aufgefrischten RechnerSpeichers so schnell wie möglich zu reflektieren und dadurch feine richtige Steuerung des ablaufenden Vorganges in dem Hauptgerät zu gewährleisten, entsprechend dringender. Das besondere im folgenden beschriebene Ausführungsbeispiel, nämlich ein Hochgesch'-'indigkei tskopierger ä t mit kritischen Parametern als gesteuerter Vorgang, ist ein derartiger Maschinenvorgang mit gegenseitigen Wechselbeziehungen, bei dem es erforderlich ist, die Steuerregister des Hduptgorätes mit hoher Geschwindigkeit korrekt aufzufrischen.

Aufgabe der Erfindung ist es, eine Einrichtung für Hochgeschwindigkeitszugriff und Leitung van Daten aus einer Steuerung zu einem Hauptgerät zur Steuerung der Vorgänge c'arin zu schaffen. Insbesondere soll eine Einrichtung für direkten Zugriff im Speicher ei;.er Rechnersteuerung für ein Hauptgerät geschaffen uerden, durch die eine Hochgeschwindigkeitsauffrischung bzw. -Datenerneuerung der SteueriTiodulen in dem Hauptgerät gewährleistet ist, wodurch eine präzise Steuerung der in dem Hauptgerät, ablaufenden Vorgange ermöglicht werden soll. Ferner soll ein direkter Zugriff am Speicher in einer Steuerung mit einem lYlikroprozessor-Rechner ermöglicht werden, um Hochgeschwindigkeitsauffrischung und -Datenerneuorung der Steuerregister in einem elektrostatographischen Kopiergerät mit untereineinder in Beziehung stehenden Hfiaschinenvorgcingen zu gewährleisten. Durch die Erfindung soll es ermöglicht

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werden, einen festen Speichertui1 in der Steuerung zu bestimmen, der während eines DirektBpeicherzugriff-Vorganges sequentiell adressiert wird. Ferner soll es durch die Erfindung ermöglicht werden, einen Direktspeicherzugiiff programmatisch entweder auf synchrone iL'eise für Normalbetrieb-Auffrischung oder auf asynchrone ÜJeise für Abnormalbetrieb bei elektrischen Störurgen vorzusehen. Durch die Erfindung soll es ferner ermöglicht, werden, die Steuerung der Systemsammelleitung von dem zentralen Verarbeitungseinheit —Ifiodul zu dem Eingabe/Ausgabe-Verarbeitungsmodul während des Direktspeicherzugriff—Vorganges zu übertragen, um eine direkte Hochgeschwindigkeitssteuerung desselben zu erzielen.

Diese Aufgabe wird durch eine Rechnersteuerung der eingangs beschriebenen Art gelöst, die gemäß der Erfindung gekennzeichnet, ist durch eine zentrale Prozessoreinrichtung zum Neukonfigurieren von Daten entsprechend einom darin gespeicherten Programm und zum Abgeben von Daten und Adressensignalen an die Systemsammelleitung für die indin te Steuerung der Hauptgeräte und durch eine Direktspeicherzugriff—Einrichtung, die ableitend eine vorbestimmte Freigabeadres^e in der Systemsammelleitung aus der zentralen F^Jrozessoreinr i chtung empfängt, zum Ausgeben eines Haltesignals an diese, um deren Arbeit zu beenden und bei Bestätigung darauc die Steuerung über die Systemsammelleitung zu übernehmen, um darin Adressen zu erzeugen, die direkten Zugang zu dem Datenspeic here lerne nt habon, zur Erzielung von Daton für die Datener— neuerung und Auffrischung ύν.ν Steuerregister in dem Hauptgerät·.

Gemäß der Erfindung wird also ein Direktspeicherzugriff-Systern in einyr Rechnersteuerung für ein Hauptgerät bzw. eine "UJirtmaschine" verwendet, wobei ein zentraler Prozessor in dem zentralen yerarboitungseinheit-IKIodul bewirkt, daß programmatisch synchron oder asynchron ein Auslösesignal für Auffrischung und Datenerneuerung an ein Direktspeicherzugriff—Systern in dem Eingabe/ Ausgabe—Verarbuitungsmodul ausgegeben wird. Dieses Ausläsesignal wird immer dann erzeugt, wenn entweder das Ausgangssignal eines Haupttaktes oder eine in vorbestimmter Weise bedeutende elektrische

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Störung in dem Hauptgerät ermittelt, uiird. UJenn das Auslösesignal von dem Direktspeicherzugriff-System empfangen wird, so bewirkt es eine Aktivierung des Systems, um den zentralen Prozessor in einen unbegrenzten Haltezustand zu versetzen, der dem Direktspeicherzugrif f-Vorgang vorausgeht und gleichzeitig damit abläuft.

Das Direktspeicherzugriff-System, welches ein Bestätigungssignal aus dem zentralen Prozessor empfangt, übernimmt dann die Steuerung der Systemsammelleitung und arbeitet seciuentiell weiter. Die Systemsammelleitung arbeitet, dann weiter unter Steuerung des Direktspeicherzugriff-Systems während der Dauer des Direktspeicherzugriffs, und erst- danach kehrt die Steuerung der Systemsammelleitung zu dem zentralen Prozessor zurück. U/ährend die Systempammelleitung unter Steuerung des Direktspeicherzugriff—Systems steht, wird eine vorbestimmte feste Folge von Adressen von dem System an einen zugeordneten Speicher in dem ZentralprozessoreinheitlYiodul ausgegeben. Der zugeordnete Speicher ist. ein Speicher mit willkürlichem Zugriff, der periodisch von dem zentralen Prozessor aufgefrischt u/ird, um den gerade erforderlichen Steuerzustand für das Hauptgerät, bzui. die "UJirtmaschine" u/iederzugeben. Dateneinheiten aus dem zugeordneten Speicher mit. willkürlichem Zugriff meiden als solche seauentiell durch das Direktspeicherzugriff-System über die Systemsammelleitung direkt und notwendigerweise mit hoher Geschwindigkeit, an die Steuerregister in dem Hauptgerät adressiert. Die Steuerregister bewirken eine Beeinflussung der ' ITlaschinenvorgänge des Hauptgerätes in solcher Uieise, daß der gerade ausgeführte Programmschritt reflektiert wird und ferner daß die Vorgänge in Übereinstimmung mit vorbestimmten Parametern gebracht werden,.die in dem Programm gespeichert sind, welches der zentrale Prozessor verwendet, und zwar immer dann, wenn ertastete Rück— kopplungsdaten aus dem Hauptgerät, eine Veränderung anzeigen. Bei Ausführung der Sequenz—Schlußadresse durch den Direktspeicher— zugriff und Ausgabe der jeweiligen Daten aus dem zugeordneten Speicher an die Steuerregister des Hauptgerätes wird die Systemsammslleitung-Steuerung zu dem zentralen Vorgang zurückgeführt,

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wodurch die normale Auffrischung des zugeordneten Speichers durch den zentralen Prozessor wieder freigegeben wird, bis der nächste Direktspeicherzugriff eingeleitet Uiird.

Uieitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung won Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild des programmgesteuerten Systems für die Steuerung eines Hauptgerätes;

Fig. 2 ein Blockschaltbild des in Fig. 1 gezeigten Zentralprozessoreinheit-lYloduls;

Fig. 3 ein Blockschaltbild des in Fig. 1 gezeigten Eingabe/ Ausgabe-Prozessormoduls;

Fig. 4 ein Logikdiagramm der in Fig. 2 gezeigten Zentralprozessor-Adresse nsammelleit.ung-Schnit.ts teile ;

Fig. 5 ein Logikdiagramm der in Fig. 2 gezeigten Zentralprozessor— Da te η s amm e11e i tun g-Sc h π i 11 stelle;

Fig. 6A ein Logikdiagramm der in Fig. 2 gezeigten Endstelle der

und 6B _ . , , . .

Syst amSammelleitung;

Fig. 7 ein Logikdiagramm des in Fig. 2 gezeigten Speicheradressendekoders;

Fig. 8 ein Logikdiagramm der in Fig. 2 gezeigten Halteschaltung;

Fig. 9A ein Logikdiagramm des in Fig. 2 gezeigten Datenspeichers; bis 9D

Fig. 10A ein Logikdiagramm des in Fig. 2 gezeigten Programm

bis 10C . ,

Speichers;

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Fig. 11 ε;ίπ Logikdiagramm der in Fig. 3 gezeigten Adrepsensammelleitung-Steuerung;

Fig. 12a ein Logikdiagramm der in Fig. 3 gezeigten Datensammel-

und 12B , . . _c.

leitung-Steuerung;

Fig. 13 a ein Logikdiagramm des in Fig. 3 gezeigten Funktionsund 13 B , , ,

dekoders;

Fig. 14 ein Logikdiagramm des in Fig. 13 gezeigten "Fertig"— Steuerung-Untermoduls;

Fig. 15 ein Logikdiagramm des in Fig. 13 gezeigten "Fertig"-l/erzögerung-Untermoduls;

Fig. 16 ein Logikdiagramm der in Fig. 3 gazeigten Direktspeicher— zugriff-Uorrichtung;

Fig. 17 a ein Logikdiagramm des in Fig. 3 gezeigten Dauerspeichers; bis 17C

Fig. 18 ein schematisches Schaltbild des in Fig. 17 gezeigten Spannungsreglers;

Fig. 19 ein schemat isches. Schaltbild des in Fig. 17 gezeigten PN-Generators;

Fig. ?0 ein schematischBs Schaltbild des in Fig. 17 gezeigten BPN-Generators;

Fig. 21 ein schematisches Schaltbild der in Fig. 17 gezeigten VBATT-Schaltung;

Fig. 22 ein schematisches Schaltbild des in Fig. 3 gezeigten Optikkoppler-Eingabemoduls;

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Fig. 23A ein schemati sehe;·, Schaltbild des in Fig. 3 gezeigten

und 23B_n.... , ,. , , , Opt ikkoppler—Ausgangsmoduls ; und

Fig. 24 ein schematisches Schaltbild des in Fig. 3 gezeigten Fehler überuiachungszeit gabers.

Es wird zunächst auf die Figuren 1, 2 und 3 Bezug genommen. Diese zeigen in Form von schematichen Blöcken ein programmatisch gesteuertes System 5 mit einer Direktspeicherzugriff-Auffrischungsvorrichtung 10, die in einer Steuerung 20 für die Regelung bzw. Steuerung eines Hauptgerätes bzuj. einer "UJirtmaschine" verwendet ujird, beispielsweise in einem elektrostatischen Reproduziersystem 30. Auf Befehl aus einer zentralen Verarbeitungseinheit (CPU) übernimmt die Direktspeicherzugriff-Auffrischvorrichtung 10 die Steuerung der Systemsammelleitung 50 mit den zugeordneten Adressen-, zugeordneten Daten-und Steuerleitungen, wie weiter unten erläutert wird. Dadurch wird es ermöglicht, daß die Direktspeicherzugriff-Auffrischvorrichtung 10 Daten aus einem Datenspeicher 60 direkt. zu dem Hauptgerät. 30 mit hoher Geschwindigkeit überträgt, und zwar ohne dir.ekten Eingriff der zentralen Uerarbeitungseinheit Die Daten, zu denen die Direktspeicherzugriff-Auffrischvorrichtung 10 Zugriff haben soll, sind nach einer festen sequentiellen Adressengruppierung in einem zugeordneten Teil des Datenspeichers 60 angeordnet, welcher periodisch durch die zentrale Uerarbeitungseinheit. 40 aufgefrischt wurde, um die (nicht gezeigten) Steuerregister in dem Ikuptger^t 30 antupisungsmäflig aufzufrischen und auf den nejestun Stand zu bringen, wobei diese Steuerregister wiederum das Hauptgerät 30 anweisen bzw. steuern.

Während die zentrale Uerarbeitungseinheit 40 in dem Zentralprozessoreinheit-Pfiodul 120 durch einen Taktgeber 45 durch ihr gegebenes Software-Programm getaktet wird, liest sie periodisch eine Anweisung aus einem Programmspeicher 175, um die Direktspeicher— zugriff-Funktion zu aktivieren. Dies wird dadurch erreicht, daß

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die zentrale Verarbeitungseinheit. 40 über die Adressensammel— leitung-Schnittstello 42 eine vorbestimmte Adresse auf einer Adresst'.nsammelleitung (AB) 80 über die Systemsammelleitung-End-&telle 50 und wiederum übor eine Adressensammelleitung B5 an den Eingabe/Ausgabe—Prazessormodul 90 ausgibt, wo die Direkt— speicherzugriff-AufFrischvorrichtung 10 liegt. Die Adresse wird dann von einer Funktianndekodeieinheit 100 im lYlodu 1 90 empfangen, ujo die Adresse dekodiert, wird und als Auslösesteuersignal über Leitung 110 an die Direktspeicherzugriff-Auffrischvorrichtung gesendet

Beim Empfang des Auslösesignals sendet die Direktspeicherzugriff— Vorrichtung 10 wiederum ein "Haltesignal" über Leitung 450 an die zentrale l/erarbeitungseinheit 40, mas dann bewirkt, daß die zentrale Verarbeitungseinheit 40 in einen Haltezustand oder suspendierten Zustand versetzt ujird. Einmal in diesen Zustand versetzt sendet die zentrale Verarbeitungseinheit 40 wiederum ein Anhalten-Bestätigungssignal ijber Leitung 475 zurück an die Direktspeicherzugriff-Auffrischvorrichtung 10, welches anzeigt, daG sie nun" die Steuerung der Systemsammelleit-ung—Endstelle der Direktspeicherzugriff-Vorrichtung 10 überlassen hat. Die Direktspeicherzugriff (DtflA)-Vorrichtung 10 sendet, entsprechend eine feste sequentielle Gruppierung von Adressensignalen über Adresson-Pufferleitungen 145 über ihre Adrassensammelleitung-5teuerung 150 aus, welche zu den vorstehend beschriebenen Adressenleitungen 85 führen. Dit; Direktspeicherzugriff (DHflA)-Adressen in den Adressenleitungen 05 werden dann seciuentiell dem ZentralprozessorEinheit-Modul 12Ü zugeleitet, um von der Systemsammelleitufig-Endstelle 50 empfangen zu werden.

Beim Empfang von vorbestimmten Adressen in den Leitungen 165 aus der Systemsammelleitung 50 gibt ein Speicher-Adressendekoder Steuersignale an gemeinsame Leitungen 55, 480 und 490 ab, um Datensteuerschaltungen in dem Datenspeicher 60 bzw. in einem Programmspeicher 170 freizugeben. Dadurch wird es ermöglicht, daG

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die feste Folge von Direktspeicherzugriff-Adressen in den Leitungen 165 aus der Systemsammelleitung 50 die Ausgabe von Daten aus dem Datenspeicher 60 über Leitungen 655A—B an den Programmspeicher 175 auslösen. Dia aus dem Programmspeicher 175 über Leitung 170 ausgegebenen Daten werden^dann von der Systemsammelleitung-Endstelle 50 empfangen, um über Datensammellsitung 180 an eine Datensammelleitung-Steuerung 190 des Moduls 90 ausgegeben zu ujerdan. Die aus der Steuerung 190 ausgegebenen Daten laufen dann weiter über Datensammelleitung 195 und über einen als optischen Koppler ausgebildeten Ausgangsmodul 200 zu dam (nicht gezeigten) Steuerregister in dem Hauptgerät 30 zur Steuerung der Hilaschinenvorgänge, wie vorstehend ermähnt wurde. Weiter unten werden getrennt, weitere Schaltungsmoduln in der Steuerung 20 beschrieben, die nicht in direkter Beziehung zu der Direktspeicherzugrif f-Funktion stehen, jedoch damit verknüpft sind.

Zur Erleichterung einer detaillierten Beschreibung der Schaltungsteile der Steuerung 20, die von der Direktspeicherzugriff-Auffrischungsfunktion betroffen sind, sind diese Schaltungen getrennt gruppiert unter dem bereits erwähnten Znetralprozessoreinheit— modul (CPUIYl) 120 und dem Eingabe/Ausgaba-Prozessormodul (IQPlKl) 90, wobei unterstellt, ist, daß eine derartige Trennung willkürlich ist. Der Zentralprozessoreinhei t-IYlodul 120 enthält als Untermodul die zentrale Verarbeitungseinheit 40, Daten— und Adressen— sammelleitung-Schnittstellan 41 bzw. 42, eine Halteschaltung 43, die Systemsammelleitung-Endstelle 50, den Speicher—Adressendekoder 57, den Datenspeicher 60 und den Programmspeicher 170 einschließlich der zugeordneten Adressen-, Daten- und Steuer-Sammelleitungen. In gleicher UJei^e enthält der Eingabe/Ausgabe-Prozessormodul (IOPIKl) 90, der getrennt beschrieben wird, die Funktionsdekodereinheit 100, als optische Koppler bzw. Isolatoren ausgebildete Eingangsbzw. Ausgangsmodulen 182, 200, die Direktspeicherzugriff-Vorrichtung 10, einen Dauerspeicher bzw. nicht flüchtigen Speicher 191 sowie Adressen- und Daten-Sammelleitungssteuerungen 150, 190, einschliaßlich verschiedener zugeordneter Adressen- Daten-Puffer und Steuer-

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leitungen. UJie bereits ermähnt, werden ujeitere Schaltungsmodulen in dem Hflodul 90, die nur indirekt in Beziehung zu der Direktspeicherzugriff-Funktion stehen, später getrennt, beschrieben.

In dem Zentralprozessoreinheit-IYIodul 120 befindet sich ein zentraler Prozessor bzw. ITlikroprozessor 40, dBr als zentrales Rechen- oder Steuerelement verwendet uiird und in Fig. 4 in der Zentralprozessor-Adressensammelleitung-Schnittstelle gezeigt ist. Es kann zwar irgendeiner aus einer Anzahl won f'likroprozassoren verwendet werden, um die gewünschte Funktion zu erfüllen, bei dem hier beschriebenen besonderen AusfiJhrungsbeispiel wird jedoch ein Mikroprozessor vom Typ Intel ßOBG verwendet, wia er beschrieben ist in Intel's 8080 Microcomputer Systems Users Manual, 1976, Buch Nr. 98-153C. Wie in diesem Handbuch beschrieben ist, weist der Hfiikrc-prozessor bzw. die zentrale Verarbeitungseinheit 40 an ihren Anschlüssen 22 und 15 Takteingänge "Phase I" (PH1 oder^i) und "Phase II" (PH2 oder ^2) auf, wobei ein 2mc (Megahertz) Signal aus einem Taktgeber 45 als zweiphasige Funktion jeweils über Leitung 220 bzw. 230 eingegeben wird.

In der in Fig. 4 gezeigten Zentralprozcssor-Adressensammelleitung-Schnittstelle 42 ist ein Eingangs-Rücksetzsignal über Leitung 240 aus einer (nicht gazeigten) Steuertafel für die zentrale Ver— arbeitungseinheit 40 vorgesehen, nach Inversion 241 und Vorspannung durch ein Widerstandsnetzwerk 242 mit einem Widerstand von 1 kQhm, der durch +5 UoIt vorgespannt ist. Wenn das Rücksetzsignal in Leitung 240 aktiviert, wird, so wird die seciuentielle Programmadresse in der zentralen Verarbeitungssinheit 40 auf Null gesetzt, wodurch pin Neubeginn des Programms an dem zugehörigen Anfang freigegeben wird. Ein verzögertes Haltesignal über Leitung 250 aus der Anhalt-Unterschaltung 43, die in der später beschriebenen Fig. gezeigt ist, kann nach Vorspannung durch Netzwerk 242 in die zentrale Verarbeitungseinheit 40 eingegeben werden, um eine Handhabe dafür zu schaffen, daß uine äußere Vorrichtung wie die Direktspeicherzugriff-Vorrichtung 10 die Steuerung der Adressen- und

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Datensammelleitungen erlangen kann, mährend die zentrale Verarbeitungseinheit 40 im ruhenden oder angehaltenen Zustand verbleibt. Beim Empfang eines das Bereitstehen der Daten für die Eingabe anzeigenden Signals "Fertig" in Leitung 377 aus einem später erläuterten Treiber 303 mit drei Zuständen wird ein D-Flip-Flop 251 Modell 74H74 gesetzt, um über Leitung 255 ein Ausgangssignal für den "Fertig"-Eingang der zentralen Verarbeitungseinheit 40 zu erzeugen. Zu beachten ist, daß der IKlcdul 90 nur bei einem Signal "Fertig" anspricht, nachdem eine Adresse aus der zentralen Uerabeitungseinheit 40 empfangen wurde, welche anzeigt, daß die Eingabe von Daten erforderlich ist. Als Vorspannungen für die zentrale Verarbeitungseinheit 40 werden über Leitungen 265, 270, 275, 280 die Signalspannungen -5, +12, +5 und Masse jeweils aus einer (nicht gezeigten) Quelle zugeführt.

Steuersignale in einer Steuersammelleitung 284 werden von der zentralen Verarbeitungseinheit 40 ausgegeben, einschließlich des Signals "DBIN" in Leitung 285, wobei dieses Signal "DBIN" externen Schaltungen anzeigt, daß die Datensammelleitung für die zentrale Veraxbeitungseinheit 40 bezüglich der Daten sich im Eingabezustand befindet. Ein Signal "SYNC" in Leitung 290, das von der zentralen Verarbeitungseinheit 40 ausgegeben wird, zeigt den Anfang jedes Maschinenzyklus an, um dadurch allB peripheren Schaltungen mit der zentralen VerarbBitungseinheit 40 zu synchronisieren, wie später noch erläutert, wird. Ein Signal "UJR" in Leitung 295, das von der zentralen Verarbeitungseinheit. 40 ausgegeben uiird, ist für das Einschreiben in den Speicher vorgesehen und zeigt an, daß die zentrale Verarbeitungseinheit 40 sich in einem Einschreibzustand bezüglich ihrer Datensammelleitung befindet. Ein Signal "Warten", in Leitung 305 wird von der zentralen Verarbeitungseinheit 40 ausgegeben, um zu bestätigen, daß die zentrale Verabei tungseinheit sich in einem Uiartezustand befindet, welcher immer dann auftritt, uienn eine Adresse von ihr ausgegeben wurde, jedoch ein Signal "Fertig" nicht ansprechend darauf empfangen

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wurde. Ein Signal "HOLDA" wird über Leitung 310 von der zentralen Verarbeitungseinheit 40 ausgegeben um anzuzeigen, daß ein Signal "Anhalten" von der zentralen Verarbeitungseinheit 40 bestätigt wurde, ansprechend auf eine Aufforderung zum Anhalten derart, daß die Daten- und Adressonsammelleitung-Steuerung von der Direkt— speicherzugriff-Vorrichtung 10 des Moduls 90 übernommen werden kann.

In jeder Ausgangsadressenleitung AOO bis A15 der Adressensammelleitung 79 aus der zentralen Verarbeitungseinheit 40 befindet sich ein Widerstandsnetzwerk, das aus einem 15 kOhm-UJiderstand besteht, der an einem Ende jeuieils an die gegebene Adressenleitung und am anderen Ende an eine +5 l/olt-Stromvsrsorgung angeschlossen ist, wobei jedes dieser !Jiiderstandsnetziuerke 320 dafür verwendet wird, die jeu/eiligen Adressenleitungen vorzuspannen. Anschließend an jedes Vorspannungsnetzwerk 320 in jeder Adressenleitung befindet sich ein HEX-3ammelluitungstreiber 325 mit drei Zuständen (TS), beispielsweise Typ 74367, der jede der Adressenleitungen beaufschlagt und als Adressensammelleitung 80 Ausgangssignale erzeugt. Jeden Treiber 325 in Leitung 330 steuert ein Signal "DHOLDA", welches ein mit festem liiert verzögertes, aus dem Signal "HOLDA" in Leitung 310 abgeleitetes Signal ist, wie im einzelnen noch später erläutert wird.

In der in Fig. 5 gezeigten Zentralprozessor-Datensarnmelleitungbchnittstelle 41 werden die aus der zentralen l/erarbeitungseinheit 40 auslaufenden Ausgangs-Datenleitungen in Datensammelleitung 315 ourch ein Widerstandsnetzwerk 335 vorgespannt, welches 15 0hm-Ui4.derstände enthält, die an einem Ende jeweils an einer Datenrammelleitung und am anderen Ende an eine positive 5 Volt-Stromversorgung angeschlossen sind. Direkt hinter dem Widerstandsnetzwerk 335 in jed8r Datonleitung befindet sich ein HEX-Sammelleitungstreiber 340 mit drei Zuständen, Modell 74367, für die aus der zentralen Verarbeitungseinheit· 40 ausgegebenen Daten. Parallel zu dem Leitungstreiber 340 mit drei Zuständen in jeder Datensammel-

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leitung befindet sich ein identischer Leitungstreiber 345 mit drei Zuständen für die von der zentralen Verarbeitungseinheit 40 zu empfangenden Daten. Jeder dieser Leitungstreiber 340, 345 lüird über eine Leitung 350 durch ein verzögertes, vorstehend bereits ermähntes Signal "Anhaltan-Bestätigung" gesteuert, welches bewirkt, daß die Datensammelleitung 350 bezüglich der zentralen Werarbeitungseinheit 40 wahrend der Direktspsicherzugriff-Funktion abgeschaltet wird.

In der Zentralprozessor-Datensammelleitung-Schnittstelle 41 sind ferner Verzögerungsschaltungen für ausgewählte Datensammel— leitungen-Bits,, die als Zustandsinformation in verschiedenen Steuerleitungen verwendet werden, vorgesehen, welche 4-Bit-Schieberegister enthalten, die als D-Flip-Flops in Parallelbetrieb arbeiten wie die Bauelemente 341, 342, 343, 344, 346 und 347. Jedes von ihnen empfängt. PH1-Taktsignale mit 2mc (Megahertz) über Leitung 220 am Anschluß CLK, Rücksetz-Taktsignale über Leitung 240 am Anschluß CLR und Synchronisationssignale über Leitung 290 an den Anschlüssen 50 und 51 zum Einstellen des Parallelbetriebs. Die D-Flip-Flops 341, 342, 343, 344, 346 und 347 erzeugen jeweils Ausgangssignale am Anschluß Q über Leitungen 348, 349, 351, 352, 353 und 354. NICHT-UND-'Jatter 356 mit invertierten Eingängen empfangen Signale über Leitungen 349 und 351 und erzeugen Ausgangssignale in Leitung 357 beim zusammenfallenden Empfang von Eingangssignalen. Inverter 358, 359 und 361 kehren die Polarität der Signale in Leitungen 3G2, 363 bzw. 364 um. Ein NICHT-UND-Gatter 366 mit invertierten Eingängen erzeugt ein Ausgangssignal in Leitung 367 beim zusammentreffenden Empfang von Signalen in Leitungen 354 und 364. Tr.eiber 368, 369, 371 und 372 mit invertierten Eingängen und mit 3 Zuständen (TS) erzeugen jeweils Ausgangssignale in den Leitungen 373, 374, 376 bzw. 377 beim Empfang eines zentralen Signals "Anhalten" in Leitung 330.

Das Signal "Fertig", das letztlich dazu verwendet wird, die "Fertig"-Steuerung 1090 des Funktionsdekoders 100 des Moduls 90 freizugeben, wird durch Eingangssignale an einem UND-Gatter 378

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erzeugt, einschließlich des "Rücksetz"-Signals aus der (nicht gezeigten) Steuertafel und über Leitung 240, das Signal "DBIN" über Leitung 285, das zweite "Fertig"—Signal über Leitung 305, welches noch weiter erläutert wird, und das Alternativergsbnis aus ODER-Gatter 379 über Leitung 381. Das ODER-Gatter 379 empfängt als Eingangssignale entweder das Signal "IfIEIYlUiRITE¹¹ über Leitung 373 oder das Signal "IYiLIYiREND" über Leitung 377. Beim gleichzeitigen Empfang in dem UND-Gatter 378 erzeugt dieses ein Ausgangssignal in Leitung 382 als Steuerleitung für einen TS-Treiber 383, dessen Eingang geerdet ist und dessen Ausgang über Leitung 384 das Signal "FERTIG" für die zentrale Verarbeitungseinheit. 40 führt. Ein zweites Signal "Fertig" ujird aus dem WartBsignal in Leitung 305 gewonnen, indem dieses in TS-Treiber 386 eingegeben wird, der ein Steuersignal "DHOLDA" über Leitung 330 erhält, und über Leitung 305 ein Ausgangssignal als Ableitung "Fertig" des lüartesignals erzeugt.

A.n der Systemsammelleitung oder ein der Systemsammelleitung-Endstelle 50, die in Fig. 6 gezeigt ist, besitzen die Leitungen 80 der Adressensammelleitung (AQ) eine gemeinsame Endstelle mit Leitungen, die zu einem Widerstandsnetzwerk 355 führen, das an einem Ende einen geerdeten Widerstand mit 452 0hm und am anderen Ende einen durch 45 UoIt vorgespannten Widerstand mit 2,5 kOhm aufweist.

Die Adressensammelleitungen 8G erden ferner an einem Satz Adressenleitungen in einer Admssensammelleitung 165, die jeweils zu dem Datenspeicher 60 bzw. zu dem Programmspeicher 175 führen. Ein Satz endgültiger Adressenloitungen 85 für die Systemsammelleitung-Endstelle 50, welche über Loitung 80 angenommen werden, werden für die Adressensignale verwendet, die am lYlodul 90 eingegeben und ausgegeben werden.

Die Datensammelleitungen 316, die aus der zentralen Verarbeitungs— einheit 40 herausführen, werden ebenfalls durch das widerstandsnetzwerk 355 mit Uorspannung beaufschlagt, wobei dieses Netzwerk

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einen Widerstand mit 49? Ohm aufweist, der durch 5 UoIt an seinem von der Endstelle wegführenden Ende vorgespannt wird, und ferner einen getrennten Widerstand mit 2,5 kühm, der an seinem von der Endstelle wegweisenden Anschluß geerdet ist. Jede Datensammelleitung 316 ist am Endpunkt- der Systemsammelleitung 50 an eine entsprechende Datensammelleitung 170 angeschlossen, die zu dem Datenspeicher 60 führt. In gleicher Weise weisen auch die Daten— Sammelleitungen 316 einen verbindbaren Endpunkt mit den Datensammelleitungen 180 auf, die zu dem Modul 90 führen.

In der in Fig. 7 gezeigten Speicher-Adressendekodereinrichtung führt ein Teil der Adressensammelleitungen 165 einschließlich der Adressenleitungen A10 bis A15 zu Treibern 365 mit 3 Zuständen, wobei jeder Treiber eine an Leitung 37? geerdete Steuerleitung aufweist. Die Ausgangsnignale der TS-Treiber 265 für die Adressenleitungen A1? bis A15 in den Leitungen 386 bis 389 führen zu einem NICHT-UND-Gatter 395. Die die Ausgangssignale der jeweiligen TS-Treiber 365 führenden Adressenleitungen A10 und A11 führen über Leitungen 375 und 300 zu ODER-Gatter 390 und von diesem zu NICHT-UTvD-Gatter 39.5. Die Ausgangssignale der TS-Treiber 365 für die Adressenleitungen A10 und A11 über Leitung 375 und 3BO werden ferner in einen Dualdekoder 385 vom Typ 74155 eingegeben, wo die Adressenleitungen A10 und A11 an die Lingangsanschlüsse "Wähle A" (Select A) und "Wähle B" (Select B) dieses Dualdekoders 385 angeschlossen sind. Der Anschluß 2G "strobe" des Dualdekoders 385 ist einfach über Leitung 415 an eine Vorspannung gelegt.mittels eines wider standsnetzwerks 410 mit. oinem ersten Widerstand mit 492 0hm mit gemeinsamem Anschluß, der durch +b UoIt vorgespannt ist, und einem zweiten widerstand mit 2,2 kOhm, der durch Masse potential vorgespannt ist, wobei die zweite Gruppe von Ausgängen des Dekoders 385 in diesem Fall niemals verwendet wird.

Das Ausgancsignal des NICHT-UND-Gattars 395 speist, den Eingang am Anschluß 1G "r.tr.obe" des Dualdekodürs 385. Der Anschluß für die Dateneingabe am Dualdekoder 385 empfängt ferner eine Vorspannung

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über Leitung 415 aus Netzwerk 410, wodurch dieser in einem fortdauernden Zustand "Ein" belassen uiird. Durch Empfangen von Eingangssignalen aus den Adressenleitungen A10 bis A12 bestimmt NICHT-UND-Gatter 395 über Leitungen 375, 380 und 386 bis 389 eine allgemeine Adressenbedingung für die "Freigabe (chip enable) des Datenspeichers 60, während die Adressen A10 und A11 über Leitungen 375 und 3BO einen lokalen Adressenbereich für die Freigabe der Schaltung (chip enable) für die Aktivierung besonderer Bereiche des Datenspeichers 60 bestimmen. Die bezeichnete Freigabeadresse (chip enable) wird kollektiv an den Anschlüssen 1y1, 1Y2 und 1Y3 des Dekoders 385 als Sammelleitung 58 oder einzeln als Leitungen 420, 430 und 440 ausgegeben.

UJenn der Anschluß 1G "strobe" des Dekoders 695 ein Freigabesignal über Leitung 386 aus' den T5-Treibern 365 empfängt, so zeigt, er eine allgemeine Adressenbedingung für die Ausmahl (chip select bzu/. CS) des Programmspeichers 175 an. Durch Hochlegen von A14 oder A13 in Leitung 387 und 388 wird folglich ein örtlicher Adressenbereich für die Auswahl (chip select bzw. CS) bestimmt, wodurch ein besonderer Bereich des Programmspeichers 175 freigegeben u/ird. Die bezeichnete Ausu/ahladresse (chip select) ijuird an den Anschlüssen 1Y0, 1Y1, 1Y2 und 1Y3 des Dekoders 695 kollektiv über Sammelleitung 55 oder einzeln über Leitungen 700, 705, 710 bzw. 715 ausgegeben. 3ede der genannten Ausgangslaitungen ist über ein Widerstandsnetzwerk mit 680 0hm und einer Vorspannung von +5 WoIt vorgespannt. Eine Freigabe (chip enoble)-Adressenleitung 440 ist durch eine Leitung 480 und über einen Inverter 485 durch Leitung 490 aufgezwoigt und bezeichnet entweder einen ersten oder einen zweiten globalen Teil des Programm- bzw. Datenspeichers 60, 175, wie im einzelnen weiter unten beschrieben wird.

In der in Fig. 8 gezeigten Anhaltscheltung 43 kann über Leitung ein DIKIA-Signal "Anhalten" aus der Direktspeicherzugriff-Auffrischvorrichtung 10 empfangen werden, wie spater noch erläutert wird, um an eine Gruppe von bidirektionalen 4-Bit-Schieberegistern 455A-C,

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Modell 74194, weitergegeben zu werden, welche bei diesem Ausführungsbeispiel segmentweise als D-Flip-Flops verwendet werden. Jedes Flip-Flop 455A-C besitzt einen Anschluß SO und S1, die gemeinsam so angeschlossen sind, daß sie parallele Wähleingänge (select) ergeben, einen Takteingang (CLK), einen Löscheingang (CLR), einen Dateneingabeanschluß (I) und einen Ausgangsanschluß (0). Das DMA-Signal "Anhalten" in Leitung 450 gelangt zum Eingangsanschluß des Flip-Flops 455A, um an dessen Ausgangsanschluß Takte zu setzen, wodurch ein gesetztes, verzögertes Signal "Anhalten" in Leitung 250 erzeugt wird, das auf synchrone Weise Zeitkonstanten vorwegnimmt, die in dem System enthalten sind. Die das Signal DMA "Anhalten" führende Leitung 4 50 ist gemeinsam mit Leitung 310, die ein Signal "Anhalten-Bestätigung" aus der zentralen Verarbeitungseinheit 40 führt, an das.NICHT-ÜND-Gatter 465 geführt. Durch Empfang von hochliegenden Signalen am Gatter 465 erzeugt dies in Leitung 470 ein Ausgangssignal für den Eingangsanschluß des D-Flip-Flops 455B, so daß ein Signal am Ausgangsanschluß desselben Flip-Flops 455B über Leitung 375 erzeugt wird, welches der DMA-Auffrischvorrichtung 10 als gesetztes verzögertes Signal "Anhalten-Bestätigung" ähnlich wie vorstehend beschrieben zugeführt wird.

Das Signal "Anhalten-Bestätigung" aus der zentralen Verarbeitungseinheit 40 in Leitung 310 wird ferner mit dem verzögerten Anhaltsignal in Leitung 250 durch NICHT-ÜND-Gatter 480 verknüpft, welches beim gleichzeitigen Empfang von hochliegenden Eingangssignalen in Leitung 485 ein Ausgangssignal für den Eingangsanschluß des D-Flip-Flops 455C erzeugt und ein Ausgangssignal am Ausgangsanschluß über Leitung 330 an die TS-Treiber 325 der bereits erwähnten Adressensammelleitung-Schnittstelle 42 abgibt. Es ist zu beachten, daß das als D-Flip-Flop arbeitende Schieberegister 455A-C in Parallelbetrieb versetzt wird, indem beide Anschlüsse 0 und S1 vorgespannt werden, entsprechend "Linksverschiebung" und "Rechtsverschiebung", und zwar über eine Leitung 480 aus einem

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Widen; ta näh netzwerk 485 mit einem Widerstand von 492 ühm, der an einem Ende durch 4-5 UoIt vorgespannt ist und an Leitung endet, und einem Widerstund uon 2,5 kOhm, der an einem Ende geerdet int und am anderen Ende ebenfalls; &r\ Leitung 480 endet. Das Schieberegister 455A-C wird taktgesteuert durch den 2mc-Phase 1-Signalteil des 2mc (lilegahertz)-Taktsignals 45 in Leitung 220,

Der in Fig. 9 gezeigte Datenspeicher 60 enthält 17 Speicher mit willkürlichem Zugriff (RAIYi), die in einen ersten und einen zweiten Teil unterteilt sind: die Speicher 495A, 495B, 495C, 495D, 495E, 495F, 495G und 495H bilden den ersten Teil des Datenspeichers mit willkürlichem Zugriff 6D und die Speicher 500A, 500B, 500C, 500D, 500E, 500F, 5Ü0G, 500H und 5001 bilden den zweiten Teil des Speichers 60. Jeder dieser Speicher mit willkürlichem Zugriff (RAIKl) ist vom Typ Nr. 2102 mit einer 1024 χ 1-Bitkonfiguration, als statischer Speichor. Jeder Speicher im ersten und im zweiten Teil weist Adrosseneingänge bzw. "A"-Anschlüsse für die Adressfinleitungen AO bis A9 auf. Zusätzlich ist ein Frcigabeeingang am Anschluß "CE", ein Dateneingang am Anschluß "I", ein Lese/Schreib-Eingang am Anschluß "R/liJ" und ein Datenausgang am Anschluß "0" vorgesehen.

Adressensammellritungen AO bis A9 165 aus der Systemsammelleitung 50 speisnn joweils ihren eigenen TS-Treiber 590, die Ausgangssignale über Adressf;nltiitungen 595 parallel an alle oben erwähnten Speicher des DatenspeicheTS 60 abgeben. Jeder TS-Treiber 590 weist eine geerdete Steuer leitung 600 auf, um kontinuierlich anzusteuern, sobald Signale am Eingang vorhanden sind.

Datensammelleitungen (Do-D7) 170 aus deir Systemsammelleitung speisen jeweils ihren eigenen Satz von T5-Treibern 605, deren Ausgangssignale in Date. nsammGllei tungen 610 eingespeist werden. Die TS-Treiber 605 für die Datensammelleitung 170 sind an Steuerleitung 615 ähnlich wie vorstehend beschrieben geerdet. Das Signal

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"Daten Null" in Leitung 617 der Datensammelleitung 610 iuird dem Dateneingangsanschluß "I" deis Speichers mit willkürlichem Zugriff 495A des ersten Teils und ferner dem Dateneingangsanschluß des Speichers mit willkürlichem Zugriff 500A des zweiten Teils des Datenspeichers 60 zugesendet. Das Signal "Daten Eins" in Leitung 620 der Datensammelleitung 610 wird dem Dateneingangsanschluß des Speichers 495E des ersten Teils und dem Speicher 500E des zweiten Teils des Datenspeichers 60 zugesendet. Das Signal "Daten Zwei" in Leitung 625 der Datensatnmelleitung 610 wird an dem Dateneingangsanschluß des Speichers 495B des ersten Teils und am Dateneingangsanschluß des Speichers 500B des zweiten Teils des Datenspeichers 60 empfangen. Das Signal "Daten Drei" in Leitung 630 der Datensammelleitung 610 wird dem Dateneingangsanschluß des Speichers 495F des ersten Teils und dem Speicher 500F des zweiten Teils des Datenspeichers 60 zugesendet. Das Signal "Daten Vier" in Leitung 635 der Datensammelleitung 610 wird dem Dateneingangsanschluß des Speichers 495C des ersten Teils und dem Speicher 500C des zweiten Teils des Datenspeichers 60 zugesendet. Das Signal "Daten Fünf" in Leitung 640 der Sammelleitung 610 wird dem"Dateneingangsanschluß des Speichers 495G des ersten Teils des Datenspeichers 60 und ferner dem Speicher 500G des zweiten Teils des Datenspeichers 60 zugesendet. Das Signal "Daten Sechs" in Leitung 640 der Datensammelleitung 610 wird zu dem Dateneingangsanschluß des Speichers 495D des ersten Teils und zu dem Speicher 5O0D des zweiten Teils des Datenspeichers 60 gesendet. Das Signal "Daten Sieben" in Leitung 650 der Datensammelleitung 610 wird zu dem Dateneingangsanschluß des Speichers 495H des ersten Teils und zu dem Speicher 500H dee zwcviten Teils sowie zu dem Speiche'r 5001 des zweiten Teils des Datenspeichers 60 gesendet.

Ein Leso/Schreib-Freigabeeingang am Anschluß R/Ul aller Speicher im Datenspeicher 60 c^mpfüngt jeweils ain Signal, welches das Erfordernis des Lesens oder Einschreibens anzeigt, abhängig vom Vorhandensein oder von der Abwesenheit derselben, und zwar über Leitung 295 aus der Steuerleitung der zentralen Verarbeitungs-

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einheit 40 für diesen Lase/Schreibvorgang. Der Freigabeanschluß (chip enable) jedes Speichers des Datenspeichers 60 empfängt jeweils sein Eingangssignal aus dem vorstehend beschriebenen Speicheradressendekoder 57. Signale in Leitung 420 geben Speicher 495A—4 frei, der im ersten Teil des Datenspeichers 60 liegt. Ein Signal in Leitung 430 gibt Speicher 500A-H frei, die im zweiten Teil des Datenspeichers 60 liegen. Ein Signal in Leitung 440 gibt Speicher 5001 des zweiten Teils des Datenspeichers 60 frei. Datenausgangsleitungen für die im ersten und zweiten Teil des Datenspeichers 60 liegenden Speicher führen getrennt von den Anschlüssen "0" jedes Speichers fort, so daß Leitungen 655A Ausgangsdatenleitungen für den ersten Teil und Leitungen 655B Ausgangsdatenleitungen für den zweiten Teil 500 im Datenspeicher 60 bezeichnen, die uon den Speichern im Speicher 60 gespeist werden. Es ist zu beachten, daß die Unterteilung in einen ersten Teil mit den Speichern 495A-H und den zweiten Teil mit den Speichern 500A-I des Datenspeichers 60 willkürlich ist, insofern als die besonderen verwendeten Bauteile begrenzte Eingabe-Ausgabekapazitäten aufweisen und die Schaltungsauslegung bedingen, was jedoch nicht, als Einschränkung der Erfindung aufgefaßt, werden darf,

Aus dem Datenspeicher 60 wird der erste Teil mit den Speichern 495A-H über die Datensammelleitungen 655A, die den ersten Teil darstellen, an das Vorspannungsnetzwerk 665 gelegt, und die den zweiten Teil des Datenspeichers 60 darstellenden Datensammel-. leitungen 655B sind an ein Vorspannungonetzwerk 670 gelegt. Jedes Vorspannungsnetzwerk 665, 670 ist an jeder Datensammel— leitung mit einem 10 kOhm-UJiderstand abgeschlossen, der an seinem gegenüberliegenden Ende an +5 Volt liegt, um an seine zugehörige Datensammelleitung eine Vorspannung anzulegen. Stromabwärts von den Vorepannungs-UJiderstandsnetzwerken 665, 670 befinden sich Gruppen von TS-Treibern 675 und 680 für Datensammeleitungen 655A bzw. 655B.

Steuerleitungen 480 und 490 aus dem Speicheradressendekoder 57,

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der vorstehend beschrieben wurde, bewirken eine alternative Beaufschlagung der jeweiligen Gruppen von TS-Treibern 675 bzw, 680, abhängig davon, welche Steuerleitung programmatisch aktiviert, ist, wodurch entweder der erste oder der zweite Teil des Datenspeichers 60 freigegeben wird. Die TS-Treiber 675, 680 speisen jeweils die Gruppen von Datensarnmelleitungan 685 bzw. 690. Oede Datensammelleitüng aus der Gruppe 685 ist. in herkömmlicher Weise nach der "ODER"-Funktion verknüpft, (nicht dargestellt) mit ihrem Äquivalent in der Gruppe 690 zur Bildung einer einzelnen Gruppe von Datensammelleitungan 170, die von der Systemsammelleitung-Endstelle 50 aufgenommen werden. Dergestalt ist entweder ein Signal aus der Gruppe 685 oder aus der Gruppe 690 in irgendeiner gegebenen Leitung der Datensammelleitüng 170 vorhanden und stellt, zusammengeführte Datensammelleitungen 685 und 690 zu irgendeinem gegebenen Zeitpunkt, dar, wo - wie oben erwähnt die Datensystemsammelleitung 170 mit der Systemsammelleitung-Endstelle 50 verbunden ist.

In dem in Fig. 10 gezeigten Programmspeicher 175 wird die Adressenleitung 165. aus der Systemsammelleitung 50 an TS (3 Zustände)-Treiber 800 angelegt, deren Steuerleitungen 805 geerdet sind, um kontinuierlichen Betrieb zu erzielen. Stromabwärts von den TS-Treibern 800 ist jeweils ein Widerstandsnetzwerk mit 680 0hm an jede der Leitungen angeschlossen, wobei das gegenüberliegende Ende des UJiderstandsnetzwerks 810 durch eine 5 Volt-Spannungsversorgung vorgespannt wird, um jede Adressenleitung auf Vorspannung zu legen. Die Adressenleitungen in der Adressensammelleitung werden, wenn sie von den TS-Treibern 800 angesteuert werden, parallel an die jeweiligen stromabwärts gelegenen Adresseneingangsanschlüsse "A" für die Speicher mit willkürlichem Zugriff des Programmspeichers 175 angelegt.

In dem in Fig. 10 gezeigten Programmspeicher 175 befindet sich ferner eine Mehrzahl von Lesespeichereinheiten (ROIYl) 720, 725, 730, 735, 740, 745, 750, 755, 760, 765, 770, 775, 780, 785, 790 und 795.

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Jeder der erwähnten Lesespeicher ist vom Typ B316A mit Eingangsadressenanschlüssen "A" für Adressenleitungen A0-A9.

Die Leitung "chip select-1" jedes Lesespaichers im Speicher 175, welche dieselbe ist wie die Leitung mit. der Adresse 11 (A11) wird am Anschluß CS1 eingespeist. In gleicher U/eise luird die Leitung "chip select-2", welche dieselbe ist u/ie diejenige mit Adresse 12 (At2) am Anschluß CS-2 eingespeist. Das am Anschluß CS-3 eingespeiste Signal "chip select-3" ist dasselbe wie in Steuarleitung 715 aus dem Speicheradrassendekoder 57 für Anschluß CS-3 der Lesespeicher 720, 725, 730. und 735, bzw. wie Steuerleitung 710 aus Speicheradressandekoder 57 für Lesespeicher 740, 745, 750 und 755 bzu/. u/ie Steuerleitung 705 aus Speicheradressendekoder 57 für Lesespeicher 760, '765, 770 und 775 bzw. wie Steuerleitung 700 aus Speicheradres'sendekodar 57 für Lesepeicher 780, 785, 790 und 795. Die Ausgangsleitungen "0" gehen von ihren jeu/eiligen Lesespeichern des Speichers 175 aus, so daß sie parallel enden und in Datensammelleitungen 600 für die Lesepeicher 750, 725, 730, 735, 740, 745, 750 und 755 übergehen, und enden ferner parallel in Datensammelleitungen 655 für Lesepeicher 760, 765, 770, 775, 780, 785, 790 und 795. Die Ausgangsdatenleitungen aus den Lesespeichern des Speichers 175 werden, nachdem sie in den Datensammalleitungen 655A und 655B enden, an die UJiderstandsnetzwerke 665 weitergeführt, um an diesen zu enden, wie bereits erwähnt wurde, um eventuell auf die Systemsammelleitung-Endstelle 50 verteilt zu werden.

In der in Fig. 11 gezeigten Adressensammelleitung-Steuerung 150 des Eingabe/Ausgabe-Verarbeitungsmoduls 90 werden Adressenleitungen AOO bis'A08 empfangen, welche die Adressierung einer Untergruppe von Adressenleitungen 85 aus der zentralen Uerarbeitungseinheit 40 des Zentralprozassoreinheit-Ililoduls 120 darstellen. 3ede dieser Adressenleitungen AQO bis AOB speist ihren eigenen HEX-Inverter 815. Vor der Einspeisung in den Inverter 815 endet jede Adressenleitung AOO bis A05 an einer entsprechenden Adressenleitung 145

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aus der Direktspeicherzugriff-Auffrischvorrichtung 10. Die Signale in Leitung 160 aus den Adressenleitungen 145 der Direktr.peicherzugriff-Auffrischungsvorrichtung treten erst dann in die zugehörigen Adressenleitungen in Adressensammelleitung 85 ein, uienn ein Steuersignal über Leitung B2Ü von den als Puffer wirkenden TS-Treibern 825 empfangen wird. Die Funktion dieses Steuersignals in Leitung 820 wird im einzelnen später erläutert. 3ede Adressenleitung 86 andet nach dem Ausgang der Inverter gemeinsam über Leitungen 816 an einem NICHT-UND-Gatter 830, welches ein Signal in Leitung 835 an die Funktionsdekodereinheit 100 ausgibt, wie später erläutert luird. Für die Adressensammelleitung-Signale AO bis A? sind die Adressenleitungen 86 zu Leitungen 831 aufgezweigt, um von Inverters 832 empfangen zu uierden, die deren negierte Uierte jeweils über Leitungen 833 an ein noch zu beschreibendes Bauteil 101IYl 182 ausgeben. Die Adressensammelleitungen 86 aus der Adressensammelleitung— Steuerung werden zusätzlich zu einem als optischer Koppler ausgebildeten Ausgangsmodul (OOIHfl) 200 geführt, um in Leitungen 87 Ausgangssignale für den Zugriff an einem Hilfslesespeicher (ROM) oder Speicher mit. willkürlichem Zugriff (RA[Kl) (nicht gezeigt) zu erzeugen.

In der in Fig. 12 gezeigten Datensammelleitung-Steuerung 190 des Moduls 90 wird die Di-ttensammelleitu ng 180 aus dem Zentralprozessoreinheit-IYlodul 120 empfangen, und zwar als Eingangssignale in Datenleitungen 0 bis 7 (D0-D7). Auf der Datensammelleitung laufen indirekt. Datenleitungen 185A-H zusammen aus dem oben erwähnten Eingangsmodul 182, den Datenleitungen 192A-H aus dem oben erwähnten nicht-flüchtigen Speicher 191 und den Datenleitungen 188A-I aus einem (nicht gezeigten) Unterbrechungsmodul. Alle oben erwähnten Datenleitungen 188A-I, 185A-H, 192A-H werden in eine Gruppe multiplexer 18fiA-D vom Typ 74153 eingespeist, d.h. von einem Typ, der einen 4 zu 1-Dualmultiplexer bildet, welcher eine Linie aus parallelen Daten in einen seriellen Datenstrom umsetzt. Jeder Multiplexer 186A-D weist, eine erste lilahlsteuerung am Anschluß ¹¹A" und eine zweite UJahlsteuerung am Anschluß "B" auf, wobei diese

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-TA-

Eingänge jeweils Signale über Leitungen 850A bzw. 850B aus dem später beschriebenen Funktionsdekodermodul 100 empfangen. Jeder multiplexer meist einen Eingang "strobe 1" am Anschluß S1 und einen Eingang "strobe 2" am Anschluß S2 auf, wobei jeder von diesen geerdet, ist, um ein kontinuierliches Abfragen (strobe) zu erzielen. Jeder Multiplexer 185A—D meist eine erste Gruppe aus vier Dateneingängen H und eine zweite Gruppe aus vier Dateneingängen 12 auf.

An der ersten Gruppe von vier Dateneingängen 11 des Multiplexers 186A liegen Datenleitungen (D7) 188A aus dem Unterbrechungsmodul (nicht gezeigt), 185A aus dem Eingangsmodul (iOIIKl) 182, 192A aus dem nichtflüchtigen Speicher 191 und 860 aus Widerstandsnetzwerk 865 mit gemeinsamen Endpunkten an einem Widerstand von 492 0hm, der über f5 UoIt' vorgespannt, ist, und einem geerdeten Widerstand mit 2_t2 kOhm. An der zweiten Gruppe von vier Dateneingängen 12 des Multiplexers 186A liegen Datenleitungen (D6) 188B aus dem Unterbrechungsmodul, 185B aus dem Eingangsmodul (IOIM) 182, 192B aus dem nichtflüchtigen Speicher 191 und 860 aus dem Widerstandsnetzwerk 860. An der ersten Gruppe von vier Dateneingängen des Multiplexers 186B liegen Datenleitungen (D5) 188C aus dem Unterbrechungsmodus 185C aus dem Modul IOIM 182, 192G aus dem nichtflüchtigsn Speicher 191 und 188D aus dem Unterbrechungsmodul. An der zweiten Gruppe von vier Dateneingängen des Multiplexers 186B liegen Datenleitungen (D4) 188D aus dem Unterbrechungsmodul, 185D a'us dem Modul 101IYl 182, 192D aus dem nichtflüchtigen Speicher 191 und 188F ebenfalls aus dem Unterbrechungsmodul.

An der eisten Gruppe von vier Dateneingängen des Multiplexers 186C liegen Datenleitungen (D3) 188G aus Unterbrechungsmodul 185E aus Eingangsmodul IOIM 182, 192E aus dem nichtflüchtigen Speicher 191 und 188H aus Unterbrechungsmodul. An der zweiten Gruppe von vier Dateneingängen des Multiplexers 186C liegen Datenleitungen (D2) 1881 aus Unterbrechungsmodul, 185F aus Modul IOIM 182, 192F aus dem nichtflüchtigen Speicher 191 und eine V/orspannungsleitung 870 aus einem Widerstandsnetzwerk 185 mit gemeinsamen Endpunkten aus

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einer ersten Widerstandskomponente mit 492 Ohm, die positiv/ durch +5 UoIt vorgespannt ist, und einem zweiten, geerdeten UJiderstandselement mit 2,2 kOhm. An der ersten Gruppe von vier Dateneingängen des Multiplexers 186D liegen Datenleitungen (D1) 1883 aus Unterbrechungsmodus 185G aus Eingangsmodul 101 IYi 182, 192G aus dem nichtflüchtigon Speicher 191 und eine V/orspannungsleitung 880 aus Widerstandsnetzwerk 885 mit einem Widerstandspaar, die gemeinsam an der Uorspannungslaitung 880 enden, mit einem ersten Widerstand mit 492 0hm, der über +5 UoIt positiv vorgespannt ist. und einen zweiten, geerdeten Widerstand mit 2,2 kOhm,

An der zweiten Gruppe von vier Dateneingängen des Multiplexers 186D liegen Datanleitungen (DO) 188K aus Unterbrechungsmodul 187, 185H aus Lasematrix 184, 192H aus dem nichtfiüchtigen Speicher 191 und eine· Vortipannungsleitung 880 aus dem oben beschriebenen Widerstandsnetzwerk 885.

3eder Multiplexer 186A-D besitzt einen ersten Ausgang am Anschluß

(01) entsprechend der ersten Gruppe von Dateneingangsleitungen an Anschlüsse.n (H) und einen zweiten Ausgang am Anschluß (02.) entsprechend der zweiten Gruppe von Dateneingangsleitungen an Anschlüssen (12). Bei Multiplexer 186A speist. Anschluß (0-1) eine Leitung entsprechend der Datensammelleitung 7 (D7), ein Anschluß

(02) des Multiplexers 106A gibt ein Signal ab, das der Datensammelleitung (D6) entspricht, der Anschluß 01 des Multiplexers 186B gibt ein Signal ab, das der Datansamrnelleitung 5 (D5) entspricht, und der Anschluß (02) des Multiplexers 186B gibt ein Signal ab, das der Datensammelleitung 4 (D4) entspricht, wobei die Datensammelleitungen D4-7 gemeinsiam als Leitung 193A gruppiert sind. Der Anschluß (01) des Multiplexers 185C gibt ein Signal ab, das der Datensc.mmelloitung 3 (D3) entspricht, Anschluß (02) des Multiplexers 186C gibt ein Signal ab, das der Datansammelleitung 2 (02) entspricht, Anschluß (01) des Multiplexers 186D gibt ein Signal ab, das der Datensammelleitung 1 (D1) entspricht, und Anschluß 02 des Multiplexers 186D gibt ein Signal ab, das der DatBnsammelleitung

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2££ j G ο

(DO) entspricht, wobei die Datensammelleitungen(D0-D3) gemeinsam gruppiert sind als Leitung 193B.

Puffer 194 (A-B) in der Datensammelleitung-Steuerung 190 ergeben eine vorbestimmte Einrast- und Synchronisations-Verzögerungsfunktion für Datensammelleitungen 193A und B mittels eines bidirektionalen 4-Bit-Schieberegisters von Typ 74194. Jedes Schieberegister 194A und B weist einen Linksverschiebungseingang am Anschluß S1 und einen Rechtsverschiebungseingang am Anschluß SO auf, welcher beim Anlegen eines Signals in Leitungen 900 und 905 an beide Anschlüsse gleichzeitig eine Parallelverschiebung ergibt, wie dies im vorliegenden Fall erforderlich ist. Zusätzlich wird jedes Schieberegister 194A und B am Anschluß (MR) zurückgesetzt beim Empfang von Signalen aus Leitung 910, und wird am Anschluß (CLK) getaktet beim Empfang von Signalen in Leitung 915. Nach dem Zurücksetzen über Leitung 910 und bei gleichzeitig auftretenden Signalen an den Anschlüssen SO und S1 "select mode" sowie nach Empfang eines Taktsignals in Leitung 915 gehen beide Schieberegister 194A und B dazu über, die Eingangsdaten in Leitungen 193A und B parallel in die Anschlüsse (I) einzuschieben und durch das Schieberegister hindurch herauszuschieben zu Ausgangsleitungen 195A und B an Anschlüssen (0), wodurch der Effekt eines synchronisierten eingerasteten Signals entsteht.

Zur Bewirkung der Parallelverschiebung durch die Eingänge der Puffer-Einrastschaltungen 194A-B und 197A-B ist ein vierfach-2 zu 1 Multiplexer 920 vorgesehen, beispielsweise vom Typ 74157. Der Freigabeeingang des Multiplexers 920 liegt am Anschluß (E), wo er Massepotential erhält, um permanent im Zustand "Ein" zu sein. Das gemeinsame ausgewählte Eingangssignal am Anschluß (S) wird über Leitung 925 aus dem Funktionsdekoder 100 empfangen, der dazu verwendet wird, stets ein Eingangssignal "Eins" auszuwählen, wie später erläutert wird. Die Eingangsanschlüsse des Multiplexers 920 sind als gepaarte "Null"-Eingänge (0) und "Eins" (1) (11-4) eingeteilt, wobei nur die Eingangssignale "Eins" (1)

8 0 9 δ 2 8 / 0 9 e 3 ORJöJf-ML W3P_ECTED

bei der vorliegenden Ausführungsform vertuendet, uierden.

Anschluß 1 für Eingänge 11 und 12 empfängt gemeinsame Eingangs— signale aus Leitung 935 das Funktionsdekoders 100. Die Anschlüsse 1 für die Eingänge 13 und 14 empfangen gemeinsame Eingangsignale aus Leitung 945 des Funktionsdekoders 100. Ein Signal wird am Anschluß $1 des Multiplexers 920 über Leitung 950 immer dann ausgegeben, wenn Anschluß 1 des Einganges 11 ein Signal in Leitung 935 empfängt. Es wird am Anschluß 02 des multiplexers 920 über Leitung 955 immer dann ein Signal abgegeben, uienn Anschluß 1 des Einganges 12 ein Signal in Leitung 935 empfängt. Am Anschluß 03 des Multiplexers 92.0 wird über Leitung 960 immer dann ein Signal ausgegeben, wenn Anschluß 1 des Einganges 13 ein Signal in Leitung 945 empfängt. Am Anschluß 04 des Multiplexers 920 wird über Leitung 965 immer dann ein Signal abgegeben, wenn Anschluß 1 des Einganges 14 ein Signal über Leitung 945 empfängt. Die Leitungen 950 und 955 v/erlaufen parallel zu den Anschlüssen SO bzw. Ξ1 der Puffer-Einrastschaltungen 194A und B, um die oben erwähnte Parallelverschiebung zu erreichen.

Ein Widerstandsnetzwerk 970 der Datensammelleitung-Steuerung 190 mit gemeinsamen Endpunkten an einem geerdeten Widerstand von 2,2 kOhm und mit einem Widerstand von 492 0hm mit -f5 UoIt Vorspannung geht über Leitung 975 von dem gemeinsamen Endpunkt aus, um das erwähnte Rückr.et zsignal am Anschluß (IYiR) beider Puffer-Einrastschaltungen 194A und B zu bilden. Die vom Taktgeber 45. ausgehende Leitung 220 liefert einen "Phase I" 2mc-Taktimpuls an Anschluß (CLK) beider Puffer-Einrastschaltungen 194A und B. Die Ausgangsleitungen 195A und 19bU an den Ausgangsanschlüssen (0) der Puffer-Einrastr-chaltungen 194A und D laufen weiter zu den erwähnten TS-Puffern 196 mit gemeinsamer Steuerleitung 980 aus dem Funktionsdekoder 100. Es wird ein Signal. "0" jedesmal dann in Steuerleitung 980 erhalten, wenn der Zentralprozessoreinheit-lilodul 120 ein Ausgangssignal auf Dutensammelleitung 180 abgibt. Die Ausgänge der TS-Puffer 196 sind an ihrem Ende mit den jeweiligen Leitungen in der

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Datensammelleitung 1Β0 zusammengeführt, und zu/ar uor den stromabwärts gelegenen Puffer-Einrastschaltungen 197A und B. Die Puffer-Einrastschaltungen 197A und B sind identisch mit. den Puffer-Einrastschaltungen 194A und B, und zwar insofern, als auch bei ihnen Schieberegister vom Typ 74194 verwendet u/erden. Beide Puffer-Einrastschaltungen 197A und B empfangen Takteingangssignale am Anschluß CLK aus Leitung 220. lüie ermähnt empfangen die Puffer-Einrastschaltungen 197A und B Linksverschiebungs- und Rechtsverschiebungssignale an den Anschlüssen SO und S1 über Leitung 965 bzw. 960 aus Multiplexer 920. Die Puffer-Einrastschaltungen 197A und B werden an den Anschlüssen (iilR) über die System-Rücksetzleitung 965 von dem Funktionsdekodar 100 bzw. über Leitung 975 aus Uorspannungs-Uliderstandsnetzwerk 970 zurückgesetzt, welches einen über f5 Volt vorgespannten Widerstand mit 495 0hm und einen damit verbundenen, geerdettn Widerstand mit 2,2 kOhm aufweist. An den Eingangsanschlüsson "I" der Puffer-Einrastschaltung 197A liegen die Datenleitungen D0-D3 in Datensammelleitung 180, und an den Eingangscinschlüssen "I" der Puffer-Einrastschaltung 197B liegen die Oatenleitungen D4-D7 in der Datensammelleitung 180. An den Anschlüssen "0" beider Puffer-Einrastschaltungen 197A und ti werden Eingangssignale einrastend über Datensammelleitungen D0-D7 in Datensammelleitung 195A und B an den nichtflüchtigen Speicher 191 und an einen Fehlerüberwachungezeitgebsr 105 angelegt, und ferner über den als optischen Koppler ausgebildeten Ausgangsmodul 200 und Leitungen 193A an das Hauptgerät bzw. die Wirt— maschine 30.

In dem FunktionjsdekodRr 100 werden zum Erkennen und Dekodieren von Adressen für die funktionelle Aktivierung, wie in Fig. 13 gezeigt, Adressenleitunyssignale aus der Adressensammelleitung-Steuerung 150 empfangen, die uon dem Inverter 815 in der Adressen— Sammelleitung 65 iiusgegeben werden. Eine Untergruppe von Adressenpammelleitungen iJ5, hauptsachlich A9-A15, liegt als Leitungen 985, 995, 1005, 1010, 1040, 1045, 1095 und 1115 jeweils vor, um dekodiert zu werden für die V/erwendung als Steuersignale, wie weiter unten beschrieben wird. Adressenleitung H15 in Leitung 995 wird an

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UND-Gatter 1ODO angelegt, Leitung 985 speist ferner dsn Eingang das UND-Gatters 1000 als Rücksetzsignal, wie später erläutert wird. Adressenleitungen A14 und A13 bzw. 1005, 1010 der Adressensammelleitung 85 sind an die Eingangsseite eines UND-Gattern 1015 angelegt. Beim gleichzeitigen Empfang von hochliegenden Signalen an den UND-Gattern 1000 und 1015 erzeugt jedes von diesen über Leitung 1020 bzw. 1025 ein Ausgangssignal für UND-Gatter 1030, woraufhin beim Empfangen aus denselben Leitungen ein Ausgangssignal in Leitung 1035 entsteht. Die Adressenleitungen A12 und A11 in Leitung 1040 bzw. 1045 der Adressensammalleitung 85 werden beide durch Inverter 1050, 1055 in der Polarität umgekehrt, uiobei die Inverter Ausgangssignale in Leitung 1060 bzw. 1065 erzeugen, die in UND-Gatter 1070 eingegeben werden.

Beim gleichzeitigen Empfang von Eingangssignalen gibt UND-Gatter 1070 über Leitung 1075 ein Ausgangssignal an UND-Gatter 1080 ab, welches ferner über Leitung 1035 ein Eingangssignal erhält. Bei gleichzeitigem Empfang von Signalen im UND-Gatter 1080 erfolgt ein Ausgangssignal in Leitung 1085, welches in dem "Fertig"-IKlodul 1090 dazu verwendet wird_f das von der zentralen Werarbeitungseinheit 40 empfangene Signal· "Fertig" zu synchronisieren.

Adressenleitung 10 in Leitung 1095 dar Adressensammelleitung 85 führt ein Eingangssignal an einen Inverter 1100, der wiederum ein Ausgcingssignal über Leitung 1105 abgibt, und an dieser Ausgangsleitung 1105 durch ein Widerstandsnetzwerk 1110 vorgespannt wird, das gemeinsame Endpunkte für einen mit -f-5 Volt vorgespannten Widerstand mit 492 0hm und einen geerdeten Widerstand mit 2,2 kOhm aufweist. Adressenlsitung 9 in Loitung 1115 der Adressensammel-Isitung 85 wird an die Eingangs^eite eines UND-Gatters 112.0 angelegt, welches farner über Leitung 1130 ein Eingangssignal aus einem Widerstandsnetzwerk 1125 empfängt, das an gemeinsamer Stelle endende Widerstände enthält, mit einem durch +5 UoIt vorgespanntsn widerstand mit 492 0hm und einem geerdetsn Widerstand mit 2_t2 kOhm.

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Beim gleichzeitigen Empfang uon Eingangssignalen am UND-Gatter 1120 wird ein Ausgangssignal über Leitung 1132 ausgesendet, weiche durch Leitung Q50A aufgezweigt ist zu dem Eingangsanschluß ¹¹A" (select A) der Multiplexer 186A-D und die erste Gruppe von Eingängen daran fieigibt. Leitung 1105 ist aufgezeigt zu Leitung 650B für den Anschluß "B" (select D) der !multiplexer 186A-D zur Freigabe der zweiten Gruppe von Ausgängen an diesen, Über Leitung 1135 kann ein Rücksatzsignal aus einer Stauertafel (nicht gezeigt) ausgesendet werden, um das System wieder freizugeben atr, Anfang eines Steuerprogrammdurchlaufs bzw. bei einer "Null"-Adresse einer gegebenen Folge uon Anweisungen in dem Programmspeicher 175 in dem Zentralprozessoreinheit-IYlodul 120. Es ist ein geerdeter Kondensator 114C vorgesehen, um Störungsspitzen zu eliminieren, die durch Empfang von Störgeräuschen in den Leitungen auftreten können. Die Signale in Leitung 1035 gelangen anschließend zu einem Inverter 1145, der sein Ausgangssignal an Leitung 1150 abgibt, die zunächst zu einem Inverter 1155 und ferner zu Leitung 1160 aufgezweigt ist. Inverter 1155 gibt sein Ausgangssignal an Leitung 1165 ab, die anschließend an eine doppelte Logische Negierung dasselbe Signal erzeugt wie in Leitung 1135. Leitung 1160 ergibt die einfache logische Negierung der Leitung 1135.

Ein Synchronisationssignal in Leitung 290 aus der zBntralen Verarbeitungseinheit 40 wird Inverter 1170 zugeführt, um an Leitung 1175 ausgegeben zu würden, die aufgezweigt ist und mit. ihrem zweiten Zweig zu Leitung 1180 und mit ihrem ersten Zweig zum Eingang eines bidirektionalen 4-Bit-jchieberBgisters 1185 vom Typ 74194 führt, das hier als D-Flip-Flop verwendet wird. Bei dem D-Flip-Γΐορ 1185 wird Anschluß D für den Dateneingang und Anschluß CLK als Takteingang verwendet, der ein Signal über Leitung 220 aus dem 2mc-Phaee I-Taktgeber 45 erhält. Der Eingang CLR des D-Flip-Flops 1185 ist. ein Löscheingang, der über Leitung 1165 ein Signal erhält, welches das Haupt- oder Systemrücksetzsignal für die Steuerung 20 ist. Der Anschluß Q gibt ein Ausgangssignal an Leitung 1190 ab, welches das verzögerte Synchronisationssignal (SYNC) 2.90

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aus der zentralen Usrarbeitungseinheit 40 ist. Dieses verzögerte Signal SYNC -liird über Leitung 1190 zu NICHT-UND-Gatter 1195 gesendet, ujelches ferner ein Eingangssignal über Leitung 1200 aus der nachstehend beschriebenen "Fertig"-Steuervorrichtung 1090 erhält.

Leitung 1190 ist ferner aufgezweigt zu einer Leitung 1205, die direkt ebenfalls zu der "Fertig"-Steuervorrichtung 1090 führt. NICHT-UND-Gatter 1195 gibt beim gleichzeitigen Empfang von hochliegenden Signalen ein Pusgangssignal auf Leitung 1210 an den Anschluß "strobe 1G" und an den Anschluß "strobe 2G" eines Ent— multiplexers 1215 ab. Entmultiplexer 1215 iuird hier als Dekoder zur Übersetzung von Adressen in Steuersignale verwendet. Leitung 1210 zuieigt ferner zu Leitung 1220 auf, die von der "Fertig"-Steuervorrichtung 1090 empfangen uiird für dia Dekoderauslösung-Steuerung. Dcitenanschliisse "1C" und "2C" führen die Dateneingangssignale für den Dekoder 1215, welche über Leitung 1225 aus der "Fertig"-3teuervorrichtung 1090 empfangen werden und weiche anzeigen, daß die zentrale Verarbeitungseinheit 40 sich in einem zum Auslesen des Speichers bereiten Zustand befindet.

Wenn in dem Tunktionsdekoder 100 der Anschluß "select A" des Dekoders 1215 durch ein Signal in Adressenleitung 1132 entsprechend Adressenleitung 9 (A9) ausgewählt wird, so wird die Ausgangsleitungsgruppe 1Y daran aktiviert, und zwar aus Anschlüssen 1Y0, 1Y1, 1Y2 und 1Y3 entsprechend den Leitungen 1230, 1235, 1240 bzw. 1245. Die Aufgänge 2Y inerdon ausgewählt, wenn das Signal aus 1105 entsprechend Adressenleitung AO tim Anschluß B empfangen wird. Die 2Y-Ausgänge können jeweils an den Anschlüssen 2YO, 2Y1, 2Y2 und 2Y3 in Leitungen 1250, 1255, 1260 bzw. 1265 erhalten werden.

Leitung 1240 führt vom Anschluß 1Y2 zu einer "Fertig"-V/erzögerungseinrichtung 1270 zur Erzeugung eines "Fertig"-Steuersignals zum Ausgeben von Adressen in dem oben erwähnten Ausgangsmodul 200. Die Signale an Anschlüssen 2Y1 und 1Y1 laufen über Leitungen 1255 und

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1235 zu einem NICHT-UND-Gatter 1275, welches in Leitung 1280 für die "Fertig"-\/erzögerungseinrichtung 1270 bei gleichzeitigem Auftreten der Eingangssignale ein Ausgangssignal erzeugt, um ein Freigabesignal "Lesen—Fertig" für den nicjitflüchtigen Speicher 191 zu erzeugen. Die Signale an Anschlüssen 2Y3 und 1Y3 in Leitungen 1265 und 1245 laufen zu UND-Gatter 12.85, welches beim gleichzeitigen Empfang dar Eingangssignale in Leitung 1290 ein Ausgangssignal erzeugt, das wiederum über diese Leitung als Eingangssignal an ODER-Gatter 1295 angelegt wird. QDER-Gatter 1295 erzeugt ein Ausgangssignal in Leitung 1300 beim Empfang von unterschiedlichen Eingangssignalen aus Leitung 1290 oder Leitung 835 von der Adressensammelleitung-Steuerung 150.

An einem Entmultiplexer 1305, der hier in derselben Weise u/ie Dekoder 1215 als Dekoder verwendet wird, wird Leitung 1300 vom ODER—Gatter 1295 freigegeben, um Eingangssignale an den Anschlüssen 516 und 526 zu erzeugen, welche jeweils "strobe 1" und "strobe 2" des Dekoders 1305 entsprechen, wodurch ein Parallelbetrieb dieses Dekoders ermöglicht wird. Leitung 1265 speist jeweils Anschluß D1C "Daten 1" bzw. Anschluß D2C "Daten 2". Die Anschlüsse D1C und D2C sind miteinander verbunden, um einen Sofortbetrieb an beiden Ausgangsgruppen des Dekoders 1305, je nach Auswahl, zu ermöglichen. Die Leitungen AO und A1 der Adressensammelleitung Ö6 aus der Adressensammelleitung-Steuerung 150 werden dazu verwendet, entweder Anschluß A oder B des Dekoders 1305 auszuwählen, um Ausgangssignale entweder an der Ausgangs— gruppe 1Y oder 2Y zu erzeugen. Die dekodierten Signale in Leitung 1310 bewirken den Doginn des Direkfspeicherzugriffs im Modul 10. Die Si'gnale in Leitung 1315 stellen den Zustand einer Überwachungs-Zeitgeberschaltung 105 ein, wodurch diese erneut freigegeben wird.

Beim übereinstimmerden Empfang des vorstehend beschriebenen SYNC-Signals 1325 und eines fifiassesignals in Leitung 1330 gibt ein UND-Gatter 1335 über Leitung 1340 ein Ausgangssignal an ein bidirektionales 4-Bit-Schieberegister 1345. Schieberegister 1345 ist

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identisch mit Schieberegister 1185 und wird hier als D-Flip-Flop verwendet. Ein 2mc-Phase I-Taktsignal in Leitung 220 wird am Takteingangsanschluß CLK des Schieberegisters 1280 eingegeben. Ein Löschsignal am Anschluß (CLR) empfängt als ein Eingangssignal das vorstehend erläuterte Rücksetzsignal 1165. Das Aus— gangssignal des Flip-Flops 1345 wird am Anschluß ¹¹Q" abgenommen, der über Leitung 1350 ein Ausgangssignal an ein UND-Gatter 1355 abgibt. Bei gleichlautenden Signalen aus Leitung 1350 und aus dem Speicher-Lesen/Schreiben-Freigabesignal in Leitung 1360 aus dem "Fertig"-Steuermodul 1090 wird in Leitung 1365 ein abgeleitetes Datensammelleitung-Steuersignal für die ^lfFertig^H-Steuerung 1090 erzeugt.

In Fig. 13 und 14 ist eine "Fertig"-Steuerung 1090 gezeigt, die eine Unterschaltung des Funktionsdekoders 100 ist. und taktgesteuerte Steuersignale erzeugt, welche einen Zustand "Daten fertig" für den Funktionsdekoder 100 selbst, und ferner für die Datensajime lleitung—Steuerung 190 und die zentrale Verarbeitungseinheit 40 anzeigen. Inverter 1430, 1435, 1440, 1445 und 1450 empfangen jeweils ein Eingangssignal "DBIN" in Leitung 285, welches anzeigt, daß die zentrale VerarbBitungseinheit 40 zur Annahme won Daten bereit- ist, ein Signal "(YlEIYlREAD·- in Leitung 377, welches einen Lesezustand der zentralen Verarbeitungseinheit 40 anzeigt, ein Signal "IYIEIYIw¹RITE" in Leitung 373, welches einen Schreibzustand der zentralen Verarbeitungseinheit 40 anzeigt, ein Signal "READYEND" in Leitung 387, welches anzeigt, daß ein Fertigzüstand der zentralen Verarbeitungseinheit 40 freigegeben wurde, sowie ein Signal "DELRDY" in Leitung 1455, welches einen getakteten "Fertig"-Verzögerungszustand aus dem "Fertig"-Verzögerungsmodul 1?70 anzeigt. Die Inverter 1430 und 1435 für DBIN und IYlEiYiREAD empfangen ferner DIYIA-Überschreibeingangssignale in Leitungen 1460 und 1465 aus TS-Treibern 1470 bzw. 1475. Die TS-Treiber 1470 und 1475 weisen jeweils an Leitung 1480 geerdete Eingänge auf, sowie eine Steuer leitung 1485 aus dem Direktspeicherzugriff (DiYlA)—(Ylodul 10 zum Anzeigen, daß der DIYIA-Vorgang aktiviert

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ujurde. Beim Empfang ihrer jeweiligen Eingangssignale geben die Inverter 1430, 1435, 144C, 1445 und 1450 jeweils ein in der Polarität, invertiertes Signal an Leitung 1490, 1495, 1500 bzw, 1505 und 1510 ab.

Ein UND-Gatter 1515 empfängt Eingangssignal aus dsm Eingabe/ Ausgabe-Adressenerkennungssignal aus der Hauptfunktion-Dekoderschaltung 100 über Leitung 1085 sowie ein Speicher-Fertig-Freigabe— signal in Leitung 1495 aus der "Furtig"-Steuerung 1090. Bei übereinstimmenden Eingangssignalen am UND-Gatter 1515 entsteht ein Ausgangssignal in Leitung 1520, das zu einem NICHT-UND-Gatter 1525 gelangt. NICHT-UND-Gatter 1525 empfängt ferner ein Eingangssignal "Stromversorgung normal" (PN) in Leitung 1530 über die DHf'iA-l/orrichtung 10 aus dem nachstehend beschriebenen PN-Generator 2105. Ein Inverter 1535 empfängt das SYNC-Verzögerungssignal in Leitung 1203 aus dem Funktionsdekoder 100 und kehrt dessen Polarität um, so daß ein Ausgangssignal in Leitung 1540 für ein UND-Gatter 1545 entsteht. UND-Gatter 1545 empfängt ferner das bereits ermähnte Signal "DBIN" über Leitung 1490, und bei übereinstimmenden Eingangssignalen erzeugt es ein Ausgangssignal in Leitung 1550 für das NICHT-UND-Gatter 1525. Wenn alle Eingangssignale übereinstimmen, so gibt. NICHT-UND-Gatter 1525 über Leitung 980 ein Steuersignal an die TS-Treiber 196 in der Datensammelleitung-Steuerung 150 £ib, welches bewirkt, daß die Dateneingabe aus den [Ifiultiplexern 165A-D während DIYlA verhindert luird. Die Ausgangsleitungen 1495 und 1450 der Inverter 1435 und 1440 zweigen ferner zu Leitungen 1555 bzw. 1360 auf, als Speicher-Schreibsignal bzw. Lese-Freigabfcyignal für die "Fertig"—Uerzögerungsschaltung 1270.

Die Leitungen 1495 und 1500 speisen hauptsächlich die Eingangsseite eines ÜDER-Gatters 1560, welches beim Empfang unterschiedlicher Signale ein Au^gangst-ignal in Leitung 1565 an UND-Gatter 1570 abgibt. Leitung 1565 u/eist ferner eine Aufzweigung zu Leitung 1360 auf, um als alternative Lese- odar Schreib—Freigabesignale für den Funktionsdekoder 1G0 als solchen zu dienen. Baim Empfang

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M3

gleichlautender Signale in Leitung 1565 und in Leitung 1085 für diB Eingabe/Ausgabe-Adressenerkennung aus Funktionsdekoder 100 erzeugt. UND-Gatter 1570 ein Ausgangssignal in Leitung 1575. Leitung 1575 zeigt ferner βϊπβ Aufzweigung zu Leitung 1200 für die Steuerung der SYNC-Signalleitung 1190 in dem Funktionsdekoder 100. Ein NICHT-UND-Gatter 1580 empfängt Eingangssignale in Leitung 1575, aus der "Stromversorgung normal"-Leitung 1530 aus DIKlA 10 und aus der Leitung 1505 "Fertig-Freigabe" aus Inverter 1445. Bei gleichlautenden Eingangssignalen erzeugt NICHT-UND-Gatter 1580 ein Ausgangssignal in Leitung 1585 als "Fertig"-Steuersignal für einen nachstehend erläuterten TS-Treiber 1655. NICHT-UND-Gatter 1590 empfängt Eingangssign&le über Leitung 1300 aus dem Funktionsdekoder, uielche das Vorhandensein einer zu dekodierenden Steueradresse anzeigen, aus Leitung 1510 aus Inverter 1450, uielche das Vorhandensein eines verzögerten Signals "Fertig" anzeigen, und aus Leitung 1205 aus Funktionsdekoder 100, welche ein verzögertes SYNC-Signal anzeigen. Bei übereinstimmenden Eingangssignalen erzeugt. NICHT-UND-Gatter 1590 ein Ausgangssignal in Leitung 1605 für UND-Gatter 1610. Zusätzlich empfängt Inverter 1615 ein SYNC-Eingengssignal in Leitung 1180 aus Funktionsdekoder 100, um ein in der Polarität invertiertes Signal in Leitung 1620. für UND-Gatter 1610 zu erzeugen.

Bei übereinstimmenden Eingangssignalen gibt NICHT-UND-Gatter 1610 über Leitung 1625 Ausgangssignale an ein Schieberegister 1630 ab, das hier als D-Flip-Flop verwendet uiird, wobei dieses Flip-Flop 1630 ein bidirektionales Schieberegister vom Typ 74194 ist. Flip-Flop 1630 meist ein Takteingangssignal auf, das am Anschluß CLK über. Leitung 2.2.0 empfangen u/ird, wobei es sich um ein "Phase I"-2mc-Signal handelt, sowie ein Löschen—Rücksetzsignal am Anschluß CLR über Leitung 1165 aus dem Funktionsdekoder 100. Beim Empfang eines Freigabesignals in Leitung 1625 an seinem Eingangsanschluß "D" wird das Flip-Flop 1630 auf verzögerte LUeise als Einrastschaltung zur Taktzeit· 1630 gesetzt, um am Anschluß "Q" ein "Fertig"-Signal in Leitung 1635 für Inverter 1640 zu erzeugen.

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Leitung 1635 zweigt ferner zur Leitung 1645 ab, die in das bereits ermähnte ODER-Gatter 1600 eingespeist wird. Beim Empfang eines Signalsacs Flip-Flop 1630 gibt Inverter 1640 ein Ausgangssignal über Leitung 1650 an den bereits ermähnten TS-Treiber 1655 ab. Dieser TS-Treiber 1655 empfängt ein Steuersignal aus Leitung 1585, das aus NICHT-UND-Gatter 1580 stammt, lüenn der TS-Treiber 1655 auf diese Weise freigegeben tuird, so erzeugt er ein Ausgangssignal in Leitung 3B4 als Signal "Fertig" für die zentrale Verarbeitungseinheit 40. Leitung 1595 aus NICHT-UND-Gatter 1590 zuieigt zur Leitung 1660 zum ODER-Gatter 1665 ab. Wenn ODER-Gatter 1665 unterschiedliche Signale aus Leitung 1660 und aus Leitung 1205 für das verzögerte SYNC-Signal empfängt, so erzeugt es ein Ausgangssignal in Leitung 935 für die Datensammelleitung-Steuerung 150 als Eingangssignal für Multiplexer 920.

Inverter 1670 empfängt einen abgeleiteten Wert des verzögerten SYNC-Signals aus Funktionsdekoder 100 über Leitung 122G, um ein in der Polarität umgekehrtes Ausgangssignal in Leitung 1675 für UND-Gatter 1680 zu erzeugen. Beim Empfang übereinstimmender Signale aus Leitung 1675 und aus der Speicher-Schreibsignalleitung 1555 erzeugt UND-Gatter 1680 ein Logiksignal "Eins" in Leitung 1685 für ODER-Gatter 1690. ODER-Gatter 1690 erzeugt ujiedorum ein Ausgangssignal in Leitung 1695, tuenn unterschiedliche Signale aus Leitung 1685 und aus Leitung 1700 für ein Einrast-Zählersignal aus dem nachstehend beschriebenen D-Flip-Flop 2595 in DIYlA 10 mit der Frequenz 1 ITlegahertz (1mc) empfangen werden. ODER-Gatter 1705 empfängt Alternativsignale in Leitung 1695 oder ein Speicher-Lese/Schreibsignal als verzögertes SYNC-Signal in Leitung; 1365 aus Funktionsdekoder 100, um ein Ausgangssignal in Leitung 1710 als Eingangssignal für Multiplexer 92.0 in der Datensammelleitung—Steuerung 150 zu erzeugen.

Eine zusätzliche Unterschaltung der Hauptfunktion-Dekoderschaltung 100 ist der ^MFertig"-Verzögerungsmodul 1270, der in den Fig. 13 und 15 gezeigt ist, welcher verzögerte Formen des Signals "Fertig"

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erzeugt, um eine verzögerte Untergruppe von verschiedenen Signalen für Funktionsdekoder 100 und "Fertig"-Steuerung 1090 an den nichtflüchtigen Speicher 191 und an den Modul 00IIYI20Q zu liefern. Inverter 1715 empfängt ein Startsignal "Matrix-Lesen" aus Funktionsdekoder 100 über Leitung 1240 für den (nicht gezeigten) Matrix-Lesemodul, um mit umgekehrter Polarität, in Leitung 1720 ein Ausgangssignal für ODER-Gatter 1725 und in Leitung 1730 für ODER-Gatter 1735 zu erzeugen. ODER-Gatter 1735 empfängt ferner ein Eingangssignal "Start-nicht-flüchtiger Speicher" aus Funktionsdekoder 1DO über Leitung 1280. Bei unterschiedlichen Eingangssignalen an den Eingängen erzeugen die ODER-Gatter 1725 und 1735 Ausgangssignale in Leitung 1740 bzw. 1745. ODER-Gatter 1750 empfängt ein Signal aus Leitung 1745 und gibt es weiter auf Leitung 1755. ODER-Gatter 1725 und 1750 empfangen ferner Eingangssignale über Leitung 1760 bzw. 1765. Die Leitungen 1740 und 1755 u/erden jeweils an dem entsprechenden Eingangsanschluß "D" eines Paares identischer 4-Bit-Schieberegister 1770, 1775 empfangen, u/obei diese Schieberegister jeweils vom Typ 740194 sind und hier als D-Flip-Flop verwendet werden. Dedes Flip-Flop 1770, 1775 wird am Anschluß CLK durch ein Phase I-Signal in Leiutng 2.20 mit zwei Megahertz taktgesteuert und am Anschluß CLR durch Rücksetzen gelöscht mittels eines Hauptsystem-Rücksetzsignals aus der Hauptfunktion-Dekoderschaltung 100 über Leitung 985. Die Flip-Flops 1770 und 1775 bewirken ein eingerastetes Setzen von Daten, die jeweils an Anschluß "Q" in Leitung 1780 bzw. 1785 ausgegeben werden. Leitung 1780 und Leitung 1785 zweigen jeweils zu Leitung 1760 bzw. 1765 zu einem ODER-Gatter 1725 bzw. 1750 auf.

Leitung 1780 ist ferner an Inverter 1790 geführt, der beim Empfang des Eingangssignals ein in der Polarität invertiertes Signal in Leitung 1795 an Modul 200 ausgibt, und ferner ein Eingangssignal für UND-Gatter 1800 erzeugt. Leitung 1785 ist ferner an die bereits erwähnten UND-Gatter 1805, 1810 und 1800 gelegt. UND-Gatter 1805 gibt ferner bei übereinstimmendem Signal aus Leitung 1785 und

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UL

Speicher-Schreibsignal-Leitung 1555 aus dem "Fertig"-Steuerungs-Untermodul 1090 ein Ausgangssignal an Leitung 1800 ab. Leitung 1806 führt zu ODER-Gatter 815, welches wiederum ein Ausgangssignal in Leitung 1820 erzeugt, das als Rücksetz-Freigabesignal für den nicht flüchtigen Speicher 191 wirkt. ODER-Gatter 1815 empfängt ferner ein Eingangssignal "Start-nichtflüchtiger Speicher" über Leitung 1280 aus Funktionsdekoder 100. Beim Empfang von übereinstimmenden Signalen aus Leitung 1785 und Leitung 1795 erzeugt UND-Gatter 1800 ein Ausgangssignal in Leitung 1825 für GDER-Gatter 1830. ODER-Gatter 1830 erzeugt daraufhin ein Ausgangssignal in Leitung 1455 als Uerzögerungs-Fertig-Signal für den erwähnten "Fertig"-SteuGrungs-Untermodul 1090. ODER-Gatter 1830 empfängt, ferner alternativ/ ein Eingangssignal aus Leitung 1780 aus dem eingerasteten Ausgang des erwähnten D-Flip-Flops 1770. NICHT-UND-Gatter 1835 empfängt. Eingangssignale in Leitung 1840 aus UND-Gatter 1810 sowie Leitung 1795 aus Inverter 1790. Beim Empfang übereinstimmender Eingangssignale erzeugt UND-Gatter 1835 ein Ausgcingssignal in Leitung 1845 für den nichtflüchtigen Speicher 191.

In der in Fig. 16 gezeigten Direktspeicherzugriff (DPi)A)-Vorrichtung 10 luird über Leitung 1310 aus dem Funktionsdekoder 100 ein Start-Auffrischsignal zugeführt und als Eingangssignal in einen Inverter 2505 eingegeben. Dieser Inverter 2.505 erzeugt wiederum ein in der Polarität umgekehrtes Signal in Leitung 2510 für ODER-Gatter 2515. Die Signale in Leitung 2.510 gelangen durch ODER-Gatter 2515 hindurch und werden über Leitung 2520 an ein Schieberegister 2525 ausgegeben, das als D-Flip-Flop arbeitet. Schieberegister 2525 ist ein bidirektionales 4-Bit-Schieberegister vom Typ 74194. Ein Signal "Anhalten-Bestätigung" aus dem Zentralprozessoreinheit-lKiodul 120 wird über Leitung 475 zu einem Inverter 2530 gesendet. Der Inverter 2530 erzeugt wiederum ein in der Polarität umgekehrtes Signal in Leitung 2535 für ein UND-Gatter 2540. Beim Empfang übereinstimmender Signale in Leitung 2.535 und in Leitung 2545 erzeugt UND-Gatter 2540, wie später beschrieben

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wird, ein Ausgangssignal in Leitung 2550 für ein Schieberegister 2555. Dieses Schieberegister 2550 ist identisch mit Schieberegister 2525 und wirkt ebenfalls als D-Flip-Flop. ODER-Gatter 2560 empfängt, ein "Anhalten"-Auslösesignal in Leitung 106 aus dem Überwachungszeitgeber 105, welches zu Ausgangsleitung 2565 durchgelassen werden soll. Beim Empfang uon Signalen in Leitung 2565 erzeugt Inverter 2570 Ausgangssignale in Leitung 2575 für ein UND-Gatter 2580. UND-Gatter 2580 erzeugt, beim Empfang übereinstimmender Signale aus Leitung 2575 und aus Leitung 1310 vom Funktionsdekoder 100 Ausgangssignale in Leitung 2585 für ein Flip-Flop 2590, wobei es sich um ein Dual-D-Flip-Flop vom Typ 74H74 handelt. Das mit dem vorstehend ermähnten Schieberegister 2525 identische Schieberegister 2595 wird hier als D-Flip-Flop verwendet und wird am Anschluß CLK durch ein Phase I-Signal in Leitung 220 mit 2 Hilegahertz (2mc) getaktet. Das Löschsignal am Anschluß CLR für dieses D-Flip-Flop tuird in Leitung 2605 aus einem Widerstandsnetzwerk 2600 empfangen. Dieses Widerstandsnetzwerk 2600 weist ein Paar miteinander und mit Leitung 2605 verbundener Widerstände auf, wobei der erste Widerstand mit 492 0hm durch +5 UoIt positiv vorgespannt ist und der zweite Widerstand mit 2,5 kOhm geerdet ist. D-Flip-Flop 2595 erzeugt ein Ausgangssignal am Anschluß U über Leitung 2610 für einen Inverter 2615. Dieser Inverter gibt ein in der Polarität invertiertes Signal auf Leitung 2620, welche zum Eingangsanschluß D des Flip-Flops 2595 zurückgeführt ist. Inverter 2615, dessen Ausgangssignal auf Leitung 2620 gegeben wird, zweigt, ferner zu Leitung 2625 ab und bildet ein Eingangssignal für ein ODER-Gatter 2630. ODER-Gatter 2630 gibt wiederum ein Ausgangssignal auf Leitung 2635 an ein UND-Gatter 2640 ab". Dieses UND-Gatter 2640 erzeugt beim Empfang übereinstimmender Signale aus Leitung 2635 und 2645 ein Ausgangssignal in Leitung 2650 für ein Schieberegister 2655, das als D-Flip-Flop arbeitet, wobei dieses Flip-Flop 2655 identisch mit dem vorstehend beschriebenen Schieberegister 2525 ist. Die Ausgangssignale des Flip-Flops 2655. werden über Leitung 2660 geführt, und zweigen über

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eine Leitung 104 ab zu dem Überwachungszeitgeber 105 und zu dem Modul 00IR1200, und ziuar als Anzeige des Auftretens eines normalen DfflA-Arbeitsvorganges.

Leitung 2660 ist ferner durch Leitung 2665 aufgezweigt, die eines der Eingangssignale des ODER-Gatters 2630 liefert. Für alle Flip-Flops 2525, 2555 und 2655 werden die Löschsignale am Anschluß CLR in einer Hauptsystem-Rücksetzleitung 1155 aus dem vorstehend beschriebenen Funktionsdekoder 100 erzeugt. Die Flip-Flops 2590, 2555 und 2.655 u/erden ferner am Anschluß CLK durch das eru/ähnte Signal "Phase II" in Leitung 230 mit zwei megahertz (2mc) getaktet. Flip-Flop 2525 wird ferner durch das bereits erwähnte "Phase I"-Signal mit 2 lYiegahertz (2mc) in Leitung 220 taktgesteuert. Zusätzlich erzeugt Flip-Flop 2525 ein Ausgangssignal am Anschluß Q auf Leitung 2545 für den Eingang des UND-Gatters 2540, das vorstehend erwähnt ist. Leitung 2545 zweigt ferner über Leitung 2550 zu einem UND-Gatter 2670 ab. UND-Gatter 2670 empfängt ferner ein Signal "Ende Auffrischung" auf Leitung 2675, wie später beschrieben u/ird. Beim Empfang übereinstimmender Eingangssignal erzeugt UND-Gatter 2670 auf Leitung 2680 ein Ausgangssignal für das bereits erwähnte ODER-Gatter 2515. Leitung 2545 zuieigt ferner über Leitung 2685 zu dem bereits erwähnten ODER-Gatter 2560 ab.

Des erwähnte D—Flip—Flop 2595 erzeugt Ausgangssignale auf Leitung 2610y u/ird jedoch ferner durch eine weitere Abzweigung über Leitung 2690 mit einem UND-Gatter 2695 und über eine Leitung 2612 mit dem Modul 00IW200 verbunden. Gatter 2695 empfängt ferner ein Signal aus dem D-Flip-Flop 2555 über Leitung 2645. Beim Empfang übereinstimmender Signale in Leitung 2690 und 2645 erzeugt UND-Gatter 2595 ein Ausgangssignal auf Leitung 1700 für den "Fertig"-Steuerung-Untermodul 1090 zum Zweck der Übernahme der Steuerung der Dateneammelleitung—Steuerung 150 während des Direktspeicherzugriff-l/organges. Ein NICHT-UND-Gatter 2700 empfängt Eingangssignale aus Leitung 2645, die von dem D-Flip-Flop 2555 erhalten werden, und aus Leitung 2610, die von der PN-Generator-Unterschaltung

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üft

2105 in dem nichtflüchtigen Speicher 191 als Ausgangssignale erzeugt werden. Beim Empfang übereinstimmender Signale aus Leitung 2116 und 2645 gibt NICHT-UND-Gatter 2700 auf Leitung 1485 Bin Ausgangssignal an die "Fertig"--Steu8rung 1090 aus, und zwar als Pseudo-"DBIN"-und Speicher-Lesesignale,die vorstehend beschrieben wurden. Leitung 1485 wird ferner durch Leitung 820 aufgezweigt, die in die Adressensammelleitung—Steuerung-Unterschaltung 150 eingespeist wird. Das PN-Signal in Leitung 2160, das von dem PN-Generator 2105 ausgegeben und von der DIM-Vorrichtung 10 empfangen wird, wird ferner über Leitung 1530 an den "Fertig"-Steuerung-Untermodul 1090 ausgegeben, um die Steuerung der Adressensammelleitung-Steuerung 150 während des Direktspeicherzugriff-Uorganges zu übernehmen.

In der DMA-Vorrichtung 10 ist zur Erzeugung von Adressen für den DMA-Auffrischungsvorgang ein Paar identischer Binärzähler 2.705, 2710 vorgesehen, die seriell geschaltet sind. 3eder der oben erwähnten Binärzähler ist ein 4-Bit-HochgeschwindigkBits-Synchron-Binärzähler vom Typ 74161. Zusätzlich empfängt jeder Zähler 2705, 2710 sein Haüpt-Rücksetzsignal am Anschluß MR über Leitung 2715 aus einem Widerstandsnetzwerk 2720. Das Widerstandsnetzwerk 2715 enthält ein Paar miteinander verbundener Widerstände, wobei der erste Widerstand mit 492 0hm positiv vorgespannt ist durch ein +5 \/olt-Spannung und der zweite Widerstand mit 2,2 kOhm geerdet ist. Beide Zähler 2.705, 2710 empfangen ein Takteingangssignal am Anschluß CLK aus Leitung 220, die ein 2 Megahertz-Phase I-Taktsignal enthält. Parallele Freigabe-Eingangssignale am Anschluß PE für beide Zähler 2705 und 2710 werden aus Leitung 2660 empfangen, die durfch die Ausgangssignale des D-Flip-Flops 2655 beaufschlagt wird. Beide Zählerfreigabe (CET)-Eingangsanschlüsse für die Zähler 2705, 2710 werden über Leitungen 2725 und 2730 an Widerstandsnetzwerken 2735 bzw. 2740 empfangen. Jedes Widerstandsnetzwerk 272.5, 2730 weist ein Paar miteinander verbundener Widerstände auf, wobei der erste Widerstand mit 492 0hm über f5 \/olt vorgespannt ist und der zweite Widerstand mit 2_t? kOhm geerdet ist.

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£0

Untereinander gleiche Schieberegister 2525, 2555, 2655, 2595, die als D-Flip-Flops arbeiten, iueisen übereinstimmende UJiderstandsnetziuerke 2527, 2557, 2657 und 2600 auf, welche über Leitungen 2526, 2556, 2656, 2605 sowohl den Linksverschiebungals auch den Rechtsverschiebung-Anschluß SO, S1 vorspannen, um einen parallelen Verschiebungsvorgang zu erreichen. Jedes Widerstandsnetzwerk 2525, 2555, 2655 und 2595 meist einen ersten Widerstand mit 492 0hm, der durch ή-5 Volt vorgespannt ist, und einen damit verbundenen geerdeten zweiten Widerstand mit 2,2 kOhm auf.

Die ProgranimieranschlüssB (preset) (A-D) und (C) der Zähler 2705 und 2710 sind jeweils geerdet, um eine Initiierung mit niedrigem Pegel bziu. "Null" zu ergeben. Die Programmieranschlüsse (A) und (D) des Zählers 2710 können ein l/orspannungssignal auf Leitung 2730 aus dem vorstehend beschriebenen Widerstandsnetzwerk 2740 empfangen, um eine InitüBrung mit hohem Pegel bzw. "Eins" durchzuführen. Ferner kann der Programmiereingang B ein Signal auf Leitung 2745 empfangen, die normalerweise durch ein Widerstandsnetzwerk 2750 mit einem ersten Widerstand mit 492 0hm, der durch -fr5 UoIt vorgespannt ist, und mit einem zweiten, geerdeten Widerstand mit 2,2 kOhm vorgespannt ist» im Hinblick auf einen 40-Byte—Direktspeicherzugriff, wie weiter unten erläutert, wird. Wenn Leitung 2745 geerdet werden sollte, so würde ein 56-Byte-Direktspeicherzugriff (DIYIA)-Lesevorgang dementsprechend gewählt. Ferner ist zu beachten, daß die Schaltungsmasse für den 56-Byte-Vorgang an Leitung 2745 nicht gezeigt ist, jedoch innerhalb des Hauptgerätes 30 selbst verdrahtet sein kann.

Der Eingang "Zählen-Freigabe-Parallel" (CEP) des Zählers 2705 ist so angeordnet, daß er ein Signal auf Leitung 2725 aus dem erwähnten Netzwerk 2735 erhält, um dadurch kontinuierlich vorgespannt zu werden. Ein Ausgang "Endzühlrate" (TC) am Zähler 2705,der auf Leitung 2755 ausgespeist wird, wird, wenn er aktiviert ist, am Eingangsanschluß "Zählen-Freigabe-Parallel" des Zählers 2710

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eingespeist, wodurch es ermöglicht wird, daß der Zähler 2705 den Zähler 2710 bei Vervollständigung einer gewünschten vorbestimmten Zählrate freigibt. Statt eines Taktimpulses "Phase I" mit zuibi Megahertz (2mc) in Leitung 220 kann ein Ausgangssignal am Anschluß QA des Zählers 27G5 dazu verwendet, werden, den Zähler 2710 für die erste Zählrate eines DMA-Vorganges zu takten, wodurch eine gleichzeitige Synchronisierung der Zähler 2705 und 2710 erreicht wird. Die Ausgangsanschlüsse QB, QC und QD des Zählers 2705 und die Ausgangsanschlüsse QA, QB und QC des Zählers 2710 entsprechen den Auffrischungsadressen A0-A5, die im folgenden gemeinsam als Leitungen 145 für die Ausspeisung an die Adressensammelleitung— Steuerung 150 bezeichnet werden. Der QD-Ausgang des Zählers 2710 wird als Signal "Ende DI¥!A-Auffrischung" in Leitung 2675 verwendet und als Eingangssignal in das ermähnte UND-Gatter 2670 eingespeist.

Die Spannungsregulierung für den nichtflüchtigen Speicher 191 besorgt eine Unterschaltung 1845, die in Fig. 17 und 18 gezeigt ist und eine Gleichspannung aus einem Stromversorgungsblock (nicht dargestellt) in dem Hauptgerät 30 empfängt. Insbesondere wird eine 17.Volt-Gleichspannung aus dem Stromversorgungsblock (nicht gezeigt) über Leitung 1855 einem Spannungsreglermodul 1860 vom Typ 723C zugeführt, bei dem es sich um einen einstellbaren positiven Präzisionsspannungsregler handelt. Leitung 1855 liefert, also die Vorspannung für den positiven Spannungsanschluß vf und den Kollektorspannungsanschluß VC des Spannungsreglermoduls 1860. Eine.9 Volt-Gleichspannungsleitung 1865 wird aus der StromversorgungsQjelle (nicht gezeigt) über eine Diode 1870 auf eine Leitung 1875 zu dem Stromfühleranschluß "CS" des Spannungsreglers 1860 geführt. Leitung 1855 zweigt, ferner zu einem Vorwiderstand 1880 mit 562 0hm auf und führt von dort über Leitung 1885 zu einer geerdeten RegJe rdiode 1890 vom Typ 1N5530C.

Leitung 1885 ist ferner aufgezweigt zu einem Vorwiderstand 1895 mit 953 0hm und· führt fort über Leitung 1900 zu einem l/oru/iderstand 1905 mit 887-Ohm. Das Ende des Widerstands 1905 liegt an Leitung

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sä

191C, an der gleichzeitig ein geerdeter Vorwiderstand 1915 mit 2,94 kOhm sou/ie ein geerdeter Parallelkondensator 1920 mit 0,0015 Mikrofarad enden. Leitung 1910 liegt am Strombegrenzungsanschluß "CL^W und an dem nicht invertierenden EingangsanschluG "NINU" des Spannungsreglers 1860. Zwischen Kondensator^1920 und seinem Erdungspunkt führt eine Leitung 1925 zum negativen Vorspannungsanschluß U- des Spannungsreglers 1860. Zwischen Widerstand 1895 und Widerstand 1905 liegt eine Leitung 1930, die an einer geerdeten Regler— diode 1935 vom Typ 1N4577 endet, sowie ein Vorwiderstand 1940 mit 680 0hm. Am gegenüberliegenden Ende des Widerstands 1940 liegt ein geerdeter Koppelkondensator 1945 mit 0,0015 fflikrofarad. Zwischen dem Widerstand 1940 und dem Kondensator 1945 endet eine Leitung 1950, die den nicht invertierenden Eingangsanschluß "NINl/" des Spannungsreglers 1955 speist. Zwischen Kondensator 1945 und seinem Masseanschluß endet eine Leitung 1960, die die negative Vorspannung am Anschluß "K" des Spannungsreglers 1955 liefert. Leitung 1855 speiet ferner einen positiven Vorspannungsanschluß U+ des Spannungsreglers 1955 über Leitung 1965. Leitung 1855 ist ferner mit einem Vorwiderstand 1970 mit 100 0hm verbunden, der wiederum über Leitung 1975 mit dem Kollektor-Vorspannungseingang VC des Spannungsreglers 1955 verbunden ist. Leitung 1855 ist ferner mit einem pnp-Schalttransistor 1980 vom Typ 2N3467 an dessen Emitteranschluß verbunden. Transistor 1980 empfängt an seinem Basisanschluß Leitung 1975, die auch mit dem Anschluß VC des Spannungsreglers 1955 und Ableitungsiuiderstand 1970 verbunden ist. ¹Am Kollektoranechluß des Transistors 1960 werden über eine Leitung 1985 geregelte Stromsignale vom Spannungsausgangsanschluß VOUT des Spannungsreglers 1955 empfangen.

Der invertierende Eingangsanschluß INV des Spannungsreglers 1955 ist mit dem Frenuenzkompensationsanschluß COWIP über eine Leitung 1990 und einen Koppelkondensator 1995 mit 0,01 ^f und schließlich über Leitung 2000 verbunden. Leitung 1990 endet ferner an einem geerdeten Ableitungswiderstand 2005 mit 1740 0hm und ferner an einem Ableitungsuiiderstand 2010 mit 1130 0hm. Widerstand 2.010 endet

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an seinem gegenüberliegenden Ende auf der ermähnten Leitung 1985. Leitung 1985 endet ferner an einem geerdeten Ableitungskondensator 2015 mit 7_$7.Mf, Leitung 1985 dient als 10 Volt-Gleichspannungsauelle für eine noch zu beschreibende UBATT-Schaltung 227. Leitung 1865 speist den Kollektor eines npn—Schalttransistors 2020 vom Typ 2N3725 für Vorspannungszmecke. Eine Leitung 2025 führt v/om Spannungsausgangsanschluß UOUT des Spannungsreglers 1860 zu einem Ableitungswiderstand 2030 mit 100 0hm an Leitung 2028 und won dort über Leitung 2035 zur Basis des Transistors 2020. Leitung 1865 endet ferner an einem geerdeten Parallelkondensator 2040 mit 2,7/4f und ferner am Kollektor eines npn-Schalttransistors 2045 vom Typ 2N3772. Uom geerdeten Kondensator 2040 führt Leitung 1864 fort zu einer 9 Uolt-Gleichspannungsauelle für den nachstehend beschriebenen "Stromversorgung normal" (PN) Generator 2105,"Spannungsregler 1860 erzeugt ferner ein Ausgangssignal am FrequenzkompensationsanschluQ COIKlP über Leitung 2050 an eintin Koppelkondensator 2055 mit 0,47/Uif und von dort über Leitung 2060 zum invertierenden Eingangsanschluß INU des Spannungsreglers 1860. Zwischen dem Anschluß INU und dem Kondensator 2055 liegt eine Leitung 2.065, die zu einem Ableitungswiderstand 2070 mit 680 0hm führt, welcher wiederum an Leitung 2075 als +5 Uolt-Gleichspannung für den später beschriebenen BPN-Generator 2165 angeschlossen ist. Ein AblBitungswiderstand 2080 mit 1 kOhm ist zwischen Leitung 2035 und Leitung 2075 geschaltet. Ein Ableitungsii'iderstand 2085 mit 75 0hm liegt, zwischen dem Emitter des Transistors 2020 und Leitung 2075. Der Emitter des Transistors 2020 ist über Leitung 2090 mit der Basis des Transistors 2045 verbunden. Der Emitter des Transistors 2045 ist ferner über L&itunc] 2095 mit Leitung 2075 verbunden. Ein geerdeter Parallelkondensator 2100 mit 3,3Mf ist an seinem gegenüberliegenden Ende ebenfalls mit Leitung 2075 verbunden. In Leitung 1855 ist ein geerdeter Ableitungskondensator 2105 mit 2,7/u? zur Unterdrückung von Störsignalen vorgesehen, der an diese Leitung angeschlossen ist.

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Eine zusätzliche Unterschaltung des nichtflüchtigen Speichers ist der "Stromversorgung normal" (PN)-GenBrator 2105, der in Fig. 17 und 19 gezeigt ist und ein 9 Volt-Gleichspannungssignal aus Spannungsregler 1845 über Leitung 1865 erhält. Leitung 1865 zu/eigt auf zu einem Paar Vorwiderständen 2110, 2115 mit 10 kO'nm bzuj. 3,3 kOhm. Die PN-Generator-Unterschaltung 2105 empfängt ferner ein verzögertes, einrastbares negiertes "Stromversorgung normal"—Signal aus der Hauptüchaltung 191 des nichtflüchtigen Speichers über Leitung 2120 und eine Diode 2125. Diode 2125 führt über Leitung 2130 zur Basis eines npn-Schalttransistors 2135 vom Typ 2N2369A. Zwischen Diode 2125 und der Basis des Schalttransistors 2135 liegt an Leitung 2130 ein Ableitungswiderstand 2110. Der Schalttransistor 2135 ist an seinem Kollektor mit dem Ableitungsmiderstand 2125 und an seinem Emitter mit einer Diode 2140 verbunden. Die Diode 2140 führt über Leitung 2145 an einen geerdeten Ableitungsu/iderstand 2150 mit 1 kOhm und ferner zur Basis eines npn-Schalttransistors 2155 vom Typ 2N2369A. Schalttransistor 2155 meist einen geerdeten Emitter auf, und sein Kollektor gibt ein "Stromversorgung normal" (PN)-Signal auf Leitung 2160 an die Hauptschaltung 191 des nichtflüchtigen Speichers.

Eine weitere Unterschaltung des nichtflüchtigen Speichers 191 ist die "Batterieleistung normal" (BPN)-Empfänger-Unterschaltung 2165, die in Fig. 17 und 20 gezeigt ist. Die BPN-Empfanger—Unter— schaltung 2165 empfängt an ziuei Eingangsleitungen 2170, 2175 ein Signal "Eingangsstrom normal" aus dem Stromversorgungsblock (nicht gezeigt) in dem Hauptgerät. 30, welches anzeigt, daß die Stromversorgungsbedingungen innerhalb der Grenzen bezüglich einer vorbestimmten Norm zu irgendeinem gegebenen Zeitpunkt liegen. Diese Leitungen 2170, 2175 speisen ein Paar Ableitungswiderstände 2180 und 2185 jeweils mit 75 0hm. Diese Ableitungswiderstände 2180, 2185 führen ferner fiber Leitungen 2190, 2195 zur Anode bziu. Kathode an Anschluß 11 bzw. 12. eines optischen Kopplers 2200 vom Typ HP5082-4361. Dieser Koppler 2200 ist ein optisch gekoppeltes Hochgeschuiindigküitsgatter. Die Funktion des Kopplers 2200 besteht darin, Störspannungen aus dem Hauptgerät 30 zu eliminieren.

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Die Leitungen 2190, 2195 sind über einen Pufferkondensator 2205 mit 0,01/4 f miteinander verbunden. Parallel zu dem Pufferkondensator 2205 liegt- eine Reglordiode 22.10. Die Vorspannung von t-5 UoIt Gleichspannung des optischen Kopplars _%2200 uuird über Leitung 2075 aus dem vorstehend beschriebenen Spannungsregler 1845 von dessen 5pannungsausgang UC zugeführt. Ein Masse-R^Bferenz— potential für den optischen Koppler 2200 ist am Anschluß GND über Leitung 2215 vorgesehen. Ein geerdeter Parallelkondensator 2220 mit 0,01 vif ist vorgesehen, um Störspannungen in Leitung 2075 zu unterdrücken. Das Ausgangssignal des optischen Kopplers 2200 liiird über Leitung 2225 zum Anschluß UD geführt, wobei Leitung 2225 ferner den Emitter eines npn-Schalttransistors 2235 vom Typ 2N2219A speist. Leitung 2230, die am Freigabe-Eingangsspannungsanschluß UE des Kopplers 2.200 liegt, empfängt eine Vorspannung aus miteinander verbundenen Widerständen, die ein Widerstandsnetzwerk 2240 bilden, wobei der erste Widerstand 492 0hm aufweist, und an seinem gegenüberliegenden Ende durch +5 Volt vorgespannt ist und mit einem zweiten Widerstand mit 2,2 kOhm, der an seinem gegenüberliegenden EndB geerdet, ist. Leitung 2075 speist ferner einen Vorwiderstand 2245 mit 3k0hm, der wiederum mit Leitung 2250 verbunden ist, wobei diese Leitung dazu verwendet wird, die Basis des Schalttransistors 2235 mit Vorspannung zu versorgen. Eine negierte "Stromversorgung normal" (PN)-Steuerleitung 2255, die von dem noch zu beschreibenden nichtflüchtigen Speicher 191 ausgeht, wird von zwei miteinander verbundenen Leitungen herangeführt, wobei der erste Endpunkt, an einem Vorspannungs-Ableitungswiderstand 2260 mit 2 kOhm liegt und der zweite Endpunkt am Kollektor des Schalttransistors 2.235.

Als weitere Unterschaltung ist. in dem nichtf lüchtigen Speicher 191 eine "Batteriespannung" (VBATT)-Unterschaltung 2.270 enthalten, die in Fig. 17 und 21 gezeigt ist und als Dauerstromversorgung arbeitet, welche von einer herkömmlichen wiederaufladbaren 10 Volt-Batterie (nicht gezeigt) gespeist, wird, wenn die normale Spannungsversorgung auffällt. Eine normale Gleichspannung mit 10 UoIt wird

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aus dem Spannungsregler 1845 über Leitung 1985, Diode 2275 und Leitung 2280 zu der Hauptschaltung des nichtflüchtigen Speichers 191 geführt. Leitung 2280 ist ferner mit einer Glättungsschaltung mit einem geerdeten Widerstand 2285 von 10_xk0hm und einem geerdeten Kondensator 2290 mit 0,01^f verbunden. Ferner zweigt Leitung 1985 zu Leitung 2295 auf, die zu einer Diode 2300 führt, welche über Leitung 2304 mit Leitung 2305 und schließlich mit der Hauptschaltung des nichtflüchtigen Speichers 191 verbunden ist. Am Verbindungspunkt zwischen Leitung 232.5 und Leitung 2304 liegt ein geerdeter Ableitungskondensator 2.330 mit 0,1^#f. Der negative Anschluß" der wiederaufladbaren Batterie ist über Leitung 2.235 mit Blasse verbunden, und ihr positiver Anschluß V+ liegt an Leitung 2240 zwischen Dioden 2315 und 2320 an einer gemeinsamen Verbindungsstelle. lUie im einzelnen später beschrieben wird, dient die wiederaufladbare Batterie als Vorspannungsciuelle auf Leitung 1985, für den Fall, daß der Strom ausfällt. Es steht also eine begrenzte Reserve-Stromversorgung für den nichtflüchtigen Speicher 191 während einer vorbestimmten Zeitspanne zur Verfügung, um die korrekte Zugriffsanweisung zu verarbeiten und den Inhalt des nichtflüchtigen Speichers 191 zu bewahren.

In dem nichtflüchtigen Speicher 191, der in Fig. 17 gezeigt ist und hier als Hauptschaltung bezeichnet wird, wird das negierte Signal "Stromversorgung normal" über Leitung 2265 aus dem BPN-Empfanger 2165 von einem NICHT-UND-Gatter 2345 empfangen, bei dem es sich um ein Vierfach-CMOS-NICHT-UND-Gatter vom Typ 4011A handelt. NICHT-UND-Gatter 2345 ist wiederum mit NICHT-UND-Gatter 2350 verbunden und ergibt im Bedarfsfälle eine Einrastanordnung als Teil der Schützschaltung für den nichtflüchtigen Speicher 191, wobei NICHT-UND-Gatter 2350 identisch mit. 2345 ist und diese Elemente vorgesehen sind, um bei Stromausfall für normale Verarbeitung zu sorgen.

Negierte Signale "Stromversorgung normal" werden über Leitung 2265 am Eingangsanschluß des NICHT-UND-Gatters 2.345 empfangen.

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Ein Rücksetz-Fraigabesignal aus der "Fertig"—Varzögerungs-Unter— schaltung 1290 luird über Leitung 1820 an Inverter 2355 empfangen, der wiederum ein Ausgangssignal für Inverter 2360 erzeugt, wobei diese Inverter 2355 und 2360 gsmeinsam die Signale aus Leitung 1820 puffern. Inverter 2360 speist mit seinem Ausgang die Leitung 2365, die zu einem Eingangsanschluß des NICHT-UND-Gatters 2350 führt. Ein 10 \/olt—Gleichspannungssignal uiird über Leitung 2305 aus der UBATT—Unterschaltung 2270 empfangen, um als Steuervorspannung an dan NICHT-UNO-Gattern 2345, 2350 und 2370 eingespeist zu u/erden. Es ist zu beachten, daß NICHT-UND-Gattar 2370 identisch mit NICHT-UND-Gatter 2345 ist. Ein kontinuierliches Signal zur Freigabe des nichtflüchtigen Speichers uiird von einem (nicht gezeigten) Schalter immer dann empfangen, uienn dar nichtflüchtige Speicher 191 über Leitung 2375 in Betrieb genommen werden soll. Die Signale in Leitung 2375 uierden am Eingang das NICHT-UND-Gatters 2380 eingespeist, welches identisch mit. NICHT-UND-Gatter 2345 ist. Ferner empfängt NICHT-UND-Gatter 2380 ein Stromversorgungssignal mit 10 UoIt Gleichspannung aus der erwähnten Leitung 2305. Ein Freigabesignal (chip-enable) (CE) aus der "Fartig^Uarzögerung-Unterschaltung 127X1 wird auf Leitung 1840 empfangen und in einen Hex— Puffer 2395 vom Typ 7417 eingegeben, der wiederum ein Ausgangssignal auf Leitung 2400 für das NICHT-UND-Gatter 2380 erzeugt. NICHT-UND-Gatter 2380 erzeugt beim Empfang übereinstimmender Eingangssignale ein Ausgargssignal für Inverter 2385, der wiederum an seinem Ausgang über Leitung 2390 einen EingangsanschluQ des NICHT-UND-Gatters 2370 speist.

Die querverbundenen NICHT-UND-Gatter 2345 und 2350, die bei nicht normales Stromversorgung als Einrastschaltung arbeiten können, erzeugen ein Ausgangssignal in Leitung 2405 als Eingangssignal für NICHT-UND-Gattar 2370. Diese NICHT-UND-Gatter 2345 und 2350 erzeugen ferner an der aufgezu/eigten Leitung 2410 ein Signal für einen TS-Treiber 2415, der wiederum eine negierte verzögerte einrastbare Form des oben ermähnten Signals "Stromversorgung normal"

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in Leitung 2120 für die Pl\l-Generator-Unterschaltung 2105 erzeugt. NICHT-UND-Gatter 2370 erzeugt bei übereinstimmenden Eingangssignalen in Ausgangslaitung 2420 ein Signal für einen TS-Treiber 2425, der wiederum ein Ausgangssignal an einen zweiten TS-Treiber 2430 abgibt. Der Treiber 2430 bewirkt ein Ausgangssignal auf Leitung 2435 als Freigabesignal (CE) für den nichtflüchtigen Speicher, uiia uieiter unten erläutert wird. Ein Lese-Freigabesignal aus der ^IIFertxg"-l/erzögerung-Unterschaltung 1270 in Leitung 1806 uiird in einen Puffer 2440 eingegeben, der· wiederum auf Leitung 2445 ein Ausgangssignal für einen TS-Treiber 2450 erzeugt. Dieser Treiber 2450 erzeugt auf Leitung 2455 ein Ausgangssignal als Lese/Schreib (R/UJ)-Fraigabesignal für den nichtflüchtigen Speicher 191, iuie weiter unten erläutert wird. NICHT-UND-Gatter 2380 sowie die TS-Treiber 2385, 245G, 2425, 2415 und der Stromeingangsanschluß MS der waiter unten beschriebenen Speicher mit willkürlichem Zugriff (RAIKl) 2480A-H empfangen ferner Uorspannungssignale an ihren Steuerleitungen aus Leitung 2305 mit einam 10 Volt-Gleichspannungssignal, in gleicher Meise wie bei den NICHT-UND-Gattern 2370, 2345 und 2350. Die Batterievorspannung in Leitung 2305 dient dem Zweck des Empfangs einer ausreichenden Stromversorgung, um die laufenden Daten in dem nichtflüchtigen Speicher beim Ausfall der Stromversorgung aufzubewahren, wie im einzelnen später erläutert wird. Ein getrenntes Vorspannungssignal mit 10 UoIt Gleichspannung aus der l/BATT-Unterschaltung 2770 wird über Leitung 2280 jeder dar Datensammelleitungen 195A—B an jede Adressensammelleitung 86 zugeführt, und ebenfalls zu den ermähnten Signalleitungen 1806 und 1845, und zwar über einen Ableitungswiderstand 2460A-T mit 2 kOhm.

Während eines Stromausfalls sinkt die Spannung in Leitung 2280 ab, während die l/orspannungsleitung 2305 auf Pegel verbleibt, um die später beschriebenen Speicher mit willkürlichem Zugriff (RAM) in dem nichtflüchtigen Speicher 191 mit Strom zu versorgen, wie im einzelnen später beschrieben wird. Wor dem Empfang von Uorspannungssignalen über Vorspannungsiuiderstände 2400A—Q erzeugt jede der üatünsammelleitungen 195A-B und Adressensammeleitungen

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86 ein Eingangssignal für Inverter 2465A-U, die wiederum ein in der Polarität umgekehrtes Signal in der jeweiligen Ausgangsleitung erzeugen, wobei diese Ausgangsleitungen für die Daten— Sammelleitungen 195A-B mit 2470 und für die Adressensammelleitungen 86 mit 2475 bezeichnet sind. Es ist zu beachten, daß die Leitungen 2445, 2400, 2375 und 2365 in gleicher Uleise über 2 kOhm-UJiderstände 2460R-V vorgespannt sind. Die OO-Leitung der Datensammelleitung 2470 führt, zum Eingangsanschluß D1 des Speichers mit willkürlichem Zugriff (RAfYl) 2480A, bei dem es sich um einen statischen Speicher vom Typ S2222 handelt« Die D1—Leitung der Datensammelleitung 2470 verläuft, zu dem Eingangsanschluß D1 am Speicher 2480B, D2 der Datensammelleitung 2470 liegt am Eingangsanschluß D1 des Speichers 2480C, D3 der Datensammelleitung 2470 liegt am Eingangsanschluß D1 des Speichers 2480D, D4 der Datensammelleitung 2470 li'egt am Eingangsanschluß D1 des Speichers 2480E, D5 der Datensammelleitung 2470 liegt am Eingangsanschluß D1 des Speichers 2480F, D6 der Datensammelleitung 2470 liegt am Eingangsanschluß D1 des Speichers 2480G und D7 der Datensammelleitung 2470 liegt am Eingangsanschluß D1 des Speichers 2480H. Die Adressenleitungen A0-A8 der Adressensammelleitung 2475 laufen parallel zu jedem der Speicher 2480A-H als Adresseneingangs— signale für die Anschlüsse A0-A8. Die von dem ermähnten TS-Treiber 2450 ausgehende Leitung 2455 verlauft jeweils zum Lese/Schreib-(R/UJ)-Eingangsanschlul3 jedes Speichers 2480A-H. Die von dem TS-Treiber 2430 ausgehende Leitung 2435 verläuft jeweils zum Frei— gabeanschluß (CE) jedes Speichers 2480A-H. Die Datensammelleitung-Ausgangssignale auf den Leitungen 2485 von jedem Ausgangsanschluß DO der Speicher 2480A-H verlaufen jeweils zu den Datenleitungen DO-D7. 3ede Datensammelleitung 2485 uiird über einen mit +5 UoIt vorgespannten 10 kOhm-liliderstand für jede der Leitungen vorgespannt, wobei dieses Widerstandsnetzwerk jeweils mit 2490 A-H bezeichnet ist. Die als Puffer wirkende TS-Treiber 2495A-H empfangen ihr kontinuierliches Vorspannungssignal auf Steuerleitung 2500 aus einer (nicht gezeigten) t-5 Volt-Stromversorgung, die diese Treiber freigibt, so daß die auf den Datensammelleitungen 192A-H entsprechend

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Datenleitungen D0-D7 Ausgangssignale erzeugen.

Der Fehlerüberwachungszeitgeber (WDT)-PfIodu 1 105 in dem in Fig. gezeigten ffladul 90 ist eine "Diagnosevorrichtung¹¹ für die periodische Uberuiachung dar Arbeitsmeise dar Direktspeicherzugriff-Vorrichtung 10 und zeigt Fehler der Regelung 20 oder Programmierfehler an, die anhand des funktionsgemäßen Auslesens des Programmierspeichers 175 durch die zentrale Verarbeitungseinrichtung 40 ersichtlich werden. Der Zeitgeber für Modul 105 enthält einen Binärzähler 2900, der ein Taktsignal mit 154 kHz auf Leitung 2905 aus' einer (nicht gezeigten) Quelle am Anschluß ¹¹CLK¹¹ empfängt. Der Binärzähler ist vom Typ 4020A und besitzt eine Ausgangsperiode

1 ? mit 25ms auf Leitung 2910 als Ausgangsanschluß ^M2 ". Der Zähler 2900 wird an seinem "CLR"-Anschluß durch ein Signal in Leitung 2915 zurückgesetzt, wie weiter unten erläutert u/ird. Leitung 2915 wird durch ein Widerstandsnetzwerk 2920 vorgespannt, welches ein Paar miteinander verbundener Widerstände enthält. In dem Netzwerk 2920 ist ein erster Widerstand mit 2,2 kOhm durch +5 UoIt vorgespannt, und ein zweiter Widerstand mit 490 0hm ist geerdet. Wenn der Binärzähler 2900 nach Taktsteuerung über Leitung 2905 kein Rücksetzsignal aus Leitung 2915 nach 25ms enthält, so erzeugt er ein Signal in Leitung 2910 für einen Inverter 2925. Der Inverter 2925 gibt wiederum ein Ausgangssignal auf Leitung 2930 für Inverter 2935, der ein Ausgangssignal auf Leitung 2940 erzeugt. Ein aus dem Inverter 2935 auf Leitung 2940 ausgegebenes, in der PoIa-"rität umgekehrtes Signal wird von einem ODER-Gatter 2945 empfangen, um anschließend auf Leitung 2950 ausgegeben zu werden.

Die Signale auf Leitung 2950 werden von einem ODER-Gatter 2.955 empfangen, um auf Leitung 2960 durchgeechaltet zu werden. Ein bidirektionales 4-Bit-Schieberegister vom Typ 74194, das hier als D-Flip-Flop 2965 verwendet wird, empfängt an seinem D-Anechluö Eingangssignale auf Leitung 2960 zum Setzen des Flip-Flops 2965. Dieses Flip-Flop 2965 wirkt als Fehler-Flip-Flop oder Einrastvorrichtung nur dann, wenn der Zeitgeber bzw. Zähler 2900 einen

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Systemfehlerzustand anzeigt. D-Flip-Flop 2965 empfängt an seinem "CLIC-Anschluß Phase I-Taktimpulse mit 2 Megahertz auf Leitung 220. Flip-Flop 2965 wird ferner an seinem Anschluß "CLR" zurückgesetzt durch das System-Rücksetzsignal auf Leitung 1165, wie zuvor beschrieben. Wenn Flip-Flop 2965 einmal gesetzt ist, so erzeugt es an seinem Anschluß Q ein Ausgangssignal auf Leitung 2970. Leitung 2975 zweigt zunächst zu Leitung.106 auf, die zu der Direktspeicherzugriff-Vorrichtung 10 führt, um diese zu aktivieren, wenn ein Fehler auftritt, wie vorstehend beschrieben, und zweitens zu Leitung 2975, die zu einem ODER-Gatter 2980 führt. Beim Empfang eines Eingangssignals sendet ODER-Gatter 2980 Signale auf Leitung 2985 über ein ODER-Gatter 2990, welches auf Leitung 107 Ausgangssignale für den zuvor beschriebenen Modul 200 erzeugt, und zwar mit dem Zweck, das Hauptgerät 30 nach Ermittlung eines Fehlerzustandes abzuschalten.

Für eine unabhängige Fehlereinstellung an dem Hauptgerät 30 über einen Schalter an der Steuertafel (nicht gezeigt) muß auf Leitung 2995 ein Signal vom Schalter an der Steuertafel empfangen werden, um in ein UND-Gatter 3000 eingespeist zu werden. Leitung 2995 ist durch ein Widerstandsnetzwerk 3005 vorgespannt, das identisch mit dem vorstehend beschriebenen Netzwerk 2920 ist. Beim Empfang übereinstimmender Eingangssignale am UND-Gatter 3000 von der Steuertafelleitung 2995 und der System-Rücksetzleitung 1165, die beide vorstehend beschrieben wurden, wird als Ergebnis ein Signal auf Leitung 2010 zu einem Inverter 3015 ausgesendet. Der Inverter 3015 gibt ein in der Polarität umgekehrtes Signal auf Leitung 3020 an das bereits beschriebene ODER-Gatter 2980 ab, woraufhin das Signal in der bereits beschriebenen Weise weiterverarbeitet wird.

Der Binärzähler 2900 wird normalerweise zurückgesetzt, wenn ein Fehler im System vorliegt, und zwar durch Empfang eines Signals durch ODER-Gatter 3025 in der beschriebenen Leitung 104, welches anzeigt, daß in der Vorrichtung 10 ein normaler Zustand des Direktspeicherzugriffs vorliegt. ODER-Gatter 3025 empfängt ferner

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I₀Ji NAOHQEREICHTJ

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über eine geerdete Leitung 3030 ein nicht funktionelles und nicht aktivierendes kontinuierliches Signal "Null". Beim Empfang eines Eingangssignals "Eins" auf Leitung 2660 sendet ODER-Gatter 3025 ein Signal auf Leitung 3030 an ODER-Gatter 3035, um auf Leitung 3040 ein Ausgangssignal zu erzeugen. Leitung 3040 wiederum aktiviert ODER-Gatter 3045, so daß dieses ein Rücksetzsignal auf die beschriebene Leitung 2915 für den Binärzähler 2900 ausgibt. Es kann jedoch alternativ eine nicht normale Rücksetzung des Zählers 2900 ausgelöst werden, und zwar über Leitung 3050, wenn dies über einen Schalter an der Steuertafel (nicht gezeigt) veranlaßt wird. Die Leitung 3050 wird über ein Widerstandsnetzwerk 3055, das identisch mit dem Netzwerk 2920 ist, mit Vorspannung versorgt. Die Signale auf Leitung 3050 werden als Eingangssignale von einem Inverter 3060 empfangen, der ein in der Polarität invertiertes Analogsignal auf Leitung 3065 erzeugt und an ODER-Gatter 3070 aussendet. Eine nicht normale Rücksetzung des Zählers 29OO kann auch erfolgen durch Empfang eines Steuersignals der zentralen Verarbeitungseinheit 40 aus dem Funktionsdekoder 100 über die Leitung 1160 und ODER-Gatter 3070. Beim Empfang unterschiedlicher Eingangssignale erzeugt ODER-Gatter 3070 ein Signal auf Leitung 3075 für das erwähnte ODER-Gatter 3035 für die weitere Verarbeitung, wie beschrieben.

Das Fehler-Flip-Flop 2960 kann alternativ durch einen Befehl der zentralen Verarbeitungseinheit 40 gesetzt werden, welcher anzeigt, daß ein Fehler im Arbeitsprogramm ermittelt wurde. Das oben beschriebene Zustandssignal aus dem Funktionsdekoder 100 auf Leitung 1315, welches den Bedarf für Fehler-Flip-Flop 2965 anzeigt, wird zu einem D-Flip-Flop 3080 übertragen, welches identisch mit Flip-Flop 2965 ist, und zwar an dessen D-Anschluss, um es einzurasten. Das Flip-Flop 3080 wird am Anschluß CLK durch ein Phase I-2mc-Signal auf Leitung 220 und durch ein System Rücksetzsignal auf Leitung 1165 getaktet. Im gesetzten Zustand erzeugt Flip-Flop 3080 ein Ausgangssignal am Anschluß ¹¹Q" auf Leitung 3085 für Inverter 3090, wobei diese Leitung 3085 zu Leitung 3095 aufzweigt. Inverter

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3090 erzeugt ein Ausgangssignal auf Leitung 3100 für UND-Gatter 3105, wobei diese Leitung zu Leitung 3110 aufzuieigt, die zu UND-Gatter 3115 führt. Die Signale auf Leitung 3095 u/erdenferner von einem UND-Gatter 3120 empfangen, um auf Leitung 3122 an ODER-Gatter 3130 ausgegeben zu tuenden. Beim Empfang übereinstimmender Signale an den Eingängen des erwähnten UND-Gatters 3115 aus Datensammelleitung 195A, Leitung D1, von der Datensammelleitung-Steuerung 150 und aus Leitung 3110 für das Steuersignal der zentralen Verarbeitungseinheit erzeugt. UND-Gatter 3115 auf Leitung 3117 ein Ausgangssignal für das beschriebene ODER-Gatter 2945, wodurch das Fehler-Flip-Flop 2.965 gesetzt wird,

U/enn das UND-Gatter 312.0 ein DO-Signal aus Datensammelleitung 195A empfängt, das mit dem gleichzeitig empfangenen Steuersignal der zentralen Uerarbeitungseinheit auf Leitung 3100 übereinstimmt, so wird dieses Gatter geöffnet und erzeugt ein Ausgangssignal auf Leitung 3125, wodurch der Zähler 2.900 in einen unbegrenzten Rücksetz- und Ausschließungszustand für Fehlerermittlung versetzt u/ird, bis das Signal DO der Datensammelleitung entfernt wird. ODER-Gatter 3100 empfängt unterschiedliche Signale aus UND-Gatter 3105 und UND-Gatter 3120 auf Leitung 3125 bzw. 3122 und erzeugt auf Leitung 3125 ein Ausgangssignal für das D-Flip-Flop 3140, welches identisch mit Flip-Flop 3080 ist. Flip-Flop 3140 iuird am Anschluß CLK durch ein Phase I-2.mc-Signal auf der ermähnten Leitung 220 und ein Systemrücksetzsignal am Anschluß CLR über Leitung 1165 getaktet. Im gesetzten Zustand erzeugt Flip-Flop 3140 am Anschluß "Q" ein Ausgangssignal, das dreifach aufgezweigt wird und dem ODER-Gatter 2990, dem ODER-Gatter 3045 und dem UND-Gatter 3120 über Leitung 3145, 3155 bzw. 3150 zugeführt wird.

In der optischen Eingangstrennstufe (IQIfY)) 1B2 des Moduls 90 ist, wie in Fig. 22 gezeigt ist, eine optische Kopplung vorgesehen, um eine elektrische Isolierung zwischen der elektromagnetisch abgeschirmten Steuerung 2.0 als Empfänger und den Steuerregistern

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(nicht gezeigt) des Hauptgerätes 30 als Sender zu schaffen, wodurch verhindert wird, daß Störeignale in die geschützte Umgebung des Reglers 20 gelangen. Bei einer anderen Ausführungsform kann ein Matrix-Lesemodul zwischen der optischen Trennstufe IOIfTI 182 und den Steuerregistern des Hauptgerätes 30 vorgesehen sein, um eine Schnittstelle dazwischen zu bilden. Datensammelleitungen 00-07 werden in einem abgeschirmten Kabel auf Leitungen 193B aus den räumlich getrennten Steuerregistern des Hauptgerätes 30 an der Trennetufe 182 des Reglers 2.0 empfangen. Die Steuerregister des Hauptgerätes 30 können an ihren Ausgangsleitungen optische Trennelemente als Treiber oder Sender aufweisen, ähnlich denjenigen im modul 200, nämlich Treiber 2660 und UJiderstandsnetzwerke 2870. Jede Datensacnmelleitung 1933 für D0-D7 enthält eine Schlaufe aus . zwei Leitungen, die durch eine in l/orwärtsrichtung gepolte Oiode 2600A-H querverbunddn sind, wobei diese Oiode den räumlichen Anfang der elektromagnetischen Abschirmung den Reglers 20 hinsichtlich der Signale markiert, die von dem Trennstufenteil des Moduls 1Θ2 empfangen werden bzw. in diesen eingegeben werden. Vom Querverbindungspunkt der Oiode 2800A-H an den Sehlaufen für die Leitungen DO-07 ausgehend werden diese Leitungen an eine optische Trennstufe 2805A-H angelegt. Sei jeder optischen Trennstufe 2805A-H handelt es sich um einen Typ HP5082-4361, d.h. ein optisch gekoppeltes Hochgeschwindigkeitsgatter.

Die optischen Trennstufen 2805A-H unterdrücken Störspannungen ' aus dem Watrix-Lesemodul (nicht dargestellt) dar den Anschluß mit dan Fühlern (ebenfalls nicht dargestellt) de« Hauptgerätes 30 herstellt, indem diese elektrisch isoliert «erden durch eine optische Übertragung. Die Ausgangesignale au· den optischen Trenn- »tu fen 2805A-H laufen auf Datensammelleitun§en 281OA-H zu li/ideratandsnetzwerken 7B15A-H mit gemeinsamen Endpunkten. Diese Netzwerke 2B15A-H weisen jeweils ein Paar miteinander verbundener Widerstände auf, von denen der erste 294 0ha aufweist und durch +5 Volt vorgespannt ist und der zweite mit 2,1 kOhrn geerdet ist· Die Signale der Qatensamntelleitung 00-D6 laufen dann zu Leitungen 185H-B und zu der bereits beschriebenen Dateneammelleitung-Steuerung

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150. Dia Oatanleitungen 2810A-H zuiaigen ferner zu Leitungen 2820A-H auf, für D0-D7. Dia Leitungen 2820A-H führen dann zu den Eingangsanschlüssen D7-D0 das multiplexers 2825. Multiplexer 2825 ist ein 8-zu-1-Eingangsmultiplexer vom Typ 74151. Dar Abruffreigäbe— anschluQ (strobe enable) ¹¹S" des multiplexers 2.825 ist geerdet, um einen kontinuierlichen Betrieb desselben zu gewährleisten. Multiplexer 2825 erzeugt auf Leitung 185A ein Ausgangssignal als logische Negierung des Signals am Anschluß ¹¹Y" für das Signal D7 der Datensammelleitung. Datenwahleingangsanschlüsse A, B und C empfangen jeweils Eingangssignale aus Leitungen 2830A-C won den Ausgangsanschlüssen A-C des nachstehend beschriebenen multiplexers 2835. Es ist zu beachten, daß es sich bei dem multiplexer 2835 um einen solchen vom Typ 74157, vierfach, 2-zu-1 handelt. Der gemeinsame UJahleingangsanschluß "S" des multiplexers 2835 empfängt sein Eingangssignal als Anwesenheit oder Abwesenheit eines Adressensignals A8 auf Leitung 816 aus der Adressensammelleitung-Steuerung 150. Das für die Freigabe wirksame niedrigliegende Eingangssignal wird am Anschluß "E" des multiplexers 2835 empfangen und ist geerdet, um eine kontinuierliche Freigabe zu ergeben. Logisch negierte Adressensignale A0-A2 aus Adressensammelleitung-Steuerung 150 werden auf Leitungen 833 empfangen, um in die jeweils zugehörigen Inverter 2840A-C eingespeist zu werden. In der Polarität invertierte Ausgangssignale aus den Invertern 2840A-C werden auf Leitungen 2845A-C zu den "Null"-Eingangsanschlüssen des multiplexers 2835 gesendet. Logisch nicht negierte Adressensignale AO-A2 aus der Adressensammelleitung-Steuerung 150 werden auf Leitungen 816 empfangen, um an den Anschlüssen "Eins" des multiplexers 2835 eingegeben zu werden.

Die multiplexer 2825 und 2835 bewirken eine Auswahl der Bit- oder Byte-Logik für die Einspeisung aus der Datensammelleitung in die zentrale Verarbeitungseinheit 40. lüenn also multiplexer 2835 überall Eingangssignale "Eins" aus Leitungen 816 entsprechend den Adressen A0-A2 empfängt, so wird dementsprechend der Byte-Hilodus gewählt, sonst, wird sofort der Bit-Modus gewählt. Wenn der Byte-Modus gewählt

ist, so wird Leitung 281GH entsprechend dem Datensammelleitungssignal 07 durch multiplexer 2825 geführt, um entsprechend auf Datensammelleitung D7, Leitung 185A ausgegeben zu werden. Ansonsten bestimmen Adressensignale A0-A2, die von multiplexer 2835 interpretiert werden und zu dem lliähleingang A-C \des multiplexers 2825 gesendet werden, welches Datensammellaitungseignal D0-D7 von dem Multiplexer 2B25 auf Leitung 185A als D7 für Bit-Iflodus-Betriebstoeiee erneut interpretiert u/erden soll.

Der Modul 182 wird Brgänzt durch eine optische Ausgangstrannstufe 2QO (OOIfil), die in Fig. 23 gezeigt ist und in dem Modul 90 vorgesehen ist. Die optische Kopplung erfolgt in der Ttennstufe 200, um mittels dee Übertiagexteila dieser Trennstufe Signale über ein abgeschirmtes Kabel an dar elektromagnetisch abgeschirmten Steuerung 20 zu !!beitragen und die Signale in elektrisch isolierter Form mittels des Empfängerteils dieser Trennstufe 200 zu empfangen, so daß eine Übertragung zu den danebenliegenden Steuerregistern (nicht dargestellt) in dem Hauptgerät 30 erfolgen kann, wodurch in dem Hauptgerät 30 erzeugte Störeinflüsse ausgeschlossen »erden und verhindert wird, daß die sonst vngeschützten Steuerregister beeinfluSt werden. Die Leitungen für A3-A7 der Adreesensammelleitung 86 werden an dar Adrqssensammelleitung— Steuerung empfangen) um die Eingangsseite zugehöriger QDER-Gatter 285,QA-E zu speisen und anzuzeigen, weiche adressierten Oaten von dem Matrix-Lesemodul (nicht gazeigt) während eines entsprechenden Lesevorganges empfangen worden sollen.

Dia ODER-Gatter 2850A-E empfangen ferner ein anderes Eingangssignal auf Leitung 1795 aus dem "Fertig"-\/erzögerung-modul 1270 als Übersteuerungssignal, welches anzeigt, daß ein globaler Lesevorgang aller Adressen der Daten in dem Hilatrix-Leeemodul (nicht gezeigt) erforderlich ist, um eine Speicherung in dem nichtflüchtigen Speicher 191 durchzuführen. Die GDER-Gatter 2850A-E erzeugen auf Leitungen 2855A-E Ausgangssignale für Inverter 2860A—E, bei denen es sich um HEX-Pufferinverter vom Typ 7416 handelt.

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Die Inverter 2.860A-E erzeugen ein in der Polarität umgekehrtes Signal auf Leitungen 2865A-E an tiliderstandsnetzwerken 2870A-E für die Vorspannung dieser Leitungen. Die UJiderstandsnetzwerke 2870A-E enthalten jeweils einen ersten Vorspannungszweig 2875A-E und einen zweiten Vorspannungszweig 2880A-E. Der erste Vorspannungszuieig 2875A-E meist eine Reihenschaltung aus einem ersten Widerstand mit 2 kOhm und -5 UoIt Vorspannung und einem zuleiten Widerstand mit 2.20 Ohm auf. Der zweite Vorspannungszweig 2880A-E meist einen Widerstand mit 220 0hm auf. Der erste und zuieite Vorspannungszweig 2875A-E, 2880A-E bildet einen Sohlaufensignaluieg für Adressenleitungen A3-A7 aus dem Modul 90 über ein abgeschirmtes Kabel zu einem räumlich getrennt angeordneten optischen Trennelement 2890A-H mit einer Begrenzungsdiode 2885A-E an seinen Eingangsanschlüssen. Bei jedem der optischen Trennelemente 2890A—E handelt es sich um ein solches vom Typ HP5082-4361. Die optischen Trennelemente 287DA-E liegen funktionsmäßig neben den ermähnten Steuerregistern {nicht dargestellt) in dem Hauptgerät 30, um in diese eine Adressensammelleitung 87 einzuspeisen.

Datensammelleitungen 195A-B für D0-D7, die von der Datensammel— leitung-Steuerung 190 ausgehen, werden in zugehörige Puffer 2860F-IKl eingegeben; Bei jedem Puffer 2860F-IKl handelt es sich um einen HEX-Puffer vom Typ 7417. Die Puffer 2B60F-IKI erzeugen Ausgangssignale auf Leitungen 2865F-IKl, die zu Vorspannungs-Widerstandsnetzuierken 2870F-M führen, die identisch mit den Netzwerken 2870A-E sind. Erste und zuieite Vorspannungszweige 2B75F-IR und 2880F-(Tl senden von entfernter Stelle Signale in analoger Weise wie die Zweige 2875A-E und 28B0A-E an optische Trennelemente 2890F-1K1. Die optischen Trennelemente 2B90F-IK1 können en die funktion der Trennelemente 2890A-E angepaßt werden. Ähnlich den Dioden 2B85A-E liegt an den Eingangsanschlüssen der Trennelemente 2890F-U ferner eine in Vorwärtsrichtung gepolte Diode 2B85A-E. Die Trennelemente 2890A-E erzeugen Ausgangssignale auf Oatensammelleltungen 193A für relativ nahe liegende Steuerregister (nicht gezeigt) im Hauptgerät 30, in ähnlicher Weise wie Trennelemente 2890A-E.

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Die beschriebene Überiuachungszeitgeberschaltung 105 gibt ein Steuersignal auf Leitung 107 an Puffer 2860N aus, die ähnlich den Puffern 2860F-H1 sind. Die Puffer 2860N erzeugen dann Ausgangssignale auf Leitung 2865N für Widerstandsnetzwerk 2870N, das identisch mit den Netzwerken 287OF-PiI ist. Der erste Zweig 2875N und der zweite Zweig 2880N des Netzwerks 2870N führen Signale von entfernter Stelle an eine optische Trennstufe 2890N, die identisch mit den Trennstufen 289GA-IYl ist. Trennstufe 2890N weist ferner eine Diode 2885N, die identisch mit den Dioden 2885A-B1 ist, für die Querverbindung der Eingangsanschlüsse der Trennstufe 2890N auf. Beim Empfang eines gegebenen Eingangssignal überträgt Trennstufe 2890N auf Leitung 2.891 ein Signal an ein danebenliegendes Steuerregister (nicht dargestellt) in •dem Hauptgerät 30 in gleicher Weise wie für die später beschriebenen Trennstufen 3890A-IKl.

Die beschriebene Direktspeicherzugriff—Vorrichtung 10 erzeugt ferner an ihrem Ausgang zwei Steuersignale auf Leitung 2612 bzu». 104 für den Modul 200, wobei es sich bei dem ersten Signal um ein Taktsignal mit 1 mc und bei dem zweiten Signal um eine DltlA-Periodenanzeige handelt. Die Leitungen 2612 und 2660 kommen an Puffertreiber 2860^ und Treiber-Inverter 2860P an, um Ausgangssignale in Leitungen 2865^ und 2.865P zu erzeugen. Die Leitungen 2865\ und 2865P sind an U/iderstandsnetzwerke 2870*1 und 2870P angeschlossen, die identisch mit den beschriebenen Netzwerken 2870A-N sind. Der erste Zweig 28750 und der zweite Zweig 28800 des Netzwerks 2870 sowie der erste Zweig 2875P und der zweite Zweig 2880P des Netzwerks 2870P führen Signale von entfernter· Stelle an ihre jeweils zugehörige optische Trennstufe 28900 und 2890P. Die Trennstufen 28900 und 2890P sind jeweils identisch «it den Trennstufen 2890A-N. Dede der Trennstufen 2.8900 und 2890P weist ferner jeweils eine Diode 28850 und 2885P auf, die die jeweiligen Eingangsanschlüsse der Trennstufen.28900 bis 2890P miteinander verbindet. Die Dioden 2.8850 und 2885P sind jeweils identisch mit den Dioden 2885A-N. Beim Empfang eines gegebenen Eingangssignals überträgt jede der Trennstufen 28900 und 2890P

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auf zugehörigen Leitungen 2892 bzw. 2.893 ein Signal an ein danebenliegendes Steuerregister (nicht dargestellt) in dem Haupt— gerät 30, in gleicher Weise uiie für die Trennelemente 2890A—N beschrieben. _Λ

Es erfolgt nun eine Beschreibung der Arbeitsweise der beschriebenen Anordnung.

Der Direktspeicherzugriff-Lesevorgang in dem Regler 20' wird aktiviert durch einen Speicher-Referenzbefehl aus der zentralen Verarbeitungseinheit 40 in der Zentralprozessoreinheit 120, wodurch eine Reihe von direkten Hochgeschwindigkeits-Datenüber— tragungen zum Auffrischen des Hauptgerätes 30 aus Datenspeicher 60 und ebenfalls in Zentralprozessoreinheit 120 eingeleitet wird, und zwar unter unabhängiger Steuerung der DMA-Vorrichtung 10, die in Fig. 16 gezeigt ist, in dem Modul IDIYIP 90.

Während irgendeines gegebenen lYlaschinendurchlaufs, bei dem der Regler 20 das Hauptgerät bzw. die UJirtmaschine steuert, uiie in Fig„ 1-3 gez'eigt, bewirkt, die zentrale Verarbeitungseinheit 40 in dem Zentralverarbeitungsmodul 12.0 des Reglers 2.0, wie in Fig. gezeigt, einen senuentieHon Zugriff zu dem Reglerprogramm, das in dem Programmspeicher bzw. Lesespeicher 175 (Fig. 10) sortiert ist, um dessen Tätigkeit zu steuern. Entnommene Programmanmeisungen laufen über die Datensammelleitung 170 zu der Systemsammelleitung-Endstelle 50 in Fig. 6, um über Datensammelleitung 316 zu der Datensammelleitung-Schnittstolle 41 in Fig. 5 weitergelenkt zu werden, die über Datensammelleitungen 315 mit der zentralen Ver— arbeitungseinheit 40 verbunden ist. Das Reglerprogramm ist derart ausgelegt, daß es die zentrale Verarbeitungseinheit 40 relativ zu dem Taktsignal 45 für diese derart anweist, daß der Direkt— speicherzugriff (DIYIA)-Vorgang ausgelöst wird, um die Steuerregister in dem Hauptgerät 30 aufzufrischen bzw. deren Daten zu erneuern. Oas R&glerprogramm ist ferner derart ausgelegt, daß die zentrale

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Verar b eitungseinheit 4Ü aperiodisch angewiesen iuird, den DIYIA-Vorgang immer dann auszulösen, mann Daten auf Datensammelleitung 315 aus dem Hauptgerät 30 durch die zentrale Verarbeitungseinheit 40 empfangen u/erden und anzeigen, daß ,ein vorbestimmter nicht normaler oder auf Umiuelteinflür.r.e zurückzuführender Zustand vorliegt. Insbesondere handelt es sich um einen Zustand, der imstande ist, das Hauptgerilt 3d auszuschalten. Das Reglerprogramm ist ferner derart ausgelegt, daß die zentrale Verarbeitungt.einheit 40 aperiodisch angewiesen wird, den DMA-Vorgang immer dann auszulösen, ujenn auf Dateneammelleitung 315 aus dem Hauptgerät 30 von der zentralen Verarbeitungseinheit. 40 empfangene Daten anzeigen, daß ein vorbestimmter nicht normaler bzw. auf die Umwelteinflüsse zurückzuführender Zustand vorliegt. Insbesondere handelt es sich um einen Zustand, der imstande ist, den Inhalt, der Steuerregister in dem Hauptgerät 30 auszulöschen, wodurch eine sofortige Auffrischung derselben erforderlich ist. Die Auslösung des DIYlA-Vorganges durch die zentrale Verarbeitunseinheit erfolgt durch Ausgeben eines binären Steuersignals "1110011000000010" auf Adressenleitungen A15-AÜ der Adressensammelleitung 79. Der DIYIA-ßinärbefehl wird von der Adressensammelleitung 79 des Zentralprozessormoduls 120 über Adressensammelloitung—Schnittstelle 42 in Fig. 4 zu der Systemsammelleitung-Endstelle 50 über Adressensammelleitung 5G geschickt. Von der Systemsammelleitung—Endstelle 50 wird das DIYIA-Auslö se signal weitergeleitet durch Verbindung der Adressensammelleitungtin 85 mit. dom Funktionsdekoder 400 in dem modul Ι0ΡΙΪ1900 in Fig. 13 für die Adressen A9-A15. Die Adressenloitungen AO-A1 gelangen auf Adressensammelleitung 86, die aus Sammelleitung 85 abgeleitet mird, fiber die Adressensammelleitung-Steuorurig 150 zum Funktionsdekoder 100.

Beim Empfang eines Abfragasignals (strobe), bei dem es sich um eine abgeleitete Form einer Kombinationsuntergruppe von Adressen A11-A15 und Signalen in der Synchronisationssignalleitung 290 für die zentrale Verarbeitungseinheit, der Speicher-Lesesignalleitung 1225 und der li/ahlloitungen für A oder B auf Adressenleitungen

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Α9 bzw. Α1Ο handelt, erzeugt, der Dekoder 12.15 ein Ausgangs— signal an den Anschlüssen 1Y oder 2Y, um den Dekoder 1305 abzufragen (strobe) und dessen Eingangssignal zu erzeugen. Der Empfang einer vorbestimmten Kombination von Adressen AO oder Al bewirkt die Ausmahl entweder des Anschlusses 1Y oder des Anschlusses 2Y für Dekoder 1305. Für die gegebene Adresse A15 bis AO für Funktionsdekodar 100 erzeugt also Dekoder 1305 ein Signal "Start-DMA-Auffrischung-Datenerneuerung" auf Leitung 1310 für die Direktspeicherzugriff-Uorrichtung 10.

Wenn der Inverter 2505 auf Leitung 1310 ein Signal "Start-Auffrischung-Datenerneuerung" empfängt, welches anzeigt, daß ein Direktspeicherzugriff erforderlich ist, so wird ein in der Polarität invertiertes entsprechendes Signal an ODER-Gatter 2515 und Flip-Flop 2.525 angelegt, um dieses einzurasten. Sobald Flip—Flop 2525 in seinen eingerasteten Zustand getaktet ist, stellt es diesen Zustand durch eine logische "Eins" an UND-Gatter 2670 dar. Zur System—Rücksetzzeit wird am Ausgang QD des Binärzählers 2740 ein negiertes Signal "Ende DMA-Auffrischung" ausgegeben, das hier als Logiksignal "Eins" ausgebildet, ist. Beim Empfang übereinstimmender Eingangssignale "Eins" am Gatter 2.670 aus Zähler 2710 und Flip-Flop 2525 wird es also ermöglicht, daß ein Logiksignal "Eins" an ODER-Gatter 2515 ausgegeben wird, wodurch eine Rückkopplungsschlaufe vom Ausgang zum Eingang des Flip-Flops 2525 für dessen Einrastung vervollständigt wird.

Sobald Flip-Flop 2525 eingerastet ist, erzeugt es ferner ein logisches Signal "Eins" am ODER-Gatter 2560, das über Inverter 2570 an'UND-Gatter 2.580 weitergelangt. Es ist hier zu beachten, daß der DlflA-Uorgang auch durch ein Signal aus Leitung 106 aus dem Fehlerüberwachungszeitgeber 105, das an ODER—Gatter 2560 gelangt, ausgelöst werden kann. Der andere Eingang des UND-Gatters 2580 an der Leitung 1310 "Start-Auffrischen" erfordert eine Negierung der logischen "Eins" für den Auffrischbeginn, wobei ein negiertes Signal "Start-Auffrischen" stets maximal 0,5As bzw. einen Taktzyklus nach Beendigung des Signals "Start-Auffrischen" aus

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Funktionsdekoder 100 auftritt. Übereinstimmende Eingangssignale "Eins" am Gatter 2880 ermöglichen das Setzen des Flip-Flops 2590, wodurch dieses eingerastet tuird solange das zugeordnete Flip-Flop 2525 ebenfalls eingerastet bleibt. Das eingerastete Auegangssignal des Flip-Flops 2590 überträgt ein Aufrufsignal "Anhalten" auf Leitung 450 an die zentrale l/erarbeitungseinheit 40, um die Durchführung eines Programmes darin anzuhalten.

Die Direktspeicherzugriff-l/orrichtung 10 verbleibt in dem beschriebenen logischen eingerasteten Zustand, bis ein Signal "Anhalten-Bestätigung" auf Leitung 475 aus der zentralen Verarbeitungseinheit 40 empfangen u/ird, welches anzeigt, daß diese in einem angehaltenen Zustand verbleibt und daß die DMA-Vorrichtung 10 die Steuerung der Systemsammelleitung übernehmen kann, einschließlich aller Daten- und Adressensammelleitungen in dem Regler 20. Das Signal "Anhalten-Bestätigung" auf Leitung 475 wird also über Inverter 2530 in UND-Gatter 2.540 eingegeben. UND-Gatter 2540 erhält übereinstimmende Eingangssignale mährend des DlflA-l/organges, sofern das Signal "Anhalten-Bestätigung" aus der zentralen Verarbeitungseinheit 40 und das eingerastete Ausgangssignal des Flip-Flops 2525 hochgelegt bleiben. Gatter 2540 bewirkt das Setzen des Flip—Flops 2555 in eingerastetem Zustand während der DIlHA-Zeitspanne.

Flip-Flop 2595 arbeitet, als Kippschalter, indem eine Negierung •über einen Inverter 2615 von seinem Ausgang auf seinen Eingang geführt wird, u/odurch ermöglicht wird, daß die Ausgangsfreauenz des Flip-Flop 2595 der durch zwei geteilte Wert seiner Taktfreauenz iet. Für ein Phase I-Takteingangssignal mit 2mc gibt folglich das Flip-Flop 2595 ein Taktsignal mit 1mc aus* und zu/ar über Inverter 2.615 und ODER-Gatter 2630 an den Eingang von UND-Gatter 2640. Beim Empfang eines Einrastsignals aus Flip-Flop 2555 und eines damit übereinstimmenden auslösenden 1mc-Taktsignals aus dem kippenden Flip-Flop 2595 wird das Flip-Flop 2555 gesetzt. Eine Rückkopplungsschleife vom Ausgang des Flip-Flops 2555 über ODER-

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Gatter 2630 bewirkt eine Übersteuerung des Imc-Taktsignals, wodurch Flip-Flop 2.655 während des ganzen DWA-V/organges eingerastet wird. Das 1mc-Taktsignal aus dem kippenden Flip-Flop 2590 wird ferner über 0QIIY12.00 dazu verwendet, die Steuerregister (nicht, dargestellt) in dem Hauptgerät 30 mährend des DMA-Vorganges zu synchronisieren.

Das eingerastete Ausgangssignal des Flip-Flop 2655, welches anzeigt, daß der DIKIA-Vorgang nun gesetzt wurde, bewirkt eine Aktivierung der seriell geschalteten Binärzähler 2705 und 2710 über deren parallele Freigabeeingänge. Ferner wird es über D01IYl200 dazu verwendet, die Periode des Direktspeicherzugriffs für die Steuerregister in dem Hauptgerät 30 anzuzeigen. Alle vier Eingänge des Binärzählers 2705 liegen an !Klasse, um die Voreinstellung auf Null zu setzen. Der dritte' Eingang C des Binärzählers 2710 ist. geerdet, um diesen auf Null zu programmieren, und seine übrigen Eingänge sind über UJiderstandsnetzwerke 2735 und 2750 derart vorgespannt, daß eine "Eins"vorprogrammiert ist. Der Parallelzählen-Freigabeanschluß und der Nacheinanderzählen-Freigabeanschluß des Zählers 2705 sind dur.ch das Netzwerk 2735 derart vorgespannt, daß sie kontinuierlich auf "Ein" liegen. Binärzähler 2.710 empfängt an seinem Freigabeeingang "Nachsinanderzählen" kontinuierlich eine Vorspannung "Ein" über Netzwerk 2740 und an seinem Freigabeeingang "Parallelzählen" aus dem Endzählrate-Ausgang des Zählers 2.705. Kontinuierliche Haupt-Rücksete-Vorspannungssignale für beide Zähler 2705 und 2710 werden am Netzwerk 2720 empfangen, werden jedoch übersteuert von vorgesetzten Eingangsgrößen, immer dann, wenn ein Parallelfreigabssignal empfangen wird. Beide Zähler 2705 und 2710 werden mit Phase I-2mc-Freciuenz getaktet, sind jedoch als solche durch ihren Aufbau derart eingeschränkt, daß sie ein Ausgangssignal mit 1mc erzeugen. Sobald die Zähler 2705 und 2710 wie beschrieben freigegeben sind, zählen sia von ihrem voreingestellten Punkt, aus bis zum Ende des Bereiches des Zählers 2710 am Anschluß Qd, dargestellt durch das erwähnte Signal "Auffrischen-Ende" auf Leitung 2675 für UND-Gatter 2670, wodurch dieses Gatter

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2670 entriegelt wird, um den DIYIA-Vorgang zu beenden, indem alle beschriebenen Einrastschaltungen freigegeben u/erden. Die Ausgangssignale auf Leitungen 145 aus den freigegebenen Binärzählern 2705 und 2710 dienen als DMA-Auffrischungs-JDatenerneuerungsadressen für direkten Zugriff der Daten des Speichers mit willkürlichem Zugriff 60 in dem Zentralprozessormodul 120. Um Zugang zu den 40-Byte—Wärtern zu erlangen, die dem Direktspeicherzugriff im Speicher 60 zugeordnet sind, müssen die Binärzähler 2705 und 2760 seauentiell vorbestimmte Adressen 65896 bis 65535 bei diesem Ausführungsbeispiel ausgeben. Wenn alternativ/ der zweite Eingang B des Zählers 2710 auf "Eins" vorgesetzt wird, indem Netzwerk 2750 geerdet wird, so kann ein 56-Byte-UJart-DIVlA-\/organg erhalten werden, indem entsprechend Zugriff zu den Adressen 65480 bis 65535 aus demselben Speicher 60 erfolgt.

Sobald Flip—Flop 2555 eingerastet ist, erzeugt es Ausgangs-Steuersignale für UND-Gatter 2695 und 2700, die beim übereinstimmenden Empfang des 1mc-Signals bzw. eines Signals "Stromversorgung normal" Freigabesignale abgeben, die die Steuerung der Systemsammelleitung auf sich nehmen, einschließlich aller Daten— und Adressensammel— leitungen der Steuerung 20 in der Direktspeicherzugriff-Vorrichtung 10 des Moduls IOPM 90, wie weiter unten ersichtlich wird.

Beim Empfang übereinstimmender Signale "DiT(IA Setzen" aus dem eingerasteten Flip-Flop 2555 und Imc-Taktsignal aus dem kippenden Flip-Flop 2595 erzeugt UND-Gatter 2695 als Ausgangssignal ein abgeleitetes imc-DlflA-Abrufsignal über ODER-Gatter 1690 und 1705 der ^HFertig"-Steuerung 1090 für multiplexer 920 der Datensammelleitung-'Steuerung 190. Das DMA-Abrufsignal läuft durch den multiplexer 920 durch, um in paralleler Form Daten durch die Schieberegister 197A und 197B zu verschieben. Zu einem vorübergehend zusammenfallenden Zeitpunkt, wo jegliche gegebene Adresse, die von den Binärzählern 2705 und 2710 geliefert wird, für den nächsten Direktspeicherzugrif f des Datenspeichers 60 erhöht wird, erfassen die Schieberegister 197A und 197B, die als Dateneingabe-Puffereinrast-

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schaltungen arbeiten, das Datenbyte aus dem gerade ablaufenden Direktspeicherzugriff auf Datensammelleitung 180.

Wenn UND-Gatter 2700 das DIYIA-Setzen-Signal^ aus dem eingerasteten Flip-Flop 2555 und ein damit übereinstimmendes Signal "Stromversorgung normal" aus PN-Generator 2105 in dem nichtflüchtigen Speicher 191 erhält, so gibt es während der DMA-Zeitspanne bzui. -Periode ein kontinuierliches Sammelleitung-Steuersignal ab. Dieses gibt die TS-Treiber 1470 und 1875 in der "Fertig"-Steuerung 1D90 frei, um die Signale ¹¹DBIN" in Leitung 285 und "Speicher lesen" in Leitung 377 aus der zentralen Verarbeitungseinheit 40 zu überschreiben, so daß aus ihnen ein Logikzustand "Null" wird, wodurch die zentrale V/erarbeitungseinheit 40 für Daten aus Direktspeicherzugriff gesperrt, ujird. Das Sammelleitung-Steuersignal aus UND-Gatter 2700 sperrt ferner TS-Treiber 196 in der Datensammelleitung-Steuerung 190, welche die Daten aus Multiplexer 186A-D empfangen, iuodurch verhindert mird, daß äußere Daten während des DMA—Vorganges auf die Datensammelleitung 180 gelangen. Zusätzlich gibt UND-Gatter 2700 ein Sammelleitung-Steuersignal ab, um den TS-Treiber 825 freizugeben, um die Steuerung in der AdressensammBlleitung-Steuerung 150 zu übernehmen, wodurch es ermöglicht wird, daß die erzeugten Auffrischungs-Datenerneuerungsadressen aus der Direktspeicherzugrif f—Vorrichtung 10 zur Adressensammelleitung 85 geschleust werden. Sobald das Sammelleitung-Steuersignal auf die ermähnten TS-Treiber 196 und 825 in den Adressen- und Datensammelleitung-Steuerungen 150 bzw. 190 eingewirkt hat und die Signale ¹¹DBIN" und "Speicher lesen" aus der zentralen Verarbeitungseinheit 40 unterdrückt hat, kann angenommen werden, daß die Direktspeicherzugriff-Vorrichtung 10 in dem Modul IOPiYl die effektive Steuerung während des DIYiA-Vorganges der zentralen Verarbeituhgseinheit 40 CPUAO genommen und übernommen hat.

Sobald der beschriebene DMA-Vorgang eingeleitet, ist, um Auffrischungs-Datenerneuerungsadressen an der Direktspeicherzugriff—Vorrichtung

auszugeben, kann deren Übertragung über Adressensammelleitung zu der Adressensammelleitung-Steuerung 150 erfolgen. In der Steuerung 150 leiten die TS-Treiber 825 die DMA-Adressen weiter zur Hauptadressensammelleitung 85 im Hinblick auf einen Arbeitsfluß aus dem Modul IOPM 9O zu dem Modul CPUM 120. Die Endstellen 50 der Systemsammelleitung lassen die DMA-Adressen zur Adressensammelleitung 165 durch, damit diese vom Datenspeicher 60 empfangen werden können. Insbesondere werden die DMA-Adressen auf Sammelleitung 165 über TS-Treiber geführt, um auf Leitungen 595 an die jeweiligen Adresseneingänge der Speicher mit willkürlichem Zugriff 495A-H bzw. 500A-I ausgegeben zu werden. Alle Speieher mit willkürlichem Zugriff (RAM) des Datenspeichers 60 empfangen ihr Lese/Schreib-Eingangssignal von dem CPU 40-Schreibbefehl auf Leitung 295 und ihr Freigabe-Eingangssignal (chip enable) aus dem Moment-Adressendekoder 57. Die vorgeschriebenen Teile der DMA-Auslöseadresse aus der zentralen Verarbeitungseinheit 4O auf Adressensammelleitung 165 einschliesslich Adressenleitungen A10-A15 geben Dekoder 385 frei, während eine Untergruppe derselben einschliesslich A10-A11 die Freigabe der Speicher 500A-I bewirken.

Die entnommenen DMA-Daten werden auf Leitungen 655B an die jeweiligen TS-Treiber 680 im Programmspeicher 175 ausgegeben, dessen Steuerleitung 490 von dem hochliegenden Ausgangssignal des vorstehend beschriebenen Dekoders 385 in dem Speicher-Adressendekoder 57 übergangen wurde. Die entnommenen DMA-Daten gelangen vom Programmspeicher 175 auf Datensammelleitung 17O über die Systemsammelleitung-Endstelle 50 in dem Zentralprozessoreinheit-Modul 120 zum Modul 90 auf Sammelleitung 180. Die Datensammelleitung-Steuerung 190 leitet, nachdem sie verhindert hat, daß weitere Daten während DMA empfangen werden, diese DMA-Daten auf Sammelleitung 18O weiter über Puffer-Einrastschaltungen 197A-B zu den Datensammelleitungen 195A-B. Der optische Ausgangstrennmodul 2OO bewirkt eine optische Umsetzung der Signale in Datensammelleitungen 195A-B neben den Steuerregistern im Hauptgerät 30 zu Leitungen 193A, um in diese Register einzuspeisen und Störgeräusche zu unter-

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drücken, die bei übertragung von Daten von entfernter Stelle von den Datensauunelleitungen 195A-B aufgenommen werden.

Am Ende der DMA-Funktion zählen die Binärzähler 2705 und 2710 der Direktspeicherzugriff (DMA)-Vorrichtung 10 zu Ende als Signal "Ende Auffrischen", welches Flip-Flop 2590 entriegelt. Die Leitungen "Anhalten-Aufruf" werden also niedrig gelegt und ermöglichen es, daß die zentrale Verarbeitungseinheit 4O aus ihrem angehaltenen Zustand heraus wieder in Betrieb genommen wird, was angezeigt wird durch ein niedrig liegendes Signal "Anhalten-Bestätigung" (HOLDACK) für die DAM-Vorrichtung 10. In abgeleiteter Form bewirkt das negierte Signal HOLDACK eine Entriegelung der Flip-Flops 2525, 2555 und 2655. Hierdurch wiederum wird erneut der Datenfluß aus den TS-Treibern 196 in Datensammelleitung

190 aus den Multiplexern 186A-D zu den Hauptdatensammelleitungen 180 freigegeben. In gleicher Weise werden ferner die TS-Treiber 825 in der Adressensammelleitung-Steuerung 150 am Ende des DMA-Vorganges stillgesetzt, wodurch verhindert wird, daß Auffrischungsadressen aus der DMA-Vorrichtung 10 zur Hauptadressensammelleitung 85 fließen. Bei freigegebenen TS-Treibern 196 und gesperrten TS-Treibern 825 kann die zentrale Verarbeitungseinheit 40 am Ende der DMA-Periode also erneut wie zuvor die Steuerung der Systemsammelleitung übernehmen, einschließlich der Daten- und Adressensammelleitungen, für normale Verarbeitung von Daten, bis der nächste DMA-Vorgang durch Verarbeitung in der zentralen Verarbeitungseinheit 40 eingeleitet wird.

Der in den Fig. 17 bis 21 gezeigte nichtflüchtige Speicher 191 mit Speichern mit willkürlichem Zugriff 248OA-H erscheint für die zentrale Verarbeitungseinheit 40 als Teil ihres Lese/Schreib-Datenspeicher-Komplements auf Datensammelleitungen 192A-H bzw. 195A-B, so daß Zugriff zu ihm auf Adressensammelleitung 86 über die gewöhnlichen Referenzanweisungen des Speichers der zentralen Verarbeitungseinheit 40 erfolgen kann, die im Programmspeicher gespeichert sind. Die Betriebsleistung des nichtflüchtigen Speichers

191 wird normalerweise aus dem Spannungsregler-Untermodul 1845

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gewonnen, der Inhalt dieses Dauerspeichers kann jedoch aufrechterhalten werden, wenn die Stromversorgung des Systems ausfällt, und zwar durch die wiederaufladbare Batterie in der VBATT-Schaltung 2270. Eine Stromein- oder-abschaltung wird ferner durch den BPN-Empfänger 2165, dem PN-Generator 2105 und die CMOS-Schutzschaltung in der Hauptschaltung des nichtflüchtigen Speichers 194 selbst ertastet, um die einwandfreie Beschaffenheit der Steuerung 20 und des Speicherinhalts des Speichers 191 während einer Strom-Einschal t- oder Ausschaltfolge zu gewährleisten.

In dem BPN-Empfänger 2165 empfangen "Stromversorgung normal" Abtastleitungen 2170 und 2175 aus dem Hauptgerät 30 über einen optischen Koppler 2200 für Störgeräuschunterdrückung und laufen dann durch einen Transistorschalter 2235, dessen Ausgang an der CMOS-Schutzschaltung liegt, die einrastbare und geschaltete Bauelemente 2345 und 2350 aufweist. Ein nicht normales Signal "Stromversorgung normal" aus dem BPN-Empfänger 2165, welches einen Stromausfallzustand anzeigt, bringt die UND-Gatter 2345 und 2350 in einen eingerasteten Zustand, um die laufenden gerade verarbeiteten Anweisungen vorweg einzustellen, indem das RAM-Freigabesignal hochgehalten wird, bis zu Ende der Anweisung, wodurch die einwandfreie Beschaffenheit dieser Anweisung bezüglich Speicher 191 hergestellt wird. Die CMOS-Schutzschaltungsgatter 2345 und 2350 erzeugen ferner ein Ausgangssignal für PN-Generator 2105, welches eine normale oder nicht normale Stromversorgung anzeigt. Der PN-Generator 2105 mit seriell geschalteten Schalttransistoren 2135 und 2155 bewirkt eine Verteilung des Signals "Stromversorgung normal" zu der DMA-Vorrichtung und dem "Fertig"-Steuerung-Untermodul 1O9O, die eine entsprechende Anzeige benötigen.

Die VBATT-Schaltung 2270, die als Untermodul des nichtflüchtigen Speichers 191 arbeitet, bewirkt normalerweise einfach die Abgabe eines +10 Volt Gleichspannungssignals aus dem Spannungsregler 1845 an eine unkritische Stromleitung 2280, die jeweils die Adressen- und Datensammelleitungen 195A-B bzw. 86 für die Speicher mit will-

kürlichem Zugriff 24B0A-H des nichtflüchtigen Speichers 191 vorspannt, und an eine kritische StramuersorgungslBitung 2305, die selbst während eines Stromeinschaltungs- oder Ausschaltungsintervalls für eine begrenzte Zeitspanne hochgehalten werden muß. Die kritische Stromversorgungsleitung 2305 hilft bei der Aufrechterhaltung der Wirksamkeit aller CIYIOS-Schutzgatter einschließlich der Gatter 2380, 2385, 2370, 2345, 2350, 2450, 2425, 2415 und 2430 über deren jeweilige Stromversorgungsanschlüsse. Hierdurch werden wiederum die R/Ul- und CE-Eingangssignale der Speicher mit willkürlichem Zugriff 2480A-H aufrechterhalten, besonders während der Verarbeitung einer gerade ablaufenden Anweisung. Die kritische Stromuersorgungsleitung 2305 kann ferner Strom direkt zu den Speichern 2480A-H führen, selbst wenn der Strom ausfällt, wodurch d er Dateninhalt dieser Speicher aufrechterhalten wird. Eine Hilfsfunktion der kritischen Stromversorgungsleitung 2305 der VBATT— Schaltung 2270 besteht darin, den Schalttransistor 2235 vorzuspannen, um eine Normalisierung des Signals "Stromversorgung normal" aus dem Hauptgerät 30 zu ertasten, wodurch angezeigt wird, daß Strom angelegt ist.

Die Erzeugung eines kritischen Stromsignals mit 10 UoIt Gleichspannung in Leitung 2305 aus VBATT-Schaltung 2370 beinhaltet die bei normaler Stromversorgung erfolgende Funktion dar allmählichen Aufladung der u/iederaufladbaren Batterie (nicht dargestellt) über Vorwiderstand 2310 und die in Vorwärtsrichtung vorgespannte Diode 2315 aus der 10 Volt-Gleichspannungsvereorgung, die vom Spannungsregler 1845 geliefert wird, wodurch eine vollständig aufgeladene Batterie gewährleistet wird.

Sobald der Strom aus dem Spannungsregler 1845 ausbleibt, wird die Diode in Sperrichtung gepolt, ebenso wie Diode 2300, wodurch eine Sperre für das Zurückfließen des Stromes aus der wiederaufladbaren Batterie geschaffen wird. Οππβ Vorspannung aus Diode 2315 wird Diode 2320 in Vorwärtsrichtung gepolt und ermöglicht, daß die lüiederaufladbare Batterie als neue Stromquelle der kritischen

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Stromversorgungsleitung 2305 bei Stromausfall oder Stromabschaltung wirkt.

Der in Fig. 24 gezeigte Fehlerüberwachungszeitgeber 105 ist. vorgesehen, um die Zeitspanne zu messen, die für Direktspeicherzugriff der Daten aus Datenspeicher 60 durch die DIYlA-1/orrichtung 10 für das Hauptgerät 30 erforderlich ist, wodurch ein Fehlfunktion-Kennzeichen gesetzt iuird, falls eine abnormal lange Zeitspanne zwischen Direktspeicherzugriffen vorli'egt. Der Fehlerüberuiachungszeitgeber 105 enthält einen freilaufenden Zähler 2900, der unter normalen Umständen periodisch durch ein Signal zurückgesetzt wird, welches anzeigt, daß ein DMA-Vorgang durchgeführt iuird. lüenn diese Rücksetzung nicht innerhalb von 25ms nach einer vorhergehenden erfolgt, wird das Fehler-Flip-Flop 2965 einrastend gesetzt und zeigt einen Fehler der Steuerung 20 oder einen Programmierfehler an, wodurch ein Hfiaschinenfehler- und ein CPU 40-Fehlersignal auf Leitung 107 bzw. 106 ausgegeben wird. Das Fehlersignal auf Leitung 106 wird über den Riodul 00ΙΙΪ! 200 in das Zentralregister (nicht gezeigt) des Hauptgerätes 30 eingesetzt, um dieses abzuschalten." Das CPU 40-Fehlersignal auf Leitung 100 wird direkt wirksam über die DIYlA-Uorrichtung 10 und versetzt die CPU 40 in einen angehaltenen oder abgeschalteten Zustand. Das IKiaschinen- und CPU-Fehlersignal in Leitungen 106 und 107 kann stattdessen indirekt erhalten werden durch Empfang eines dekodierten CPU 40-Steuersignals auf Leitung 1315 aus Funktionsdekoder 100 und eines Signals auf Datenleitung 195A D1 au.s Datensammelleitung—Steuerung 190, zum Setzen des Flip-Flops 3080 bzw. Aktivieren des UND-Gatters 3115. Fehler-Flip-Flop 2965 kann zurückgesetzt werden entweder durch ein System-Rückeetzsignal auf Leitung 1160 oder über ein Signal aus einem Schalter an der (nicht gezeigten)"Steuertafel auf Leitung 3050 über ODER-Gatter 3070. Es ist zu beachten, daß das IKlaschinen-Fehlersignal, welches nur. auf Leitung 107 vorhanden ist, auch erhalten werden kann durch ein Schalter-betätigtes Signal aus der Steuortafel, und zwar über UND-Getter 3000. Wenn der Fehlerüberuiachungszeitgeber 105 in seinem zurückgesetzten Zustand

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gehalten werden soll, so kann ein Datenleitung-DO-Signal aus der Datensammelleitung-Steuerung 190 empfangen werden, souiie 3105 bei Abwesenheit eines Fehler-Steuersignals aus CPU 40 am Flip-Flop 3080, wodurch es ermöglicht wird, daß Flip-Flop 3140 in einen eingerasteten Zustand v/ersetzt wird, um kontinuierlich ein Rücksetzsignal an den freilaufenden Zeitgeber 2900 auszugeben.

In dem modul 00ΙΙΪ1 200 hat Datensammelleitung 195A-B Leitung DO-D7 aus Datensammelleitung-Steuerung 190 für den Empfang der Steuerregister des Hauptgerätes 30, Adressansammelleitung 86 hat A3-A7 von Adressensammelleitung-Steuerung 150 für den Empfang durch den Matrix-Lesemodul (nicht gezeigt), wenn die andere Ausführungsform verwendet wird, und Fehler-, Imc-Takt— und DMA—Betrieb-Steuer— leitungen 107, 2612, 1104 vom Fehlerüberwachungszeitgeber 105 und Direktspeicherzugriff-Vorrichtung 10 (zweimal) jeweils zum Synchronisieren und Initiieren des Überwachungszeitgebers und der Direktspeicherzugriffsfunktionen in den Steuerregistern des Hauptgerätes 30. Es ist zu beachten, daß für Prüfzwecke alle Adressensammelleitungen 86, die von dem Modul 00ΙΙΪ1 200 empfangen werden, gleichzeitig aktiviert, werden können an den QDER-Gattern 2550A-E durch ein Steuersignal auf Leitung 2795 aus dem "Fertig"-Verzögerung-Untermodul 1270 des Funktionsdekoders 100 bei CPU 40-Steuerung. Alle beschriebenen Leitungen und jede, die geeignet ist, die zugehörigen Übertragungsmodulen bzw. allgemein optischen Trennstufentreiber, enthalten Treiber 2860A-P und Vorspannungs-UJiderstandsnetzwerke 287OA-P. Es soll bemerkt werden, daß die beschriebenen optischen Trennstufsntreiber 2860A-P und 2870A-P als Teil des Moduls IOPIKl gemeinsam mit dem (Klodul CPUWl 120 in einer elektromagnetischen Abschirmung (nicht gezeigt) eingeschlossen sind, um Schutz vor Störeinflüssen zu schaffen. Von den optischen Trennstufen gehen Leitungsschlaufen 2875A-P und 2B80A-P aus, die in einem Hochfreciuenz-Abschirmkabel eingeschlossen sind, um eine räumliche Verteilung an entfernter Stelle an zugeordnete Empfängermodulen oder optische Trennstufenempfänger mit Lastdioden 2885A-P und optischen Trennalementen 2890A-P vorzunehmen. Die optischen

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Trennelemente 2890Α-Ρ unterdrücken praktisch jegliches Störsignal, das won den Treibersignalen in den Leitungsschlaufen 2875A-P und 2880A-P trotz der Hochfraciuenz-Kabelabschirmung aufgenommen uiurde, bevor die Einspeisung in die danebenliegenden Steuerregister in Hauptgerät 30 erfolgt.

Der Modul Ι0ΙΙΪ1 182 arbeitet in praktisch identischer U/eise, jedoch umgekehrt wie Modul 00IiYl 200. Die Leitungsschlaufen D0-D7 der Datensammelleitung 193B werden über ein Hochfreciuenz-Abschirmkabel von einem entfernt gelegenen Sender an einem optischen Trennstufentreiber empfangen, der ein Treiber- und Uorspannungs-ll/iderstandsnetziuerk (nicht gezeigt) aufweist, dessen Signalquelle aus den danebenliegenden Steuerregistern in dem Hauptgerät 30 herrührt. Datensammelleitung 193B speist also einen Empfangsmodul bzu/. optischen Trennstufen'empf anger mit einer Lastdiode 2800A-H und eine optische Trennstufe 2805A-H, um die Störsignale praktisch zu eliminieren, die von dem Hochfrenuenz-Abschirmkabel aufgenommen werden können. Signale aus den Trennstufen 2805A—H werden dann über Leitungen 185B-H zur Datensammelleitung-Steuerung 150 gesendet. Es ist ersichtlich, daß der Modul 10IWI 182 als Teil des tfioduls IOPIfl 90 ebenso u/ie der Modul CPLJfYl 120 von einem elektromagnetischen Hochfrequenz—Abschirmungsgehäuse umschlossen ist.

Der Modul IDIM 182 bestimmt ferner den Bit- oder Byte-Betrieb abhängig von der Kombination aus Adressensammelleitungsignalen "Eins" oder "Null" in Leitungen 816 und 833, die von dem Adressenmultiplexer 2835 empfangen werden. Der positive oder negierte logische Adressensatz u/ird von dem Adressenmultiplexer 2835 zu dem Datenmultiplexer 2825 gesendet, um zu bestimmen, welche Leitung D0-D7 der Datensammelleitung 2820A-H aus der Hauptdatensammelleitung 2810 A-H kodiert werden soll, repräsentativ für Bit- oder Byte-Betrieb, auf Leitung 185A, die zu der Datensammelleitung-Steuerung 190 führt,

Claims (1)

1. Xerox Corporation, Rochester, N.Y./USA

   Patentansprüche

   1. Rechnersteuarung zum Anweisen der Steuerregister eines Hauptgerütes bztu. einer wirtmaschine, mit einer Systemsammelleitung für den Transport uon Daten- Adressen- und Steuersignalen und mit einem Speicherelement zum Lesen und Schreiben von darin gefipeicherten Daten, gekennzeichnet durch

   a) eine zentrale Verarbeitungseinrichtung (40.) zum Neukonfigurieren won Daten nach einem darin gespeicherten Programm und zur Lieferung von Daten— und Adressensignalen an die Systemsammei— leitung für eine indirekte Steuerung der Hauptgeräte (30) und d) eine Direktspeicherzugriff-Einrichtung (10), die ableitend eins v/orbestimtnte Freigabeadresse auf der Systemsammelleitung aus der zentralen Verarbeitungseinrichtung (40.) empfängt, zum Ausgeben eines Anhaltsignals an diese für die Einstellung ihres Betriebs und, bei Bestätigung aus dieser, zur Übernahme der Steuerung der jystemsammelleitung für die Erzeugung von Adressen darauf, welche direkten Zugriff zu dem Dritanspeicherelement (60) haben und so Daten für die Datenerneuerung und Auffrischung der Steuerregister in dem Hauptgerüt (30) erhalten.

   ?. Rechnersteuerung mit UirektspeichRrzugriff-Befähigung zur Anweisung von Steuerregistern eines Hauptgerätes, gekennzeichnet durch

   a) eine (\';ikroprozet;sorei nricht ung (40) zur Behandlung von Daten nach einem gegebenen F^Jrogramm und zur Lieferung von Adressen— und Datensignalen für die Steuerung des Hauptgerätes,

   809828/0083 original inspected

   b) eine Systemsammelleitung, die normalerweise unter der Steuerung der fliikroprozessoreinrichtung (4D) steht, zur bidirektionalen Führung von Daten—, Adressen— und Steuerleitu ngssignalen zu den Steuerregistern des Hauptgerätes (30), _v

   c) eine DatenspeicherBinrichtung (60.) , die an die Systemsammelleitung angekoppelt ist. zur Speicherung von empfangenen Daten und für den Anschluß an die Systemsammelleitung hinsichtlich Lesen und Schreiben entsprechend den empfangenen Adressen und

   d) eine Direktspeicherzugriff-Einrichtung (10), die eine v/orbestimmte Freigabeadresse auf der Systemsammelleitung aus der flfiikro— Prozessoreinrichtung empfangen kann, zur Abgabe eines Anhaltsignals an diese und Einstellung des Betriebs derselben, und, bei Bestätigung des Anhaltens, zur Übernahme dar Steuerung der Systemsammelleitung für die Ausgabe von Aktivzustandssteuersignalen und Adressensignalen auf die Systemsammelleitung, welche direkten Zugriff zu der Datenspeichereinrichtung (60) haben und Daten für die Datenerneuerung bzw. Auffrischung der Steuerregister in dem Hauptgerä't (30) erhalten.

   3. Rechnersteuerung nach Anspruch 2, dadurch gekennzeichnet, daß die fiiikroprozessoreinrichtung eine Takteinrichtung enthält, die wirkungsmäßig mit der lYiikroprozessoreinrichtung gekoppelt ist, zur Ausgabe eines zweiphasigen periodischen Taktsignals an diese.

   4. Rechnersteuerung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die fflikroprozessareinrichtung ferner eine Anhalteinrichtung enthalt, welche das Anhaltsignal aus der Direktspeicherzugriff-Einrichtung empfangt, zur Erzeugung eines verzögerten Satzes, der dieselben darstallt, für die HOikroprozessoreinrichtung zum Befehlen einer Batriebsainstellung derselben, und weiche ferner das Anhalten-Bestätigungssignal aus der lYlikroprozessoreinrichtung empfängt zur Erzeugung eines verzögerten Satzes, der diese darstellt, für die Direktspeicherzugriff-Einrichtung zur wirksamen Erkennung des Anhaltsignals.

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   5. Rechnersteuerung nach Anspruch 4, dadurch gekennzeichnet, daß die ftiikroprozessoreinrichtung ferner eine Adressensammel— leitung-Anschlußeinrichtung enthalt., welche derart angeordnet ist, daß sie Adressensamtnelleitungssignale,, auf der Systemsammei— leitung aus der IKlikroprozessoreinrichtung empfängt, zur Sperrung des Adressensammelleitungssignals auf der Systemsammelleitung beim Empfang eines gesetzten verzögerten Anhalten-Bestätigungssignals aus der Anhalteinrichtung.

   6. Rechnersteuerung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die lYlikroprozessoreinrichtung ferner eine Datensammelleitung-AnschluÜeinrichtung enthält, die derart angeordnet ist, daß sie an die ft'likroprozessoreinrichtung angeschlossen ist, um bidirektional Datensammelleitungssigneile auf der Systemsammelleitung zu empfangen, für die Sperrung der Datensammelleitungssignale auf der üystemsammelleitung beim Empfang eines gesetzten verzögerten Änhalten-Bestätigungssignals aus der Anhalteinrichtung.

   7. Rechnersteuerung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die Hflikroprozessoreinrichtung ferner eine Programmspeichereinrichtung zur Speicherung des gegebenen Programms aufweist, die einen Instruktionsfolgesatz zur Anweisung der [fiikroprozessoreinrichtung aufweist.

   B. Rechnersteuerung nach Anspruch 7, dadurch gekennzeichnet, daß die n.ikroprozessoreinrichtung ferner eine Speicheradressen— Dekodereinrichtung enthalt, die Adressensammelleitungssignale auf der Systemsammelleitung aus der IMkroprozessoreinrichtung empfangt, zur Lese- und Schreibfreigabe von ausgewählten Teilen der Programmspeichereinrichtung und der Datenspeichereinrichtung.

   9. Rechnersteuerung nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet, daß die Direktspeicherzugriff-Einrichtung ferner eine Funktionsdekodereinrichtung enthält, welche Adressensammelleitungssignale auf der Systemsammelleitung aus der Mikroprozessor-

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   einrichtung empfangt, zum Erkennen uon vorbestimmten Adressen, für die Erzeugung von Signalen zur Freigabe des Direktspeicherzugriffs und zur Steuerung des Einschreibens der Daten aus der Datenspeichereinrichtung in die Systemsamm^elleitung.

   1D. Rechnersteuerung nach Anspruch 9, dadurch gekennzeichnet, daß die Direktspeichßrzugriff-Einrichtung ferner eine Adressensammelleitung-Steuereinrichtung enthält, welche Datenerneuerung-Auffrischungsadressen aus der Direktspeicherzugriff-Eihrichtung empfängt, und zur Zusammenführung der Datenerneuerungs-Auffrischungsadressen auf die jeweiligen Adressensammelleitungen der Systemsammelleitung beim Empfang eines Aktivzustand-Steuerungssignals aus der Direktspeicherzugriff—Einrichtung.

   11. Rechnersteuerung nach Anspruch 10, dadurch gekennzeichnet, daß die Adressensammelleitung-Steuerungseinrichtung ferner eine Einrichtung zum Empfang des Untersatzes uon Adressenleitungen aus der Systemsammelleitung und zum Senden von dekodierten Steuersignaldarstellungen der Untergruppe von Adressenleitungen, welche Bit- oder By"te-Lesebetriebsweise anzeigen, an die Steuerregister des Hauptgerätes, enthält.

   12. Rechnersteuerung nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Direktspeicherzugriff-Einrichtung ferner eine Datensammelleitung-Steuerungseinrichtung enthält, welche folgende Elemente enthält:

   a) eine ffiultiplexeinrichtung, die Daten aus einer Vielzahl uon Quellen von der Steuerung empfängt, zum Auswählen als vorliegenden Zugriff durch ein Steuersignal aus der Funktionsdekodereinrichtung und zum Ausgeben der gewählten Datensignal auf die Systemsammelleitung,

   b) eine erste Schieberegistereinrichtung, die eingerichtet ist

   für das Hereinnehmen von Datensignalen aus der ffiultiplexeinrichtung zum pufferartigen Einrasten für die Bildung von stabilisierten

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   Daten beim Empfang eines Schreib—Steuersignals aus der Funktions— dekodereinrichtung,

   c) eine Treibereinrichtung mit drei Zuständen, die derart angeordnet ist, daß sie die stabilisierten Dat^en aus der Schieberegistereinrichtung empfängt, für einen normalen Durchfluß über die Systemsammellaitung und zur Sperrung derselben beim Empfang eines Aktivzustand-Steuersignals aus der Direktspeicherzugriff-Einrichtung und

   d) eine zweite Schieberegistereinrichtung, die eingerichtet ist für das Hereinnehmen won Datensignalen auf der Systemsammelleitung aus der Mikroprozessoreinrichtung und aus der Treiber— einrichtung mit drei Zuständen, zum pufferartigen Einrasten des Datensignals, welches den ablaufenden Zugriff für die stabilisierten Daten darstellt, und ziuar beim Empfang eines Schreib-Steuersignels aus der Funktionsdekodereinrichtung.

   13. Rechnersteuerung nach Anspruch 12, dadurch gekennzeichnet, daß die Direktspeicherzugriff-Einrichtung ferner folgende Elemente enthält:

   a) eine erste bistabile Einrichtung, die das Direktspeicherzugriff-Freigabesignal aus der Funktionsdekodereinrichtung empfängt, zum getakteten Einrasten und zur Erzeugung eines Anhalten-Auslösesignals,

   b) eine zweite bistabile Einrichtung, die derart angeordnet ist, daß sie zusammenfallend das Anhalten-Auslösesignal aus der ersten bistabilen Einrichtung und die Negierung des Direktspeicherzugrif f-Freigabesignals aus der Funktionsdekodereinrichtuhg empfängt, zum getakteten Einrasten und zur Erzeugung eines Anhalten-Signals für die Hflikroprozessoreinrichtung zur Einstellung der Arbeit derselben,

   c) eine dritte bistabile Einrichtung, die zusammenfallend das Anhalten-Auslösesignal aus der ersten bistabilen Einrichtung und das Anhalten-Bestätigungssignal aus der IKlikroprozessoreinrichtung empfängt, zum getakteten Einrasten und zur Erzeugung eines Aktiuzustand-Steuersignals für die Adressensammelleitung—Steuereinrichtung und für die Datensammelleitung-Steuerung, zur Übernahme der

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   Steuerung der Systemsammelleitung während des Direktspeicher— Zugriffs, und

   d) eine vierte bistabile Einrichtung, die durch Auslösung wirkf.am luird beim Empfang des Aktivzustand-Steuersignals aus der dritten bistabilen Einrichtung, zum getakteten Einrasten und zur Erzeugung eines Adressen-Initiierungssignals.

   14. Rechnersteuerung nach Anspruch 13, dadurch gekennzeichnet, daß die Direktspeicherzugriff-Einrichtung ferner einen- Binär— zähler enthält, der dBrart angeordnet ist, daß er freigegeben wird durch ein Initiierungssignal aus der vierten bistabilen Einrichtung während der Zeitspanne des Direktspeicherzugriffs, zum getakteten Erzeugen einer vorbestimmten Folge von Datener— neuerung—Auffrischungsadressen für die Adressensammelleitung— Steuerungseinrichtung für den direkten Zugriff an der Daten— speichereinrichtung und zum Ausgeben eines Signals "Ende", wenn der Binärzähler durch seine uorbestimmte Folge hindurchge— taktet morden ist.

   15. Rechners-teuerung nach Anspruch 14, dadurch gekennzeichnet, daß die Direktspeicherzugriff-Einrichtung ferner eine Gatterein— richtung enthalt, die bewirkt, daß das Anhalten-Auslösesignal aus der ersten bistabilen Einrichtung zu sich selbst zurückgeführt uiird, und zwar beim Empfang dieses Signals aus dem Binärz-hler, zum Entriegeln der ersten bistabilen Einrichtung, und für eine verallgemeinerte Beendigung des Anhalten-Initiierungseignals, so daß davon abgeleitet werden kann, daß die Ffiikro— prozessoreinrichtung erneut die Steuerung der Systemsammelleitung übernehmen kann.

   16. Rechnersteuerung noch Anspruch 15, dadurch gekennzeichnet, daß die Direktspeicherzugriff-Einrichtung ferner eine fünfte bistabile Einrichtung enthalt, die kippend eingerastet werden kann, zur Erzeugung eines Periodensignals zur Auslösung der v/ierten bistabilen Einrichtung für den übergang derselben in ihren eingerasteten Zustand.

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   17. Rechnersteuerung nach einem der Ansprüche 14-16, dadurch gekennzeichnet, daß der Binürzuhler yls ein Paar seriell geschalteter Binärzähler ausgebildet, ist.

   18. Rechnersteuerung nach Anspruch 17, dadurch gekennzeichnet, daß das Paar seriell geschalteter Binärzähler über eine vorbestimmte Folge von einem bestimmten zuvor gesetzten liiert aus hochziihlt.

   19. Rechnersteuerung nach Αηε-tpruch 19, dadurch gekennzeichnet, daß das Paar seriell geschalteter Binärzahler derart, angeordnet ist, daß er einen Zu/eifach-Betriebsiiieise-Uoreinstellu/Brt aufweist, und ziuar durch selektive Erdung einer Untergruppe der Voreinstell— anschlüsse.

   20. Rechnersteuerung nach einem der Ansprüche 12-19, dadurch gekennzeichnet, daß die erste und die zweite Schieberegistereinrichtung jeweils derart ausgelegt sind, daß sie im Parallel— schiebebetrieb arbeiten.

   21. Rechnersteuerung nach einem der Ansprüche 12—20, dadurch gekennzeichnet, daß die zmeite Schieberegistereinrichtung derart ausgelegt ist, daß sie im f'tirallelschiebebetrieb arbeitet.

   2?. Rechnursteuerung nach einem der Ansprüche 13-21, dadurch gekennzeichnet, daß die erste bistabile Einrichtung ein D-Typ-Flip-Flop ist.

   23. Rechnersteuerung nach einem der Ansprüche 13—22, dadurch gekennzeichnet, daß die zweite bistabile Einrichtung ein D-Typ-Flip-Flop ist.

   24, Rechnersteuerung ntich einem der Ansprüche 13—23, dadurch gekennzeichnet, daß die dritte bistabile Einrichtung ein D-Typ-Flip-Flop ist.

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   1^;5. Rechnersteuerung n?ch einem der Ansprüche 13-24, dadurch gekennzeichnet, daß die vierte bistabile Einrichtung ein D-Typ-Flip-Flop ist.

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