DE2750432C2 - I 2 L logic circuitry - Google Patents
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Abstract
Es ist ein Halbleiter-Grundbaustein mit einer eingebauten Verzoegerung zur Beseitigung von logischen Unbestimmtheiten angegeben. Nach der Erfindung werden nicht - wie bisher ueblich - in eine Zone des Halbleiterkoerpers vom ersten Leitungstyp, zwei Zonen vom zweiten Leitungstyp eingebracht, sondern nunmehr drei Zonen vom zweiten Leitungstyp, so dass auch zwei Lateraltransistoren gebildet werden. Zwei der Zonen vom zweiten Leitungstyp dienen zur Aufnahme von Kollektorelektroden, die nunmehr zeitverzoegert gegeneinander Strom fuehren, wenn der Schalttransistor durchgesteuert wird. Die dritte Zone vom zweiten Leitungstyp bildet die Emitter-Injektor-Zone des zur Konstantstromquelle gehoerenden Lateraltransistors. Die drei Zonen vom zweiten Leitungstyp werden vorzugsweise an der Halbleiteroberflaeche in einer Reihe angeordnet, wobei das eine Ende der Reihe von der Emitterinjektorzone gebildet wird. Der erfindungsgemaesse Halbleiter-Grundbaustein wird - vorzugsweise zum Aufbau eines 4-Gatter-Frequenzteilers aus entsprechend verdrahteten I hoch 2 L-Gattern verwendet. Zwei kreuzgekoppelte Nand-Gatter bilden dann ein Flip-Flop, die wiederum als Master- und Slave-Flip-Flop zu der Frequenzteilerzelle zusammengeschaltet werden. ...U.S.WA basic semiconductor component is specified with a built-in delay to eliminate logical uncertainties. According to the invention, two zones of the second conductivity type are not introduced into one zone of the semiconductor body of the first conductivity type - as was customary up to now - but now three zones of the second conductivity type, so that two lateral transistors are also formed. Two of the zones of the second conductivity type are used to accommodate collector electrodes, which now conduct current with a time delay against each other when the switching transistor is turned on. The third zone of the second conductivity type forms the emitter-injector zone of the lateral transistor belonging to the constant current source. The three zones of the second conductivity type are preferably arranged in a row on the semiconductor surface, one end of the row being formed by the emitter-injector zone. The semiconductor basic module according to the invention is preferably used to build a 4-gate frequency divider from appropriately wired I to the power of 2 L-gates. Two cross-coupled NAND gates then form a flip-flop, which in turn are interconnected as master and slave flip-flop to form the frequency divider cell. ...ETC
Description
a) in einer in einem Halbleiterkörper (1) angeordneten Zone (3) vom ersten Leitungstyp mindestens eine erste, eine zweite und eine dritte Zone (6,5,10) vom zweiten Leitungstyp vorgesehen sind, die an der Oberfläche des Halbleiterkörpers in einer Reihe nebeneinander liegen,a) in a zone (3) of the first conductivity type arranged in a semiconductor body (1) at least a first, a second and a third zone (6, 5, 10) of the second conductivity type are provided which lie next to one another in a row on the surface of the semiconductor body,
b) in der ersten Zone (6) vom zweiten Leitungstyp mindestens eine, zu einem ersten vertikalen Transistor gehörende Kollektorzone (7) vom ersten · .eitungstyp vorhanden ist,b) in the first zone (6) of the second conductivity type at least one, to a first vertical The transistor-belonging collector zone (7) of the first conduction type is present,
c) die zweite Zone (5) vom zweiten Leitungstyp die Emitter-Injektorzone eines Lateraltransistors bildet,c) the second zone (5) of the second conductivity type is the emitter-injector zone of a lateral transistor forms,
d) die dritte Zone (10) vom zweiten Leitungstyp von der Emitter-Injektorzone (5) weiter entfernt ist als die erste Zone (6) vom zweiten Leitungstyp und mindestens s\ne, als weitere Kollektorzone eines weiteren vertikalen Transistors dienende Zone (9) vom ersten Leitungstyp enthält.d) the third zone (10) of the second conductivity type is further away from the emitter-injector zone (5) than the first zone (6) of the second conductivity type and is at least s \ ne, as a further collector zone of a further vertical transistor serving zone (9) of the first type of conduction.
2. PL-Logik-Schaltungsanordnung nach Anspruch 1, dadurch gekcnnzeid'.iet, daß beim Grundbaustein der Abstand zwischen je zwei Zonen (5,6, 10) vom zweiten Leitungstyp ar der Halbleiteroberfläche 2—3 μπι beträgt2. PL logic circuit arrangement according to claim 1, characterized gekcnnzeid'.iet that the basic module the distance between two zones (5, 6, 10) of the second conductivity type ar of the semiconductor surface 2-3 μm
3. PL-Logik-Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß beim Grundbaustein die erste Zone (6) vom zweiten Leitungsiyp zwei, an der Halbleiteroberfläche nebeneinanderliegende Kollektorzonen (7,8) enthält, während die dritte Zone (10) vom zweiten Leitungstyp eine Kollektorzone (9) enthält.3. PL logic circuit arrangement according to claim 1 or 2, characterized in that when The basic building block is the first zone (6) of the second line type contains two collector zones (7, 8) lying next to one another on the semiconductor surface, while the third zone (10) of the second conductivity type contains a collector zone (9).
4. PL-Logik-Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die PL-Logik-Schaltungsanordnung ein aus PL-NAN D-Gattern aufgebauter 4-Gatter-FrequenzteiIer ist.4. PL logic circuit arrangement according to claim 3, characterized in that the PL logic circuit arrangement is a 4-gate frequency divider made up of PL-NAN D gates.
Die Erfindung betrifft eine PL-Logik-Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1. Eine solche Anordnung ist aus IEEE Journal of Solid-State Circuits, Bd.SC-Il, No.6, Dez. 1976, S.847-851, bekannt The invention relates to a PL logic circuit arrangement according to the preamble of claim 1. A such an arrangement is known from IEEE Journal of Solid-State Circuits, Vol. SC-II, No.6, Dec. 1976, pp.847-851
Bei PL-Logikschaltungen (Integrated Injection Logic) handelt es sich um die Anwendung einer bipolaren
Transistortechnologie, bei der anstelle der sonst üblichen passiven Widerstände aktive Konstantstromquellen
aus Lateraltransistoren verwendet werden. Das Grundelement einer PL-Schaltung ist eine Inverter-Konfiguration
die aus einem vertikalen und aus einem lateralen Transistor besteht. Durch entsprechende Verknüpfung
des Inverters am Eingang bzw. am Ausgang mit anderen Inverterstufen lassen sich einfach aufgebaute
Logikschaltungen realisieren, die mit einer gerineen Halbleiteroberfläche auskommen und einen niederen
Strombedarf aufweisen. Die Inverterkonfiguration besteht beispielsweise aus einem pnp-Lateraltransistor
als Stromquelle, der einen npn-Transistor mit mehreren
Kollektoren, welcher als Schalter wirkt, ansteuert
Anhand der F i g. 1 soll eine übliche Grundschaltung eines PI .-Invertergatters erläutert werden. Die Fig. la
zeigt, wie die in F i g. Ib dargestellte Schaltung in einer
bipolaren Halbleitertechnik realisiert wird. Die Schaltung der F i g..lb besteht aus einem als Stromquelle wirkenden
Transistor Ti, der die Basisstromversorgung des nachgeschalteten Transistors T2 sicherstellt und als Belastung
der treibenden Transistoren wirkt Der als Inverter arbeitende Transistor T2 weist mehrere Kollektorausgänge
Ci, C2 und C3 auf, über die durch entsprechende
Verdrahtung mit nachfolgenden Gatterstufen logische Verknüpfungen hergestellt werden können.
Die Basiselektrode des Transistors T1 ist mit der Emitterelektrode
des Schalttransistors Ti kurzgeschlossen. An die Emitterelektrode des Transistors T\ wird die
Spannungsversorgungsquelle angeschlossen. Die Kollektorzone
des Transistors Ti ist identisch mit der Basiszone des Transistors T2. PL logic circuits (Integrated Injection Logic) involve the use of bipolar transistor technology in which active constant current sources made from lateral transistors are used instead of the otherwise common passive resistors. The basic element of a PL circuit is an inverter configuration consisting of a vertical and a lateral transistor. By correspondingly linking the inverter at the input or output with other inverter stages, it is possible to implement simply structured logic circuits that manage with a small semiconductor surface and have a low power requirement. The inverter configuration consists, for example, of a pnp lateral transistor as a current source, which controls an npn transistor with several collectors, which acts as a switch
Based on the F i g. 1, a common basic circuit of a PI. Inverter gate is to be explained. The Fig. La shows how the in F i g. Ib is realized in a bipolar semiconductor technology circuit shown. The circuit of F i g..lb consists of an acting as a current source transistor Ti, which ensures the base current supply to the downstream transistor T 2 and a load of the driving transistors operates the operating as inverter transistor T 2 has a plurality of collector outputs Ci, C 2 and C 3 , via which logical links can be established with the following gate levels through appropriate wiring. The base electrode of the transistor T 1 is short-circuited to the emitter electrode of the switching transistor Ti. The voltage supply source is connected to the emitter electrode of the transistor T \. The collector zone of the transistor Ti is identical to the base zone of the transistor T2.
Zur Verwirklichung dieser Schaltung in PL-Technik wird gemäß der Fi g. la in einen Halbleiterkörper 1 mit einer hochdotierten Grunddotierung 2 eine Zone 3 eingebracht, die den Leitungstyp des Halbleitergrundkörpers aufweist Man «pricht hier von der nichtisolierten PL-Technologie, da die verschiedenen Halbleiterbereiche 3, in denen die einzelnen Gatter untergebracht wer-To implement this circuit in PL technology, according to FIG. la in a semiconductor body 1 with a highly doped basic doping 2, a zone 3 is introduced, which has the conductivity type of the semiconductor base body One speaks here of the non-isolated PL technology, since the various semiconductor areas 3, in which the individual gates are housed
den, nicht durch pn-Obergänge voneinander isoliert sind. Sie sind nur durch hochdotierte Bereiche 4 so voneinander getrennt daß keine unerwünschten Schaltfunktionen zwischen verschiedenen Gattern erfolgen. Bei dem in der F i g. 1 a dargestellten Beispiel sind der Halbleitergrundkörper 2 und damit auch die Separationsbereiche 4 η+-dotiert Die für die Aufnahme eines Gatters vorgesehene Zone 3 ist schwächer η-dotiert In diese Zone 3 werden nun nebeneinanderliegend zwei Halbleiterzonen 5 und 6 vom zweiten Leiiungstyp eingebracht Diese beiden beispielsweise ρ+-dotierten Bereiche bilden zusammen mit der Zone 3 einen Lateraltransistor, der dem Transistor T\ der F i g. 1 b entspricht An die eine Zone 5 wird daher eine Injektorelektrode angebracht, so daß dieser Transistor T\ als Stromquelle dient In die andere Zone 6 vom zweiten Leitungstyp werden beispielsweise nebeneinanderliegend drei Kollektorzonen 7, 8 und 9 eingebracht, deren Leitungstyp dem der Zone 3 entspricht die aber höher dotiert sind. Beim dargestellten Ausführungsbeispiel sind die Koilek-den, are not isolated from each other by pn transitions. They are only separated from one another by highly doped areas 4 in such a way that no undesired switching functions take place between different gates. In the case of the FIG. 1 a, the semiconductor base body 2 and thus also the separation areas 4 are η + -doped.The zone 3 provided for accommodating a gate is less η-doped.In this zone 3, two semiconductor zones 5 and 6 of the second line type are now introduced next to one another For example, ρ + -doped areas together with zone 3 form a lateral transistor that corresponds to transistor T \ of FIG. 1 b corresponds to one zone 5, therefore, an injector electrode is attached so that this transistor T \ serves as a current source.In the other zone 6 of the second conductivity type, for example, three collector zones 7, 8 and 9 are placed next to one another, the conductivity of which corresponds to that of zone 3 but which are more highly endowed. In the illustrated embodiment, the Koilek-
5Ί torzonen 7 bis 9 η y -dotiert Alle 3 Kollektorzonen werden mit einer Anschlußelektrock Q bis C3 versehen; diese Basiszone 6 wird mit einem Basisanschlußkontakt B versehen. Die Kollektorzonen 7 bis 9 bilden somit zusammen mit der Basiszone 6 und der Emitterzone 3 einen vertikalen Transistor mit meheren Ausgangselektroden, die invers gegenüber dem üblichen Aufbau von Planartransistoren ist Man spricht auch von aufwärtsbetriebenen Vertikaltransistoren, weil die Emitterfunktion im Inneren des Halbleiterkörpers liegt und die KoI-lektorzone in die Basiszone eingelassen wurden.5Ί gate zones 7 to 9 η y -doped All 3 collector zones are provided with an electrical connection Q to C3 ; this base zone 6 is provided with a base connection contact B. The collector zones 7 to 9 together with the base zone 6 and the emitter zone 3 thus form a vertical transistor with several output electrodes, which is the inverse of the usual structure of planar transistors -lektorzone were let into the base zone.
Beim Betrieb des dargestellten Gatters werden nun
aus der Zone 5 Ladungsträger in die Basiszone 6 des Vertikaltransistors injiziert, durch die bei äußerlich
nicht mit Masse verbundener Basiselektrode der Basisemitterübergang
durchlässig und damit der Vertikaltransistor durohgeschaltet wird. Über alle 3 Kollektoren
des Vertikaltransistors T2 kann dann Strom fließen.
Ferner ist aus der US-PS 40 35 664 eine PL-Logik- When operating the gate shown, charge carriers are now injected from zone 5 into the base zone 6 of the vertical transistor, through which the base-emitter junction becomes permeable and the vertical transistor is switched duro if the base electrode is not externally connected to ground. Current can then flow across all 3 collectors of the vertical transistor T 2.
Furthermore, from US-PS 40 35 664 a PL logic
Schaltung bekannt, bei der in einem Halbleiterkörper vom ersten Leitungstyp mindestens drei Zonen vom zweiten Leitungstyp in einer Reihe nebeneinanderliegend angeordnet sind. Diese Zonen nehmen Kollektoren der Vertikaltransistoren der I2L-Logik auf. Bei dieser bekannten Schaltung geht es darum, eine erweiterte Zahl von Eingängen für eine nachgeschaltete Logik zur Verfügung zu stellen. Eine bewußt herbeigeführte und gezielt eingesetzte Schaltverzögerung ist bei der bekannten Schaltung nicht vorgesehen.A circuit is known in which at least three zones of the second conductivity type are arranged in a row next to one another in a semiconductor body of the first conductivity type. These zones accommodate collectors of the vertical transistors of the I 2 L logic. This known circuit is about providing an expanded number of inputs for a downstream logic. A deliberately brought about and deliberately used switching delay is not provided in the known circuit.
Mit Hilfe der in der Fig. 1 dargestellten Gatter-Schaltung wurden beispielsweise Binärteilerzellen für Uhrenschaltkreise aufgebaut Es gibt hierbei Schaltungen, die 6 Gatter enthalten und solche die mit 4 Gattern auskommen. Bei der 4-Gatterschahung handelt es sich um jeweils 2 kreuzgekoppelte Flip-Flops (Master-Slave-Prinzip) mit einer Rückkopplung vom Ausgang des Slave-Flip -Flops auf einen Eingang des Master-Flip-Flops. Bei der Ansteuerung des Master-Flip-Flops und bei der Übertragung der Information vom Master-Flip-Flop auf das Slave-Rip-Flop entstehen logische Unbestimmtheiten, die nur durch Verzögerungsglieder eliminiert werden können. In der Zeitschrift »IEEE Journal of Solid-State-Circuits« BdSC-Il5 No. 6, Dezember 1976, Seiten 847 bis 851, wird eine Binärteilerzelle mit 4 PL-Gattern beschrieben, die Verzögerungsglieder enthält Die Verzögerung wird dadurch erreicht, daß der Injektionsstrom in bestimmte Gatter der Zelle reduziert wird. Hierzu sind schwierig zu realisierende Einschnitte oder Trennzonen im Bereich der Basiszone des Lateraitransistors eines Vertikaltransistors erforderlich. Dabei wirkt die Verzögerung auf alle Ausgänge eines Gatters.With the aid of the gate circuit shown in FIG. 1, for example, binary divider cells for clock circuits were constructed. There are circuits that contain 6 gates and those that get by with 4 gates. The 4-gate circuit consists of 2 cross-coupled flip-flops (master-slave principle) with feedback from the output of the slave flip-flop to an input of the master flip-flop. When controlling the master flip-flop and when transferring the information from the master flip-flop to the slave rip-flop, logical uncertainties arise that can only be eliminated by delay elements. In the magazine "IEEE Journal of Solid-State-Circuits" BdSC-Il 5 No. 6, December 1976, pages 847 to 851, a binary divider cell with 4 PL gates is described which contains delay elements. The delay is achieved by reducing the injection current into certain gates of the cell. For this purpose, incisions or separation zones that are difficult to realize are necessary in the area of the base zone of the laterai transistor of a vertical transistor. The delay affects all outputs of a gate.
Der Erfindung liegt die Aufgabe zugrunde, eine PL-Logik-Schaltung nach dem Oberbegriff des Anspruches 1 anzugeben, bei der die Halbleitergrundbausteine ohne zusätzliche technologische Arbeitsschritte herstellbar sind. Diese Aufgabe wird durch die Merkmale des Patentanspruches 1 gelöst, wobei die Merkmale a) bis d) für sich aus der US-PS 40 35 664 bekannt sind.The invention is based on the object of a PL logic circuit according to the preamble of the claim 1, in which the basic semiconductor components can be produced without additional technological work steps are. This object is achieved by the features of claim 1, the features a) to d) are known from US-PS 40 35 664.
Ausgestaltungen der Erfindung sind in Unteransprüchen gekennzeichnetRefinements of the invention are set out in the subclaims marked
Die Erfindung wird im folgenden anhand eines Ausführungsbeispieles
näher erläutert werden.
In der F i g. 2 ist ein Grundbaustein einer erfindungsgemäßen PL-Logik-Schaltungsanordnung dargestellt, wobei
die F i g. 2b das Schaltbild zeigt, während die F i g. 2a die technologische Realisierung wiedergibt. In der
F i g. 2c ist eine symbolhafte Ersatzschaltung der Schaltung gemäß der F i g. 2b dargestelltThe invention will be explained in more detail below using an exemplary embodiment.
In FIG. 2 shows a basic module of a PL logic circuit arrangement according to the invention, FIG. 2b shows the circuit diagram, while FIG. 2a shows the technological implementation. In FIG. 2c is a symbolic equivalent circuit of the circuit according to FIG. 2b shown
In einen Halbleiterkörper 1 mit einem stark dotierten Grundmaterial 2 befinden sich Zonen 3 vom Leitungstyp des Grundmaterials (errter Leitungstyp), die durch hochdotierte Bereiche 4 voneinander getrennt sind. Insofern entspricht die Anordnung gemäß der F i g. 2a der der F i g. 1 a. Der Gnindkörper 2 ist beispielsweise ebenso wie die Separationszonen 4 stark η+-dotiert, die Zonen 3 sind schwächer η-dotiert Diese Zonen 3 können auch aus einer η-dotierten Epitaxieschicht bestehen, in die die Trennzonen 4 eindiffundiert werden. In eine Zone 3 werden zur Herstellung eines Grundbausteines nebeneinander je eine erste, zweite und dritte Zone 6, 5 und 10 vom zweiten Leitungstyp eingebracht, z. B. eindiffundiert Diese beim Ausführungsbeispiel ρ+ -dotierten Zonen bilden zusammen mit der Zone 3 zwei Lateral-pnp-Transistoren. Die (zweite) Zone 5 wird mit der injektorelektrode versehen. Sie bildet zusammen mit der benachbarten ρ *■ -leitenden Zone 3 den pnp-Lateral-Transistor T\ der Stromquelle (F i g. 2b).In a semiconductor body 1 with a heavily doped base material 2 there are zones 3 of the conductivity type of the base material (grounded conductivity type), which are separated from one another by highly doped regions 4. In this respect, the arrangement according to FIG. 2a that of FIG. 1 a. The Gnind body 2, like the separation zones 4, is, for example, heavily η + -doped, the zones 3 are less η-doped. These zones 3 can also consist of an η-doped epitaxial layer into which the separation zones 4 are diffused. In a zone 3, a first, second and third zone 6, 5 and 10 of the second conductivity type are introduced next to one another in order to produce a basic module, e.g. B. diffused in. These ρ + -doped zones in the exemplary embodiment form, together with zone 3, two lateral pnp transistors. The (second) zone 5 is provided with the injector electrode. Together with the adjacent ρ * ■ -conducting zone 3, it forms the pnp lateral transistor T \ of the current source (FIG. 2b).
In die (erste) Zone 6 werden beispielsweise 2 n+-dctierte Kollektorzonen 7 und 8 eindiffundiert, die mit Kollektorancchlußelektroden C1 und C2 versehen werden. Diese Kollektorzonen 7 und 8 bilden zusammen mit der jetzt als Basiszone wirkenden Zone 6 und der jetzt als Emitterzone wirkenden Zone 3 einen vertikalen Schalttransistor T2 mit zwei Ausgangselektroden. Die Transistoren T\ und T2 sind entsprechend der F i g. 2b miteinander verknüpft In die zusätzliche p+-leitendeIn the (first) zone 6, for example, 2 n + -dectierte collector zones 7 and 8 are diffused, which are provided with collector termination electrodes C 1 and C 2 . These collector zones 7 and 8, together with zone 6, which now acts as a base zone, and zone 3, which now acts as an emitter zone, form a vertical switching transistor T 2 with two output electrodes. The transistors T 1 and T 2 are corresponding to FIG. 2b linked together in the additional p + -type
ίο Zone (dritte Zone) 10 wird eine weitere n+-leitende Kollektorzone 9 eindiffundiert die mit einem Kollektoranschluß Ci versehen wird. Somit bilden auch die Zonen 9, 10 und 3 einen vertikalen Transistor 7ΐ der seine Emitterzone mit dem Transistor T2 gemeinsam hat Die Basiszone dieses Vertikaltransistors T3 ist über den Lateraltransistor Ta mit der Basiselektrode des Schalttransistors T2 verknüpft Der Lateraltransistor Ta wird durch die Zonen 6,3 und 10 gebildet Er bewirkt die Stromverzögerung am Kollektorausgang C3 in der Einschaltphase. Der Bereich des Lateraltransistors 7} ist daher in der F i g. 2a gestrichelt umrandet und mit1/bezeichnetίο zone (third zone) 10 another n + -conducting collector zone 9 is diffused in, which is provided with a collector connection Ci . Thus, the zones 9, 10 and 3 form a vertical transistor 7ΐ of its emitter region connected to the transistor T 2 together is the base region of this vertical transistor T3 is on the lateral transistor Ta to the base electrode of the switching transistor T 2 linked to the lateral transistor Ta is determined by the zones 6 , 3 and 10 formed It causes the current delay at collector output C3 in the switch-on phase. The area of the lateral transistor 7} is therefore shown in FIG. 2a outlined by dashed lines and labeled 1 /
Beim Betrieb des Gatters werden hoe·· die Stromquelle Ladungsträger in die Basiszone 6 des Vertikaltransistors T2 injiziert Bei entsprechendem Potential am Basisanschluß B wird der Basisemitterübergang des Schalttra->sistors T2 durchlässig und über die Kollektoranschlußelektroden C\ und Ci kann Strom fließen. Erst wenn diese Transistoren eingeschaltet sind, kann die Zone 6 durch Injektion von Ladungsträgern den Basisemitterübergang des Vertikaltransistors Ts durchlässig machen, so daß über den Kollektoranschluß C3 zeitverzögert gegenüber den Anschlußelektroden G und C2 Strom fließen kann. In dem Ersatzschaltbild der F i g. 2c ist diese Verzögerung im Kollektorausgang C3 mit V bezeichnet Die vom Transistor Ti gebildete Stromquelle ist in der F i g. 2c symbolisch als solche dargestellt und wird mit /bezeichnetDuring operation of the gate hoe ·· are the current source charge carriers in the base zone 6 of the vertical transistor T 2 injected at an appropriate potential at the base terminal B is the base-emitter junction of the Schalttra-> sistors T 2 permeable and via the collector terminal electrodes C \ and Ci current can flow. Only when these transistors are switched on can the zone 6 make the base-emitter junction of the vertical transistor Ts permeable by injecting charge carriers, so that current can flow via the collector connection C3 with a time delay compared to the connection electrodes G and C 2. In the equivalent circuit of FIG. 2c, this delay in the collector output C3 is denoted by V. The current source formed by the transistor Ti is shown in FIG. 2c is symbolically represented as such and is denoted by /
Mit den Gattersymbolen der F i g. 2c ist in der F i g. 3 dargestellt, wie erfindungsgemäß eine Binärteileraelle aufgebaut wird. Diese Binärteilerzelle bildet beispielsweise eine Stufe in einer Frequenzteilerschaltung eines Uhrtnschaltkreises. Es handelt sich dabei um zwei ki^euzgekoppelte NAND-Gatter G\ und G2, die das Master-Flip-Flop bilden und um zwei weitere krcuzgekoppelte NAND-Gatter G3 und G4, die das Slave-Flip-Flop bilden. G\ und G3 sind Drei-Kollektorengatter, wobei jeweils ein Kollektorausgang zeitverzögert gegenüber den anderen Kollektorausgängen Strom führen wird. Die Gatter G2 und G* sind Zwei-Kollektorengatter mit gleichwertigen Kollektorausgängen. Die Ausgangselektrode Cn des Gatters G\ in das die Verzögerung V eingebaut ist, ist mit der Eingangselektrode des Gatters Gs verbunden. Die Kollektorelektrode Cu des Gatters G\ ist mit der Kollektorelektrode C2i des Gatters G2 und mit Eingangselektrode des Gatters G* verbunden. Die Kollektorelektrode^i des Gatters Ga ist zuiünkgekop pelt auf die Eingangselektrode B\ des Gacters Ci, während die beiden Ausgangselektroden C32 und C33 des Gatters C3 wieder zu den Eingangselektroden der nachfolgenden Binärteilerstufe führen. Dabei wird der die Zeitverzögerung V enthaltende Kollektorausgang C33 an die Eingangselektrode des Zwei-Kollektorenratters der nachfolgenden Stufe angeschlossen, üb Kollektorelektrode Cj2 führt dann zu der verbleibenden Eingangselektrode des Drei-Kollektoren-Gatters der nachfolgenden Stufe. Innerhalb des Datenübertragungsvorganges zwischen dem Master-Flip-Flop aus den Gattern Ci und G2 und dem Slave-Flip-Flop aus den Gattern G3With the gate symbols of FIG. 2c is shown in FIG. 3 shows how a binary divider is constructed according to the invention. This binary divider cell forms, for example, a stage in a frequency divider circuit of a clock circuit. These are two loop-coupled NAND gates G 1 and G 2 , which form the master flip-flop, and two further closed-loop NAND gates G 3 and G 4 , which form the slave flip-flop. G \ and G 3 are three-collector gates, with one collector output each carrying current with a time delay compared to the other collector outputs. The gates G 2 and G * are two-collector gates with equivalent collector outputs. The output electrode Cn of the gate G \ in which the delay V is built is connected to the input electrode of the gate Gs . The collector electrode Cu of the gate G \ is connected to the collector electrode C 2i of the gate G 2 and to the input electrode of the gate G * . The collector electrode ^ i of the gate Ga is zuiünkgekop pelt to the input electrode B \ des Gacters Ci, while the two output electrodes C32 and C33 of the gate C3 lead back to the input electrodes of the subsequent binary divider stage. The collector output C33 containing the time delay V is connected to the input electrode of the two-collector gate of the subsequent stage, via collector electrode Cj 2 then leads to the remaining input electrode of the three-collector gate of the subsequent stage. Within the data transfer process between the master flip-flop from gates Ci and G 2 and the slave flip-flop from gates G3
und Ca gibt es logische Unbestimmlheitcn, die dadurch verursacht werden, daß zum gleichen Zeitpunkt an den Eingangselektroden Si und B> bzw. S) und S4 gleiche Signale anliegen, so daß an sich unbestimmt wäre, welches der beiden Gatter durchgeschaltet bzw. gesperrt s wird. Um hier einem der Gatter eine Vorzugslagc zu gewähren, dient jeweils die eingebaute Verzögerung K so daß auch bei gleichen Eingangssignalen an verschiedenen Gattern sichergestellt ist, welches der Gatter durchgeschaltet bzw. gesperrt wird. Damit sind die logisehen Unbestimmtheiten in der Binärteilerzelle beseitigt. and Ca there are logical Unbestimmlheitcn caused by the fact that at the same time to the input electrodes Si and B> or S) and S lie 4 identical signals, so that would be indeterminate in itself, which switched through the two gate or blocked s will. In order to give one of the gates a preferred position, the built-in delay K is used in each case so that, even with the same input signals at different gates, it is ensured which of the gates is switched through or blocked. This eliminates the logical uncertainties in the binary divisor cell.
Die F i g. 4 zeigt die in der F i g. 3 dargestellte Schaltung mit den üblichen Logiksymbolcn. Die Gatter G\, Gi, Gs und Ga sind NAND-Gatter, die in der bereits ti erläuterten Weise miteinander verdrahtet sind. Außerdem zeigt die Fig. 4 wiederum die Lage der Vcrzögerungsglieder in jeweils einer der Ausgänge der GatterThe F i g. 4 shows the in FIG. 3 shown circuit with the usual logic symbols. The gates G \, Gi, Gs and Ga are NAND gates which are wired together in the manner already explained. In addition, FIG. 4 again shows the position of the delay elements in each of the outputs of the gates
reich liegende Schaltungsteil bildet einc4-Gattcr-Binärteilerstufe eines mehrstufigen Frequenzteilers, wie er beispielsweise bei Uhrenschaltkreisen Verwendung findet. The rich circuit part forms a c4-gate binary divider stage a multi-stage frequency divider, as it is used, for example, in clock circuits.
Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings
JOJO
4040
5050
5555
6060
6363
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| DE2750432A DE2750432C2 (en) | 1977-11-11 | 1977-11-11 | I 2 L logic circuitry |
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| DE2750432A1 DE2750432A1 (en) | 1979-05-17 |
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ID=6023489
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|---|---|---|---|
| DE2750432A Expired DE2750432C2 (en) | 1977-11-11 | 1977-11-11 | I 2 L logic circuitry |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4123356A1 (en) * | 1991-07-15 | 1993-01-21 | Telefunken Electronic Gmbh | SEMICONDUCTOR ARRANGEMENT FOR A LEVEL SHIFT IN I (ARROW HIGH) 2 (ARROW HIGH) L-TECHNOLOGY |
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| JPS55163913A (en) * | 1979-06-08 | 1980-12-20 | Sony Corp | Flip-flop circuit |
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| DE3030297A1 (en) * | 1980-08-09 | 1982-04-08 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Four gate frequency divider acting as up=down counter - has delayed and non delayed collector outputs and two additional input gates |
| DE3032704A1 (en) * | 1980-08-30 | 1982-04-29 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Integratable frequency divider with four transistors - has third transistor base and collector interconnected by resistor, while capacitor couples base to trigger voltage source |
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| DE2509530C2 (en) * | 1975-03-05 | 1985-05-23 | Ibm Deutschland Gmbh, 7000 Stuttgart | Semiconductor arrangement for the basic building blocks of a highly integrable logic semiconductor circuit concept based on multiple collector reversing transistors |
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1977
- 1977-11-11 DE DE2750432A patent/DE2750432C2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4123356A1 (en) * | 1991-07-15 | 1993-01-21 | Telefunken Electronic Gmbh | SEMICONDUCTOR ARRANGEMENT FOR A LEVEL SHIFT IN I (ARROW HIGH) 2 (ARROW HIGH) L-TECHNOLOGY |
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| DE2750432A1 (en) | 1979-05-17 |
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