DE2743284A1 - Speichereinrichtung fuer datenverarbeitungsanlagen - Google Patents

Description

te- sz

Anmelderin: International Business Machines

Corporation, Armonk, N. Y. 10504

Speichereinrichtung für Datenverarbeitungsanlagen

Die vorliegende Erfindung betrifft eine Speichereinrichtung für Datenverarbeitungsanlagen nach dem Oberbegriff von Anspruch 1.

In Datenverarbeitungsgeräten und Maschinensteuereinrichtungen sollen oft mehrere Programme unabhängig voneinander ausgeführt werden, wobei jedes Programm in der Lage sein soll, Signale zu benutzen, die auch anderen Programmen gemeinsam sind. In vielen Geräten erfolgt die Ansteuerung solcher gemeinsamer Signale über Tabellen oder Adressierschaltungen, mit denen zu den gemeinsamen Signalen leicht zugegriffen werden kann. Wenn solche gemeinsamen Signale in Verbindung mit extern gesteuerter Diagnose, Eingabe/Ausgabe usw. benutzt werden, muss das externe Gerät dieser eindeutigen Adressierung angepasst oder so gebaut werden, dass es entsprechend der Programm struktur im programmierbaren Steuergerät oder dem angeschlossenen Datenprozessor arbeitet. In vielen derartigen Anwendungen kann sich die interne Programmanordnung einer programmierbaren Steuerung ändern, wenn zusätzliche Einrichtungen in das gesteuerte Gerät eingebaut werden, wenn mehr oder weniger Funktionen im gesamten System ausgeführt werden, oder wenn neu programmiert wird, um die zur Aufnahme der Programm signale erforderliche Speichergrösse zu reduzieren. In programmierbaren Steuerungen mittlerer Kapazität sind Tabellen, die die Eingabe/Ausgabe usw. steuern, zu vermeiden; ohne Zoneneinteilung des Speichers ist eine steigende Anzahl von Adressbits für jeden Speicherzugriff erforderlich und es werden die Maschinenkosten erhöht. Die Programmierung zur Vermeidung der Nachteile der Zoneneinteilung verlangt auch Speicherplatz und somit zusätzliche Speicherkosten.

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Eine Maschine kann ausserdem oft für verschiedene Zwecke verwendet werden, so dass unterschiedliche Programmstrukturen oder Anordnungen erforderlich sind, um den Wirkungsgrad der programmierbaren Steuerung zu maximieren. Bei derartigen verschiedenen Anwendungen muss das externe Diagnosegerät oder ein anderes externes Gerät dieser Verschiedenartigkeit angepaßt werden, so dass sich bei erweitertem Einsatz der programmierbaren Steuerung steigende Kosten für die Diagnosegeräte ergeben.

Die logische Zonung des Speichers ermöglicht die .Verwendung eines Instruktionswortes nit weniger Bits für die Adressierung des Programmspeichers sowie des Operandenspeichers. Die Kosten einer Datenverarbeitungsanlage stellen in direkter Beziehung zur Anzahl von Bits in einem Instruktionswort, d.h., je langer das Instruktionswort ist, umsomehr Speicherraui.i ist erforderlich, um das Programm aufzunehmen und somit steigen die Kosten des Datenprozessors. Für die

Speicherzonung werden verschiedene Techniken angewandt. In einer solchen Technik wird mit einem Byte des in einem Instruktionswort enthaltenen Adrossfcldes ein bestimmter Teil oder eine Zone des Speichers adressiert. Andere Zonen werden in der sogenannten erweiterten Adressicrtechnik angesteuert, d.h., es kann eine Sonderinstruktion erforderlich sein, die zwei Bytes der Speicheradresse enthält, um den gesainten Speicher zu adressieren. Bei Anwendung dieser Technik hat jedes, in Verbindung mit dor Ausführung des Programmes verwendete Instruktionüwoit ein um ein Byte kleineres Adrc£sfeld, wodurch Bytes im Programmspeicher gespart werden. Line andere Form der Speicher-

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zonung ist die Verwendung einer basisadresse und einer relativen Adresse. In diesem SysLcm speichert ein Index odei eine andere Form vor. Registern die Basisadresse zum vollen, zwei Byt.e grosscn Speicheradressfeld. Das Instruktionswort mithält dann nur die relative Adresse, die zum Signalinhalt des Indexregisters entweder addiert oder von ihm subtrahiert wird. Diese Art der Adressierung ist die sogenannte Indexadressierung. Eine weitere Form der Zonung ist die sogenannte relative Adressierung, worin ein Teil des I'rogramnizählcrs die Basisadresr.e ist und das Instruktionswort die positive oder negative Verschiebung gegenüber den Programmadresszähler enthält, die die Speichcrstelle eines zu holenden Operanden definiert. Eine weitere Form der Adressierung wird Seitenadressierung genannt und benutzt das obere Byte des Piogrammzählers zur Definition der im Speicher zu adressierenden Zone und das Adressfeld im Instrukti.onswort für den unteren Teil der Adressbits. Mit der Speicherzonung kann also Programmspeicherraum auf Kosten der langsameren Programmausführung gespart werden, d.h., zur Umschaltung von Zonen ist die erweiterte Adressierung oder andere Formen von Steuerinstruktionen erforderlich, die in die Programininstruktionen geschachtelt werden müssen.

Für Zwecke der Diagnose und für Eingabe/Ausgabeverbindungen sollen programmierbare Steuergeräte und Datenprozessoren jedoch von der Programmstruktur unabhängig gemacht werden. Diese Unabhängigkeit von Programmstrukturen kann die Konstruktion und Benutzung verteilter Verarbeitungssysteme erleichtern.

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Die Erfindung stellt sich daher die Aufgabe, für eine Datenverarbeitungsanlage mit einem oder mehreren Prozessoren eine Speichereinrichtung für einen der Prozessoren mit Multiprogrammiermöglichkeit vorzuschlagen, die den Informationsaustausch zwischen Programmen bzw. Prozessoren erleichtert und insbesondere unabhängig von der Programmstruktur gestaltet.

Diese Aufgabe wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst; Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ein die vorliegende Erfindung verwendendes Gerät umfasst eine Datenverarbeitungsanlage, die aus einer Datenverarbeitungseinheit mit einem gegebenen Speicheradressraum besteht. Ein Random speicher enthält Speicheradresszonen so, dass jede Zone zur Benutzung durch ein beliebiges Programm innerhalb der Datenverarbeitungsanlage zugeordnet werden kann. Mehrere Register für Diagnose oder Eingabe/Ausgabe sind vorgesehen; jedes dieser Register (Verbindungsregister) ist durch mehrere Adressen adressierbar. Die Mehrfachadressen eines Registers führen jeweils zu allen Speicherzonen, die den verschiedenen Programmen im Rechner exklusiv zugeordnet sind. Die Mehrfachadressen entstehen durch Aufspaltung des Adressworts für eine Speicherstelle (Register) in zwei Teile: der eine Teil adressiert die Speicherzone, der andere ein spezielles Register innerhalb der Zone. Zum gemeinsamen Adressieren aller Register der verschiedenen Zonen wird nur die Registeradresse (ohne Zonenteil) verwendet.

Mit Hilfe der Erfindung ist es somit möglich, Eingabe/Ausgabevorgänge und den Informationsaustausch zwischen Prozessoren oder Programmen durchzuführen, ohne dass ein Umschalten der Zonen erforderlich ist. Die Bearbeitung dieser Vorgänge ist daher beschleunigt.

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Kin Ausf üluungübcispiel der Erfindung ist in den Zeichnungen
dargestellt und wird anschliessend näher beschrieben. Es zeigen:

Fig. 1 in einem Diagramm eine Anwendung der \'orlicgendcn Erfindung;

Fig. 2 in einem BlockdiagranjTi eine als Mikroprozessor-Steuerung des in Fig. 1 gezeigten Cerates verwendbare, programmierbare Steuerung;

Fig. 3 in einem Diagramm die Verbindung zwischen der Mikroprozessorstcuerung und einer Steuereinheit;

Fig. 4 ein Datenf lussdiagraiiini des in Fig. 2 gezeigten Mikroprozessors;

Fig. 5 & 6 in Tabellen den Befehlsvorrat des in Fig. 2 gezeigten Mikroprozessors;

Fig. 7 in einem Diagramm die in der Mikroprozessorsteuerung benutzbare Adressdecodierung;

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Fig. 8 in einem Diagramm den Adressraum in einem mit mehreren Zonen versehenen Rartdomspeicher;

Fig. 9 in einem Diagramm eine Multiprozessoranordnung,

Fig. 10 die Saramelleitungsverbindungen in dem in Fig. 9 gezeigten Steuergerät.

Der Kopierer - Fig. 1

In den Zeichnungen sind gleiche Teile und Baueinheiten mit denselben Nummern bezeichnet. Die Erfindung soll in Verbindung mit einer Kopiermaschine 10 beschrieben werden, wie sie in Fig. 1 gezeigt ist. Der Kopierer 10 enthält eine halbautomatische Dokumentenzufuhr 11, um von Hand eingelegte, zu kopierende Originale zuzuführen. Die nichtdargestellte Dokumentenglasträgerplatte wird durch bekannte optische Abtaster 12 abgetastet, die dann ein belichtetes Bild über die Bahn 23 an einen Kopierteil 13 liefert. Der Kopierteil 13 überträgt das durch die Linie 23 bezeichnete optische Bild auf Kopierpapier und liefert die erzeugten Kopien an den Ausgabeteil 14, wo sie von der Bedienungskraft entnommen oder automatisch in andere, nichtdargestellte Geräte übertragen werden können. Der Ausgabeteil 14 enthält einen Ausgabebehälter 14Aj der alle erzeugten Kopien ungeordnet empfängt. Wenn der Kopierer 10 in einer Maschinenanordnung verwendet wird, in der eine automatische Sortierung der Kopien

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erforderlich ist, ist im Ausgabeteil 14 der Sortierer 14B enthalten. Wenn eine relativ grosse Anzahl von Kopien zu sortieren ist, arbeitet ein zweiter Sortierer IAC mit dem ersten Sortierer 14B zur Aufnahme der zu sortierenden Kopien zusammen.

Der Kopierer 10 enthält eine Bedientafel 52 mit von Hand zu betätigenden Schaltern, um die Kopierparameter in den Kopierteil 13 eingeben zu können. Solche Parameter sind allgemein bekannt und werden nicht im einzelnen aufgeführt. Der Kopierer 10 wird durch den Kopierer-Mikroprozessor 53 gesteuert. Die Diagnose des Kopierers 10 wird durch das Prüfgerät 254 erleichtert, wenn man das Prüfgerät 254 von den Programraanordnungen in der Kopierer-Mikroprozessoreinheit 53A unabhängig macht. Die Signalisierung zwischen dem Kopierer 13 und dem Prozessor 53A wird ebenfalls durch die vorliegende Erfindung vereinfacht. Es handelt sich um ein verteiltes Datenprozessorsystem, dessen Operation durch die vorliegende Erfindung verbessert wird.

Zuerst wird die Arbeitsweise des Kopierers 13 beschrieben. Es handelt sich um einen sogenannten xerografischen Kopierer. Die Photoleitertrommel 20 dreht sich an mehreren Verarbeitungsstationen vorbei. An der ersten Station 21 wird eine positive oder negative, gleichförmige, elektrostatische Ladung auf der Oberfläche der Photoleitertrommel aufgebracht. Diese Ladung wird bei Dunkelheit aufgebracht, so dass projizierte optische Bilder, dargestellt durch die gestrichelte Pfeillinie 23, die elektrostatische Ladung auf der Photoleitertrommel

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ändern. Das von der Original-Eingabeoptik 12 projizicrte Bild belichtet die Photoleiteroberfläche im Bereich 22. Das Licht im projizierten Bild entlad elektrisch die Oberflächenbereiche der Photoleitcrtrommel 20 entsprechend der Helligkeit. Wenn nur wenig Licht vom dunklen oder bedruckten Bereichen des Originals reflektiert wird, findet beispielsweise keine elektrische Entladung statt. Damzufolge bleibt die Ladung in den Bereichen der photoleitendcn Oberfläche der Photoleitertrommel 20 erhalten, die den dunklen oder bedruckten Bereichen auf einem Original entsprechen. Dieses Ladungsmuster nennt man das latente Bild auf der Photoleiteroberfläche. Eine Löschlampe 3OE entlädt die Photoleitertrommel 20 ausserhalb definierter Bildbereiche.

Die nächste xerographische Station ist der Entwickler 24, der Toner von einem Tonervorrat 25 elektrostatisch auf der photoleitenden Oberfläche niederschlägt. Die Tonerpartikel haften elektrostatisch an den geladenen Bereichen, an den entladenen Bereichen jedoch nicht. Die photoleitende Oberfläche trägt nach Verlassen der Station 24 somit ein getöntes Bild, das dem Original in der Abtaststation 11 entspricht.

Als nächstes wird das Bild in der Uebertragungsstation 26 auf das Kopierpapier übertragen. Das Papier wird von einem Papiereingabeteil 27 über ein synchronisiertes Eingabetor 28 zugeführt. In der Uebertragungsstation 26 wird das Papier mit dem getönten Bild auf der photoleitenden Oberfläche in Berührung gebracht und so das Tonerbild auf das Kopierpapier

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übertragen. Nach dieser Uebertragung wird das das Bild tragende Papier von der photoleitcnden Oberfläche zum Transport in der Bahn 29 abgestreift. Als nächstes wird das ISiId auf dem Kopierpapier in der Schnielzstation 31 eingeschmolzen, um ein permanentes Bild auf dem Kopierpapier zu erzeugen. In der Station 32 wird das Papier elektrisch entladen, bevor es in den Ausgabeteil 14 übertragen wird.

Nachdem der Bildbereich auf der Photoleitertrommcl 20 die Uebertragungsstation 26 verlässt, befindet sich noch eine bestimmte Menge restlicher Toner auf der photoleitenden Oberfläche, der in der Reinigungsstation 30 durch eine rotierende Reinigungsbürste entfernt wird, um so den Bildbereich zur Aufnahme des nächsten, von der Original-Eingabeoptik projizierten Bildes vorzubereiten. Der Zyklus wiederholt sich dann, indem der gerade gereinigte Bildbereich in der Station 21 wieder geladen wird.

Zur Erstellung einfacher Kopien oder der ersten Seite von Duplexkopien im Kopierteil 13 gehört auch die Uebertragung eines leeren Papierblattes vom Papiervorrat 35 in die Uebertragungsstation 26, in die Schmelzstation 31 und dann im einfachen Kopierbetrieb direkt in den Ausgabeteil 14. Der Papiervorrat 35 hat einen Leerfühlschalter 36, der den Betrieb des Teiles 13 auf bekannte Art verhindert, sobald der Papiervorrat 36 erschöpft ist.

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Im Duplexbetrieb wird das Duplex-Umlenktor 42 durch die Duplex-Steuerschaltungen in der Kopierer-Mikorprozessoreinlieit 53A in die Aufwärtsstellung gestellt, um Einzelbildkopicn über die Bahn 43 in den Zwischenspeicher 40 laufen zu lassen. Hier warten die einseitig fertiggestellten Kopien auf den nächsten Einzelbild-Kopierlauf, in dem sie das zweite Bild empfangen.

Im nächstfolgenden Einzelbildlauf, eingeleitet durch Einlegen eines Dokumentes in die Abtaststation 11, werden die Kopien einzeln aus dem Zwischenspeicher 40 entnommen und über die Bahn 44 in die Eingabebahn 27 transportiert, um ein zweites Bild zu empfangen. Die Duplexkopien mit zwei Bildern werden dann in den'Ausgabeteil 14 übertragen. Der Schalter 41 des Zwischenspeichers 40 fühlt ab, ob Kopien oder Papier im Zwischenspeicher 40 liegen. Wenn das der Fall ist, wird über die Leitung 45 an die Steuerung 53A ein Signal gegeben.

Die Bedienungstafel 52 des Kopierers 10 enthält mehrere Lampen und Schalter und ist an die Kopierer-Mikroprozessoreinheit 53A angeschlossen, die mit ihren Steuerschaltungen den ganzen Kopierer 10 synchron mit der Bewegung der Bildbereiche der Photoleitertrommel 20 betätigt. Ein Zähler zählt die verarbeiteten Bilder für Berechnungszwecke. Das Ej.ngabetor 28 wird beispielsweise synchron mit der Bewegung der Bildbereiche an der Entwicklungsstation 24 vorbei betätigt. Diese Steuerungen sind allgemein bekannt und werden daher nicht im einzelnen beschrieben.

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Der Kopierteil 13 verfügt auch über eine zweite Kopierpapierzufuhr 35Λ, die Kopierpapier über die Papierbahn 27 in den Papicreingabeteil leitet. Ein Papiervorrat 35Λ oder 54 wird durch Betätigung von entsprechend beschrifteten Schaltern auf der Bedienungstafel 52 gewählt. Die Wahl erfolgt gegenseitig ausschliesslich. Die Stcuerschaltungen im Prozessor 53Λ sprechen auf die Betätigung der Schalter an und betätigen ihrerseits Papiergreifer im gewählten Kopierpapiervorrat.

Kopierer-Mikroprozessoreinheit - Fig. 2

Der programmierbare Kopierer-Mikroprozessor 53A enthält auf einem Chip einen programmierbaren Mikroprozessor 170, der mit einem Satz von Steuerprogrammen arbeitet, die im ROS-Steuerspeicher 171 enthalten sind und der als Haupt- oder Arbeitsspeicher den Speicher 172 benutzt. Der Prozessor 170 kommuniziert mit den anderen Einheiten der Steuerung 53A sowie mit dem Kopierer 13, der Abtastung 11, dem Ausgabeteil 14 und der Bedienungstafel 52. Die gesamte Kommunikation läuft durch die Eingaberegister 173 und die Ausgaberegister 174. In einem Ausführungsbeispiel führt die EA-Sammelleitung 8 Bits (ein Zeichen) plus Parität. Die Adresswahlsignale für die anderen Einheiten und den Mikroprozessor 170 werden von diesem über eine 16 Bit grosse Adressammelleitung ASL gesendet. Ein beständiger Speicher CMOS 175 besteht aus einem von einer Batterie 175B gespeisten Halbleiterspeicher in CMOS-Bauweise. Ein Taktgeber 75 liefert die üblichen Computertaktsignale an die Einheiten 170 bis 175.

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Die logischen Verbindungen zwischen dem Mikroprozessor 170 und den gesteuerten Einheiten 171 bis 175 sind in Fig. 3 gezeigt. Alle Signale auf den Sammelleitungen und den einzelnen Steuerleitungen gehen zu den Einheiten, wobei die Adress-Signale die gesteuerten Einheiten 171 bis 175 auswählen, die entweder auf empfangene Datensignale antworten oder Datensignale über die EA-Snmmelleitung liefern sollen. Die EA-Steuerleitung gibt an, ob der Mikroprozessor 170 Signale in der EA-Sammelleitung empfängt oder sie auf die Leitung gibt. Wenn die EA-Leitung eine binäre Eins führt, zeigt sie damit an, dass Datensignale oder Befehlssignale zwischen dem Mikroprozessor 170 und einem EA-Gerät auszutauschen sind, während bei binär Null der Mikroprozessor 170 Daten oder Auswertungssignale mit dem Speicher austauscht. WRT bestimmt die Richtung des Signalflusses, Eins bedeutet vom Mikroprozessor 170, Null zum Mikroprozessor 170. Die Schreibleitung WRT zeigt dem Arbeitsspeicher 172 an, dass Signale in den Speicher zu schreiben sind. Das Signal IP auf der IIP-Leitung zeigt eine in der Verarbeitung befindliche Unterbrechung an, d.h., das Programm des Mikroprozessors 170 wurde unterbrochen und der Mirkoprozessor 170 verarbeitet diese Unterbrechung. I ist Unterbrechung, SDL (Datenmerker) wird vom Systemtaktgeber 176 empfangen und bedeutet, Datensignale von einem EA-Gerät sind im Mikroprozessor 170 festzuhalten. Die Leitung SK führt ein Steuersignal zur Eliminierung externer Signale. Diese Signale resultieren aus der Wechselwirkung zwischen nacheinander betätigten bistabilen Schaltungen. Andere Taktsignale zum koordinierten Betreiben aller Einheiten 171 bis 175 kommen vom Systemtaktgeber 176. Ausserdem

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veranlasst Strom auf dem Rückstcllkrcis FOR den Taktgeber 175 zum Aussenden von Takt- und Steuersignalen zur Rückstellung aller Einheiten 170 bis 175 in den Referenzzustand, wie es in der Computertechnik allgemein bekannt ist.

Mikroprozessor 170

In Fig. 4 ist der Datenfluss im Mikroprozessor 170 im einzelnen dargestellt. Die Reihenfolge-Steuerschaltungen 180 sind als logische Schaltungen so ausgelegt, dass sie die nachfolgend noch zu beschreibende Funktionen übernehmen. Zu den Reihenfolge-Steuerschaltungen 180 gehören Instruktionsdecodierer, Speicherhaltekreise und dgl., um den Betrieb der in Fig. 6 dargestellten Datenflussschaltungen in der Reihenfolge zu steuern. Dies geschieht mit einem zweiphasigen Takt 01, <$2 vom Taktgeber 75. Der Prozessor enthält eine 8 Bit grosse arithmetische und logische Einheit ALU 181. Die ALU 181 empfängt während einer, Phase 2 zu kombinierende Signale und liefert statische Ausgangssignale über die Ausgangsleitung 182 während jeder Phase 1. Zur ALU 181 gehört operativ ein 16 Bit grosser Akkumulator, der aus einem niedrigen Register ACL 183 besteht, dessen Ausgangsverbindungen über eine 8 Bit grosse Sammelleitung 184 einen Eingang zur ALU 181 bilden, und dessen zweites Register das ACH-Register 185 ist. Wenn der Mikroprozessor mit einem zwei Zeichen oder zwei Byte breiten Wort arbeitet, wechseln die Funktionen des ACL 183 und des ACH 185 ab, d.h., in einem ersten Teil der Operation, der, wie später beschrieben, zwei komplette Zyklen

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des Mikroprozessors 170 braucht, enthält das ACL 183 die wertniederen 8 Bits und das ACH 185 die werthohen 8 Bits des 16 Bit grossen Wortes. Die ALU 181 arbeitet zuerst mit den 8 niederen Bits, die sie über die ACL-Sammelleitung 184 empfangen hat, und liefert die Ergebnissignale über die ALU-AusgangsleitunB 182 an das DB-Register 186. Während dieser Uebertragung liefert das ACH 185 die oberen 8 Bits durch das DO-Register 187 über die DO-Sammelleitung 188 an das ACL 183. Während des nächsten ALU-Zyklus werden die oberen 8 Bits verarbeitet. Im vorgezogenen Ausführungsbeispiel arbeitet die ALU 181 mit Zweierkomplementschreibweise und kann entweder 8 Bit oder 16 Bit grosse Rechnungen durchführen. Ausserdem werden 8 Bit grosse logische Operationen durchgeführt.

Die ALU 181 enthält drei Haltekreise (nicht dargestellt) , die die Ergebnisse der arithmetischen und logischen Funktionen zur Verwendung in späteren Prozessorzyklen, wie beispielsweise bedingte Verzweigungen oder Sprünge, und sogenannte Eingabeübertragungsinstruktionen speichern. Diese drei Anzeiger heissen Niedrig, Gleich und Uebertrag. Die Reihenfolge-Steuerschaltungen 180 können eine Unterbrechungsstufe enthalten und weisen ein internes Unterbrechungsmaskenregister (nicht dargestellt) auf zur Abschaltung von Unterbrechungen auf bekannte Weise. Die wertniederen Bits der vom ALH-Register 190 (werthohe Bits der Adresse) und ALL-Register 191 (die wertniederen 8 Bits der Adresse) an die ADS-Sammelleitung gelieferten Adressignale werden als Arbeitsregister bezeichnet. Diese Register werden in 16 Gruppen von 16 jeweils 2 Byte

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breiten, logischen Registern unterteilt. Kin Teil des ALL-Registers liefert GP-Signalc zum Wählen der durch den Mikroprozessor 170 adressierbaren Registergruppen.

Der Mikroprozessor 170 braucht zwei Prozessorzyklen zur Verarbeitung
einer ΕΛ-Instruktion. Der erste Zyklus ist ein Einstell- oder Adresszyklus und der zweite ein Datenübertragungszyklus. Der Mikroprozessor 170 ist so ausgelegt, dass er mit mehreren, relativ langsamen Geräten zusammenarbeitet, d.h., mit dem Kopierer 10. Die vom Mikroprozessor zur Ausführung seiner Funktionen gebrauchte Zeit ist kurz im
Vergleich zu der von den gesteuerten Geräten benötigten Zeit. Unter
der Steuerung des Taktgebers 75 kann der Mikroprozessor 170 daher
abgeschaltet werden, damit das gesteuerte Gerät die EA-Sammelschiene
ausschliesslich benutzen kann.

Aus Fig. 4 geht hervor, dass alle, aus Haltekreisen bestehenden Register ihre entsprechenden Signalzustände beibehalten, sobald die Taktsignale nicht gegeben werden. Bei einer Unterbrechung des Mikroprozessors 170 durch ein Gerät 171 bis 175 gestattet der Signalzustand dos Prozessors 170 daher die Wiederaufnahme des Betriebes so, als ob er nicht unterbrochen worden wäre.

Die anderen Register im Mikroprozessor 170 werden zum leichteren Verständnis der Wechselwirkung dieser Register im Zusammenhang mit dem
Befehlsvorrat beschrieben. Der Mikroprozessor verwendet Instruktionen

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mit unterschiedlicher Länge von 1, 2 und 3 Bytes. Das erste Byte einer jeden Instruktion enthält immer den Operationscode, während nachfolgende Bytes mit der Nummer 2 oder 3 Adressdaten oder Operandendaten enthalten, die auch direkte Daten genannt werden.

Die schnellste Instruktionsausführung verlangt einen Mikroprozessorzyklus und die längste sechs Zyklen. Eine Unterbrechung braucht zur Verarbeitung zehn Zyklen. In allen Bezeichnungen ist das Bit Null das wertniederste Bit.

Instruktionsvorrat

Der Instruktionsvorrat wird in Instruktionsgruppen beschrieben, die alle definierte Instruktionswortformate haben. Die Instruktionen sind definiert durch Titel, Mnemonik, Anzahl der vom Mikroprozessor zu Ihrer Ausführung benötigten Zyklen, Anzahl von Operanden (OP) und die Anzahl der Bytes im Instruktionswort. Ausserdem ist eine Aufgliederung der Befehlsstruktur des ersten Byte gegeben.

Registe rarithmetik Instruktion Mnemonik Zyklen OP Bytes

Addieren AR 3 11

Subtrahieren SR 3 11

Laden LR 3 11

Speichern STR 3 11

Laden/Erniedrigen LRD 5 11

Laden/Bump LRB 5 11

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Das Instruktionsbyte wird in zwei Teile unterteilt. Die vier werthöchsten Bits geben den Instruktionscode an und dio vier wertniederen Bits ein Register innerhalb einer Gruppe von 16 Registern als Operandenquelle. Alle Operationen werden zum Akkumulatorregister hin geführt. Die Registerarithmetik ist eine zwei Byte breite Arithmetik.

Bytearithmetik

Instruktion Mnemonik Zyklen OP Bytes

Addieren Subtrahieren Laden Speichern Vergleichen UND

ODER XODER

Das werthöchste erste Byte der Instruktion gibt den Instruktionsbefehl an und das zweite Byte die Operandenadresse. Das zweite Byte bezeichnet eine von 256 Byteadressen in dem bei der Arithmetik zu benutzenden Speicher, d.h., ein Unterschied zwischen der Registerarithmetik und der Bytearithmetik besteht darin, dass die Bytearithmetik den Operanden vom Speicher bekommt.

AB	3	1	CSI
SB	3	1	2
LB	3	1	2
STB	3	1	2
CB	3	1	2
NB	3	1	2
OB -	3	1	2
XB	3	1	2

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Direkte Arithmetik

Instruktion	Mnemonic	Zyklen	OP	Uy to s
Addieren	AI	2	1	2
Subtrahieren	SI	2	1	2
Laden	LI	2	1	2
Vergleichen	CI	2	1	2
UND	NI	2	1	2
ODER	OI	2	1	2
XODER	XI	2	1	2
Gruppe	GI	2	3	2

Das Ein-Byte-Format ist dasselbe wie das Format für die Bytearithmetik, wobei das zweite Byte die Operandendaten enthält. In der letzten Instruktion, Gruppe, GI, wählen die direkten Daten die Register in der Registergruppe.

Akkumulatorarithmetik

Instruktion	Mnemonik	Zyklen	OP	Bytes
Addieren 1	Al	2	0	1
Subtrahieren 1	Sl	2	. 0	1
Linksverschiebung	SHL	2	0	1
Rechtsverschiebung	SHR	2	0	1
Löschen	CLA	1	0	1
Umsetzen	TRA	1	0	1
Eingangsübertragung	IC	1	0	1

Mit allen acht Bits des ersten Bytes wird die auszuführende Funktion bezeichnet. Alle Operationen werden innerhalb des Akkumulators ausgeführt.

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Die Umsetzinstruktion, TRA, setzt den Inhalt des hohen und des niedrigen Registers in die Akkumulatorregister 83 und 85 um.

Indirekte Adressierung

Instruktion Mnemonik Zyklen OP Bytes

Speichern STN 4 11

Laden LN 4 11

Hierbei handelt es sich um einen Satz indirekter Adressierinstruktionen, in dem die obersten fünf Bits die Funktion angeben, während die unteren drei Bits angeben, welches der acht Register die im Speicher anzusteuernde Adresse enthält.

Bitkontrolle Instruktion Mnemonik Zyklen OP Bytes

Prüfung/Retten TP

Prüfung/Rückstellen TR

Die höheren fünf Bits des Instruktionsbyte geben die Funktion an, während die niederen drei Bits angeben, welche Bits des Akkumulatorregisters geprüft werden.

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Eingabe/Ausgabe

Instruktion Mnemonik Zyklen OP Bytes

Eingabe IN 4 12

Ausgabe OUT 4 12

Diese beiden Instruktionen benutzen das erste Byte als Befehl und das zweite Byte zur Ansteuerung einer der 265 Adressen auf den Sammelleitungen MI, DI oder 10.

Verzweigungen

Instruktion Mnemonik	J	Zyklen	OP	Bytes
Sprung	JNE	3	1	1
Sprung bei Ungleich	JE	3/1	1	1
Sprung bei Gleich	B	3/1	1	-
Verzweigung	BNE	3	1	2
Verzweigung bei Ungleich	BE	3/2	1	2
Verzweigung bei Gleich	BH	3/2	1	2
Verzweigung bei Hoch	BAL	3/2	1	2
Verzweigung und Verbindung	RTN	6	2	3
Rückkehr	—	5	1	1
Unterbrechung	10	_	_

Die ersten drei Sprunginstruktionen sind die drei wichtigsten Bits für die Anzeige der Funktion. Ein viertes Bit dient zur Bezeichnung des Sprunges bei plus oder minus und die vier wertniederen Bits für die Bezeichnung der Adresse. In einer Notierung ist die Plusangabe die binäre Hull, während die Minusangabe eine binäre Eins ist.

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Mit Ausnahme der Instruktionsverzweigung und Verbindung geben in den Verzweigungsinstruktionen die ersten werthöchsten Bits zusammen mit den unteren beiden Bits die Funktionen an. Die mittleren beiden Bits geben plus oder minus 256 Bytepositionen an oder ignorieren. Die drei Byte grosse Instruktion Verzweigen und Verbinden wählt eines von vier Registern mit den beiden unteren Bits des ersten Befehlsbyte und benutzt die obersten sechs Bits als Funktionsanzeiger. Die zwei Bytes sind eine 16 Bit grosse Adresse für die Adressammclleitung, wobei das zweite Byte aus den acht wertniederen Bits und das dritte Byte aus den acht werthohen Bits besteht. Die Rückkehrinstruktion ist nur ein Byte gross und hat dasselbe Format wie das Befehlsbyte der Instruktion Verzweigen und Verbinden. Die Unterbrechung ist keine Instruktion, sondern ein über die Unterbrechungsleitung I empfangenes Einzelsignal.

ALU-Bedingungscodes

Die nachfolgende Tabelle gibt den in der ALU eingestellten Bedingungscode Niedrig, Gleich oder Uebertrag an, wie er aufgrund der ausgeführten Instruktionsklasse eingeschaltet wird.

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Instruktionsklasse

CB O to

niedrig

gleich (EQ)

übertraa

Registerarithmetik Bytearithmetik j Bitsteuerung

Linksverschiebung

'RZchtsverschiebung ⁺logisch ODER

⁺⁺logisch UND logisch XOR Eingang Eingangsübertrag !Vergleich

16. Bit = 8. Bit = alle Bits = 0 alle Bits = 0

alle Bits außer dem geprüftes Bit geprüften = 0

alle Bits alle Bits 0 aus dem 16. Bit ausgeschoben

Übertrag v. 16. Bit Übertrag v. 8. Bit unverändert

1 aus dem 16. Bit ausgeschoben

0 aus dem 1. Bit aus- 1 aus dem 1. Bit ausgegeschoban schoben

Ergebnisse von ODER durch ODER gesetzte unverändert = lauter Einsen Bits waren lauter

Nullen

geschützte Bits Ergebnis von UND = rsirid lauter Einsen lauter Nullen

Ergebnis lauter
Einsen

alle Bits außer
Bit 8=0

immer zurückgestellt

Ergebnis lauter Nullen

unverändert

unverändert

8. Bit = O (Datenein- unverändert gäbe u. -ausgabe)

übertrag = 0

unverändert

verglichene Zahl verglichene Zahl = Übertrag vom 8. Bit größer als Byte in Inhalt des niedrigen Akkumulator Byte im Akkumulator

■ Bitsatz (durch ODER gesetzt) auf lauter Nullen prüfen und Ergebnis auf lauter Einsen. ; Macht TBS einzelner Bits. Der Bitsatz wird durch Einsen in der Maske bezeichnet (logisch ODER)

Geschützte Bits auf lauter Nullen, lauter Einsen, oder Mischung prüfen. Geschützte Bits werden durch Einsen in der Maske bezeichnet (UMD).

Eine Sprunginstruktion verändert den Inhalt des Akkumulators 183, 185 oder die Anzeigebits nicht, ob sie nun ausgeführt wird oder nicht. Zum Sprungzähler wurde eine Eins addiert, da er die Sprunginstruktion adressierte. Der Programnizähler 192 enthält das PCL-Register 192A und das PCH-Register 192B, die nachfolgend als Zähler 192 bezeichnet werden. Wenn sie ausgeführt werden, ersetzen die unteren vier Bits der Instruktion des ersten Byte die unteren vier Bits des Programmzählers 192 und die hohen elf Bits werden bei Bedarf modifiziert. Der Bereich der Instruktions-Adressänderung ist -15 bis +17 Bytes, gemessen von der Sprunginstruktionsadresse. Wenn die Bestimmung innerhalb dieses Bereiches liegt, brauchen nur die unteren vier Bits absolut der Bestimmungsadresse angegeben zu werden und ein Bit zur Beschreibung der Richtung (0 für +2 bis +17 oder 1 für -15 bis +0). Die Bedingung +1 ist nicht realisierbar. Sie ist auch nicht nützlich, weil der Prozessor auch nach +1 geht, wenn der Sprung nicht ausgeüfhrt wird.

In einer Verzweigungsinstruktion wird der Programmzähler 192 erhöht, um auf das zweite Byte des Verzweigungsinstruktionswortes zu zeigen. Die absolut niedrigen 8 Bits der Bestimmungsprogrammadresse werden im Datenbyte codiert (zweites Byte). Ein Code, der die Modifikation der acht hohen Bits beschreibt, wird im Instruktionsbyte codiert zu: die acht hohen Bits gleich lassen, eine Eins zu den acht hohen Bits addieren oder eine Eins von den acht hohen Bits subtrahieren.

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Verzweigung bei gleich und Verzweigung bei ungleich fragen nur den Zustand des EQ-Anzeigers der ALU 181 ab. Verzweigung bei nicht niedrig fragt nur den Zustand des Niedriganzeigers ab. Verzweigung bei hoch verlangt, dass beide Anzeiger EQ und niedrig abgeschaltet sind.

Die Instruktion Verzweigen und Verknüpfen ist eine unbedingte Verzweigung, die die 16 Bit grosse absolute Verzweigungsadresse der ProgrammbeStimmung und eine zwei Bit grosse Zahl angibt, die ein zu benutzendes Register bezeichnet, Die Adresse der nächsten auszuführenden Instruktion (nach der BAL) wird in dem durch die zwei Byte grosse Zahl angegebenen Register gespeichert.

Die Unterbrechung ist keine programmierbare Instruktion, sondern wird ausgeführt, sobald die Unterbrechungs-Anforderungsleitung F durch ein externes Gerät aktiviert wird und eine Unterbrechungsmaske im STAT-Register 195 gleich Null ist. Die Unterbrechung stoppt die Ausführung des Programmes zwischen Instruktionen, liest den neuen Status (Registergruppe, Unterbrechungsmaske, EQ, Low, Carry) vom hohen Byte des Registers 8, speichert den alten Status in das niedrige Byte des Registers 8, speichert die Adresse der nächsten auszuführenden Instruktion in das Register Null, speichert den Akkumulator im Register (ohne Veränderung des Inhaltes) und verzweigt zu der durch den Inhalt des Registers 12 angegebenen Adresse. Der Prozessor gibt immer Registergruppe 0 für die Unterbrechung an. Die Unterbrechung braucht zur fertigen Ausführung zehn Prozessorzyklen. Registergruppen werden später beschrieben.

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"Rückkehr" ist eine unbedingte Verzweigung zu einer variablen Adresse und kann in Verbindung mit der Instruktion Verzweigen und Verknüpfen benutzt werden oder zur Rückkehr zum Uauptprogramm nach einer Unterbrechung. Zwei Bytes werden vom angegebenen Register gelesen, um die absolute Verzweigungsadresse zu definieren. Eine Rückkehrinstruktion, die das Register Null der Registergruppe Null benutzt, ist als Rückkehr von einer Unterbrechung definiert. In dienein Fall wird der neue Status (EQ, Low, Carry, Unterbrechungsmaske und Registergruppe) aus dem wertniederen Byte des Registers 8 gelesen.

Arithmetische Gruppeninstruktionen arbeiten mit dem 16 Bit grossen Akkumulator 183, 185 und der 8 Bit grossen ALU 181, die verschiedene arithmetische und logische Operationen ausführen können. Drei Zustandsanzeiger (Low, EQ, Carry) werden bei den Ergebnissen einiger Operationen eingeschaltet. Die Zweierkomplementarithmetik mit 16 Bits wird normalerweise ausgeführt, ausser bei Byteoperationen und einigen direkten Operationen, die als Zweierkomplementoperationen mit acht Bit laufen. Das werthohe Bit ist das Vorzeichenbit; negative Zahlen werden durch eine Eins in der Vorzeichenbitstelle bezeichnet. Die Subtraktion erfolgt durch Addition des Zweierkomplements. Jede arithmetische Operation, die zu einem Uebertrag führt, schaltet den Carry-Kreis ein, auch wenn der Akkumulator sich nicht ändert.

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Doppelbytearithnictik wird ausgeführt mit den Registern 0-15 der laufenden Gruppe für die Instruktionen Addieren, Subtrahieren, Laden und Speichern. Die Instruktion Register laden und Bump (+1 addieren) arbeitet mit den Registern 4-7 und 12 - 15. Die Instruktion Register laden und Erniedrigen arbeitet mit den Registern 0-3 und 8 - 11. In den Instruktionen Register addieren und subtrahieren, AR, SR, werden die 16 Bits des adressierten oder angegebenen Registers zum Akkumulatorinhalt addiert oder von diesem subtrahiert und das Ergebnis wird in den Akkumulator gesetzt. EQ wird eingeschaltet, wenn das Ergebnis aus lauter Nullen besteht. Niedrig wird eingeschaltet, wenn das werthohe Bit eine Eins ist.

Die Instruktion Register laden LR lädt den 16 Bit grossen Signalinhalt des angegebenen Registers in den Akkumulator 183, 185. Der Inhalt des adressierten Registers bleibt unverändert. Die Anzeiger der ALU 181 werden nicht verändert. Die Speicherregister-Instruktion STR speichert den 16-Bit-Inhalt des Akkumulators 183, 185 in das angegebene Register. Der Inhalt des Akkumulators 183, 185 und die Anzeiger der ALU 181 werden nicht verändert.

In den Instruktionen Register laden und Bump, LRB, und Register laden und erniedrigen, LRD, wird eine absolute Eins zum Inhalt des angegebenen Registers addiert bzw. davon subtrahiert. Das Ergebnis wird in den Akkumulator 183, 185 und in das angegebene Register gesetzt. Die Anzeiger werden wie für eine Addition oder Subtraktion, AR, SR, auf den neuesten Stand gebracht.

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se

Für die Byteanthinctik-Instruktionen sind die Bytes 0 - 102T des Speichers 64 adressierbar. Der direkt adrcssierbnre Speicher 172 wird in vier gleiche Zonen unterteilt, von denen jede acht gleich grosse Registergruppen hat.

In den Instruktionen ΛΒ, SB, CB, LB und STB wird der acht Bit grosse Inhalt des angegebenen Byte zum Inhalt des Akkumulatorregisters ACL 183 addiert, von ihm subtrahiert, mit ihm verglichen, in das Register geladen oder aus dem Register weggespeichert. Das werthohe Byte des Akkumulators in ACH-Register 185 wird nicht gestört. Die Zustandsanzeiger der ALU 181 werden auf das Ergebnis der Einzelbytearithmetik gesetzt: Addieren, Subtrahieren und Vergleichen. Die Ergebnisse aller Byteoperationen mit Ausnahme des Vergleichs CB und der Speicherung STB werden in das Akkumulatorregister 183 gesetzt. Die Speicherung ändert das angegebene Byte in der aktiven Bytegruppe. Der Vergleich ist eine Subtraktionsoperation, die den Inhalt des Akkumulators 183, 185 nicht verändert. Die Bytearithmetik ist eine acht Bit grosse Arithmetik mit Vorzeichen.

In den Instruktionen NB, OB und XB wird das angegebene Byte logisch UND-, ODER- oder EXCLUSIV-ODER verknüpft mit dem Inhalt des Akkumulatorregisters 181. Das Ergebnis wird im Akkumulatorregister 183 festgehalten. Der IQ-Anzeiger der ALU 181 wird geschaltet:

- für die UND-Operation, wenn das Ergebnis aus lauter Nullen besteht;

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- für die ODKR-Operation, wenn die dadurch gesetzten Bits lauter Nullen sind;

- für die EXCLUSIV-ODER-Operation, wenn das Byte und der Akkumulatorinhalt identisch sind (Ergebnis lauter Nullen).

Der Low-Anzeiger (Niedriganzeiger) wird geschaltet für:

- die UND-Operation, wenn die geschützten Bits lauter Einsen sind;

- für die EXCLUSIV-ODER-Operation, wenn Byte und Akkumulatorinhalt Bitweise entgegengesetzt sind (Ergebnis lauter Einsen).

Die logische UND-Verknüpfung kann die ausgewählte Maske auf lauter Nullen, lauter Einsen oder eine Mischung abfragen. Die von der Maske gewählten Bits werden durch Einsen in den entsprechenden Positionen der als Maske verwendeten Bytes bezeichnet. Die logische UND-Verknüpfung fragt die Bits ab, die geschützt sind, während die logische ODER-Verknüpfung diejenigen Bits abfragt, die dann auf Eins gesetzt werden. Wenn nur ein Bit gewählt ist, führt die logische ODER-Verknüpfung eine Bitprüfung und Schaltung durch.

Die direkten arithmetischen Instruktionen AI, SI, CI, LI, NI, OI und XI sind dieselben wie die Byteoperationen, jedoch werden anstelle des Inhaltes eines adressierten Byte acht Bits direkter Daten benutzt und die Addition und Subtraktion sind 16 Bit grosse Rechenoperationen mit Vorzeichen und keine acht Bit grossen Operationen mit Vorzeichen.

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27Α328Α

Die direkte Gruppeninstruktion GI niirant acht Bits der direkten Daten zur Veränderung des Inhaltes des STAT-Registers 195, um Registergruppen auszuwählen und Unterbrechungen einzuschalten oder zu sperren. Die Bedingungsanzeiger Low, EQ und Carry in der ALU 181 werden nicht verändert. Die direkten Daten (Byte 2) werden in fünf Teile unterteilt. Die Bits 0-4 sind die Gruppenbits des neuen Registers (die neue Registergruppe wird binär codiert). Bit 5 ist das Kommandobit, um die Bits 0 - 4 in den internen Registergruppen-Puffer zu setzen, wenn das Befehlsbit eine Null ist. Bit 7 ist die Unterbrechungsmaske (eine Eins maskiert die Unterbrechungen). Bit 6 ist das Befehlsbit, um das Bit 7 in die interne Unterbrechungsmaske zu setzen, wenn das Bcfehlsbit eine Null ist.

Die Akkumulatorinstruktionen Al, Sl addieren bzw. subtrahieren eine absolute Eins zum bzw. vom Inhalt des Akkumulators 183, 185 und das Ergebnis wird dort gelassen. Hierbei handelt es sich um eine 16 Bit grosse Vorzeichenarithmetik und die Bedingungsanzeiger der ALU 181 werden auf das Ergebnis gestellt.

Die Akkumulatorinstruktionen SHL und SHR verschieben den Signalinhalt des Akkumulators 183, 185 um eine Zahlenstelle oder einen binären Platz nach links bzw. nach rechts. Für die Linksverschiebung wird das werthohe Bit in die Uebertragsschaltung in der ALU 181 geschoben und eine Null in die wertniedere Bitposition eingeschoben, ausser wenn die vorhergehende Instruktion eine Uebertragseingabe war. Nach einer

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3J,

274328A

Uebertragseingabc wird der Zustand der Ucbertragsschaltung vor der Verschiebung in die niedere Bitposition verschoben. Für eine Rechtsverschiebung wird das wertniedere Bit in die Uebcrtragsschaltung geschoben und der Zustand des werthohen Bit beibehalten. Erfolgt vor einer Rechtsverschiebung eine Ucbertragseingabe, so wird der Zustand der Uebertragsschaltung vor der Verschiebung in den Akkumulator 183, 185, Bit 15, geschoben. Der EQ-Anzeiger der ALU 181 wird eingeschaltet, wenn eine Null in die Uebertragungsschaltung geschoben wird. Der Niedriganzeiger in der ALU 181 wird eingeschaltet, wenn der resultierende Inhalt des Akkumulators 183, 185 aus lauter Nullen besteht.

Die Akkumulatorinstruktion CLA löscht den Akkumulator 183, 185 auf lauter Nullen. Die Uebertragung TRA tauscht den Inhalt des wertniederen Registers 183 mit dem Signalinhalt des werthohen Byteregisters 185 aus. Die Anzeiger der ALU 181 bleiben unverändert.

Die Akkumulatorinstruktion IC überträgt den Signalinhalt der Uebertragsschaltung in das wertniedere Bit der ALU 181 bei der nächstfolgenden Instruktion, wenn es sich dabei um eine Addition, eine Subtraktion, einen Bump, eine Erniedrigung, eine Linksverschiebung oder einen Vergleich handelt. Carry wird in Bit 15 bei einer Rechtsverschiebung eingegeben. Die Unterbrechung wird durch diese Instruktion gesperrt, bis die nächste Instruktion ausgeführt wird. Der Niedriganzeiger der ALU 181 wird zurückgestellt und EQ eingeschaltet, wenn die Uebertragsschaltung eine Null enthält. Wenn die Uebertragseingabe vor einer

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anderen als den oben erwähnten Instruktionen steht, hat sie keinen Einfluss auf die Instruktionsausführung. Wenn die Instruktionen nach der Uebertragseingabe die Zustandanzeiger der ALU 181 umschaltet, dann wird die Anzeigerinformation von der Uebertragseingabe zerstört.

Die beiden indirekten Datenübertragungsinstruktionen STN und LN können die Register 8-15 ansteuern. Die Instruktion indirekt laden adressiert das angegebene Register, holt mit seinem Inhalt ein Datenbyte und lädt dieses in die niedrigen acht Bits (Register 181) des Akkumulators, ohne die hohen acht Bits im Register 185 zu stören. Die indirekte Speicherung adressiert das angegebene Register und speichert mit seinem Inhalt die niedrigen acht Bits des Akkumulatorregisters 183 in das angegebene Byte. Die Anzeiger der ALU 181 werden nicht verändert.

Die Bitabfrage- und Steuerinstruktionen TR und TP nehmen das angegebene Bit des wertniederen Byte des Akkumulatorregisters 183 zur Prüfung. Der IQ-Zustandanzeiger der ALU 181 wird eingeschaltet, wenn das Bit eine Null ist. Gleichzeitig wird das Bit entweder zurückgestellt oder im Akkumulator geschützt.

Die Eingabe/Ausgabeinstruktionen IN bzw. OUT übertragen Daten von einem EA-Gerät, z.B. dem Kopierer 13, in das Akkuniulatorregister 183 bzw. vom Akkumulatorregister in ein EA-Gerät. Diese Instruktionen sind Operationen für zwei Zyklen. Im ersten Zyklus wird der modifizierte Gerätecode

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J*

auf die Datenaungangsleitungcn gesetzt und im zweiten Zyklus erfolgt die echte Datenübertragung; die wertniederen acht Bits im Akkumulatorregister 183 werden auf die Datencingangsleitungen ausgegeben und der Gerätec.ode wird auf die Adressleitungen ADC ausgegeben. Eine Ausgabeinstruktion verändert die Anzeiger in der ALU 181 nicht. Bei einer Eingabeinstruktion wird EQ gesetzt, wenn das werthohe Bit der eingegebenen Daten eine Null ist. Low ist immer zurückgestellt. Die Eingabe/ Ausgabeinstruktionen können 256 Geräte für jede Datenübertragung angeben. Grundsätzlich braucht ein EA-Gerät mehr als eine Geräteadresse zur Bezeichnung verschiedener Operations typen wie READ und TEST STATUS

Eine Rückstellinitialisierung bei Stromeinschaltung POR versetzt den Prozessor in folgenden Zustand:

Akkumulator = 0 Registergruppe = 0 Unterbrechungsmaske = 1 Low, EQ, Carry = X (unbekannt)

Der Mikroprozessor 170 wird so betrieben, dass der Arbeitsspeicher 172 einen vollen Prozessorzyklus zur Zugriffszeit hat. Dazu fordert der Mikroprozessor 170 einige Zyklen, bevor er ein Datenbyte braucht, vom Speicher eine Lesung an. Für den Instruktionssatz gelten verschiedene Einschränkungen.

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1. Jede Instruktion muss dieselbe Anzahl von Bytes holen, die sie benutzt.

2. Jede Instruktion muss den Mikroprozessor so verlassen, dass die nächste Instruktion im Instruktionspuffer IB-Register 196 steht.

3. Zur Phasenzeit 2 zu Beginn der Reihenfolge 2 muss der Kurzzeitpuffcr 197 das der laufenden Instruktion folgende Byte enthalten. (Dieses Byte wurde durch die frühere Instruktion geholt.)

A. Jede Instruktion wird mit TERM (beenden) decodiert, die den Instruktions-Reihenfolgezähler im Systerataktgeber 176 für diesen und einen separaten Reihcnfolgetaktgeber für den Mikroprozessor 170 auf die Reihenfolge 1 zurückstellt, so dass die nächste Instruktion vom Instruktionspuffer 196 geholt und in das Instruktionsregister, IR, 198 geladen werden kann.

5. Zur Phasenzeit 2 am Anfang der Instruktionsfolge 2 müssen die beiden Register 183 und 185 die entsprechenden Signale enthalten. (Die vorhergehende Instruktion kann während ihrer Ausführung andere Daten in diesen Registern gehabt haben.)

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3b

Der Mikroprozessor 170 ist auüschliess]ich aus einer Haltekrcislogik gebaut. Phase-2-Signale sind die Ausgabe der Haltckrei.se (oder statische Decodicrungen mit der Ausgabe der Haltckreise), die zur Zeit der Phase geleitet werden (abgefragt oder übertragen durch ein Taktsignal). Phase-1-Signale sind die Ausgaben der Haltekreise (oder statische Decodierungen mit den Ausgaben der Haltekroise), die zur Phasenzeit 1 geleitet werden. Signale der Phase 1 werden als Eingänge zu den Kreisen der Phase 2 und Signale der Phase 2 als Eingänge zu den Kreisen der Phase 1 benutzt.

Die Abrufdecodierungen (Speicherreferenzen) erfolgen vom Instruktionspuffer 196 zur SEQUENCE 1 (SEQ 1), weil das Instruktionsregister 198 bei Phase 1, SEQ 1 (Fig. 7 und 8) geladen wird. Bei den anderen Reihenfolgen erfolgt die Abrufdecodierung vom Instruktionsregister 198. Die Abrufdecodierungen sind Signale der Phase 2 und werden daher bei Phase 1 geleitet. Die Ausgabe der Abrufdecodierungen wird in die Register AL 191, ALH 190, OL 200 und SCC 180 geleitet. Der Programmzähler 192 wird von den Registern AOL 201 und AOH 202 zur Phasenzeit 2 auf den neuesten Stand gebracht. Die Ausführungs- und Bestimmungsdecodierungen sind Decodierungen der Phase 1 des Instruktionsregisters 198. Sie werden zur Zeit der Phase 2 in das SCC 180 geleitet, um die ALU 181 zu schalten und die Bestimmungsimpulse, die zur Phasenzeit 1 auftreten. Die Ausgangssignale der ALU 181 werden in das DB-Register 186, in das DO 187 oder das AOH 202 gemäss der ausgeführten Instruktion geleitet. Dann werden die Akkumulatorregister 183 und 185 bei Phase 2

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auf den neuesten Stand gebracht, so dass ein weiterer Zyklus der ALU 181 beginnen kann. Vom Anfang einer Abruidccodicrung bis zu dem Zeitpunkt, an dem die Akkumulatiorregistcr 183, 185 auf den neueston Stand gebracht werden, braucht man drei Prozessorzyklcn. Eine Serienkonfiguration bedeutet, dass in einigen Fällen ein Prozessor drei separate Instruktionen gleichzeitig ausführen kann.

Instruktions reihenfolgen

Die Instruktionsreihenfolgetabelle, wie sie in den Fig. 5 und 6 gezeigt ist, stellt einen Kurzkatalog des internen Betriebes des Prozessors 170 während jeder Reihenfolge einer Instruktion dar und dient dem besseren Verständnis des Frozessorbetricbes. Das anschliessende Verzeichnis von Ausdrucken ist bei der richtigen Interpretation dieser Tabelle nützlich.

Allgemeine Information

Der Mikroprozessor 170 ist in Serie geschaltet, d.h., während er eine Instruktion ausführt, liest er die nächsten beiden Bytes bereits vom Arbeitsspeicher 172. Das erste Byte wird im Instruktionspuffer 196 zu Beginn von SEQ 1 sichergestellt und wird während SEQ 1 dazu benutzt, drei Decodierungen SEQ 1 in den Reihenfolge-Steuerschaltungen 180 zu liefern. Bei Phase 1, SEQ 1, IB-* IR, wo es bleibt, bis zur nächsten Phase 1, SEQ 1. Alle übrigen Instruktionsdecodierungen erfolgen vom Instruktionsregister 198.

BO9-76-O62 8 0 9 8 i kV-0 6 8 6

Das zweite Byte ist zu Beginn von SEQ 2 im Kurzzeitpuffer 197. Dieses Byte kann direkte Daten für die laufende Instruktion enthalten oder das Byte einer nächsten Instruktion sein. Wenn es das Byte einer nächsten Instruktion ist, dann braucht, die laufende Instruktion nur ein Byte aus dem Speicher zu lesen, um die benötigten zwei Bytes zu erhalten. Diese Lesung des zweiten Bytes erfolgt für alle Instruktionen mit einem Byte.

Alle Zugriffe zum Arbeitsspeicher 172 beginnen bei Phase 1. Die Speicherdaten werden eineinhalb Instruktionsausführungsfolgen später über die Sammelleitung IO von dem Mikroprozessor 170 durch die Phase 2 in dem Datenregister DL 205 sichergestellt. In der nachfolgenden Tabelle sind die Speicherzeiteinteilungen für alle Instruktionen aufgeführt, zusammen mit der Registerbestimmung von dem Datcnhalte- register DL 205.

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SpeicherzGJttahp11ο

INSTRUCTION	START	de st	START	DEST	START	ci: UT
LR AR SR	1	TB	2	TB	3	TB
LRE LRD	1	ACL	2	ACL	3	TB
STR	1	TB	-	-	-	-
ΛΙ SI	1	TB	2	TB	-	-
CI GPI LI
XI OI NI	1	TB	2	TB	-	-
CB AB SB
LB XB OB
NB	1	TB	2	TB	3	. TB
STB	1	TB	3	TB	-	-
Al Sl SHL
SHR	1	TB	2	TB
TRA CLA
IC TBP TBR	1	TB
BAL	1	ACL	2	X	5	TB
RTN	1	TB	2	ACL	3	TB
	4	TB
B00 IJO	1	TB	2	TB	3	TB
Ü0fj Uo	1	TB	2	TB
INTERRUPT	1	TB	5	ACL	8	TB
	9	TB	10	TB
BLI	1	TB	2	ACL	3	TB
	4	ACL
BSI	1	TB	2	ACL	3	TB
IN OUT	1	TB	3	ACL	4	TB

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8098-13$ Λ0686

bo

Ein Strich über einer Sprung- oder Verzweigungsinstruktion zeigt, dass dieselbe nicht durchgeführt wurden.

Code Operation (Phase 2) Decode

TB DL ♦TB, ACL unverändert Nichts

ACL DL -**ACL, TB unverändert TACL* oder ITAL

X Nichts. ACL und TB sind unverändert NOTIi* oder TBNS

Daten gehen verloren, wenn nicht SDL auf Leitung 206 gesperrt wird durch DMA auf Leitung 207. Das UND-Glied 208 hindert Phase 2 an der Erzeugung von SDL-Signalen auf Leitung 206. DMA bedeutet direkten Speicherzugriff wie durch die Register 173, 174.

Wenn das Instruktionsregister 198 noch das Byte der laufenden Instruktion enthält, sind die Decodierungen statisch. Wenn die Decodierung für den Ueberlappungszyklus von SEQ 1 gilt (das nächste Instruktionsbyte steht im Instruktionsregister 198), dann werden die Zustandshaltekreise

der ALU 181 während der letzten Folgen (3 bis 5) der laufenden Instruktionsausführung eingeschaltet. Die bezeichneten Register werden durch die Reihenfolge-Steuerschaltungen 180 decodiert. Dieser Sonderfall ist in den Instruktionsfolgetabellen durch die Ausdrücke TBNS oder ITAL in den ALU-Spalten bezeichnet.

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¥4

Der Betrieb des Mikroprozessors 170 in jeder Folge ir.i in zwei Kategorien unterteilt: Steuerlogik (CL) der Reihenfolge-Steuerschaltungen 180 und ALU und Bestimmung. Die Position dieser beiden Blöcke innerhalb der Reihenfolge, (d.h. linke oder rechte Hälfte) hat keine Bedeutung. Die Operationen können in jeder Kntegorie bei der Phase 1 oder bei Phase 2 erfolgen. Phase 1 erfolgt in der Mitte einer Reihenfolge. Die Phase 2 ist immer eine Folgegrenze.

Wörterverzeichnis der Steuerlogik

Hierbei handelt es sich um eine Liste von Ausdrucken, die in den Steuerlogikspalten CL erscheinen.

Schreiben - WRT

gibt an, dass in der Phase 1 nicht gelesen, sondern in den Speicher geschrieben wird. Eine Lesung ist die Standardbedingung und verlangt keine Decodierungen. Die WRT-Ausgangsleituug (Fig. 5) ist aktiv, wenn WRT in der Tabelle erscheint.

Erste Ausgabe EA - OUT IIP

gibt an, dass auf die Ausgangsleitungen IO der EA-Code für den ersten Zyklus gesetzt wird. Die Adressleitungen AL 9 und AL 11 des ADC werden durch die Decodierung I0C1 gespeist. Die EA-Leitung ist aktiv (Fig. 5).

BO9-76-062 -Al-

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Zweite Ausgabe EA - OUT 210

gibt an, dass der ΕΛ-Code für den zweiten Zyklus auf die Ausgangsleitungen IO zu Phase 1 gesetzt wird. Die Adressierungen AL 10 und AL 11 des ADS werden durch I0C2 getrieben. Die ΚΑ-Leitung ist aktiv (Fig. 5)

TB -*· IB

Bei jeder Phase 2, SEQ 1 einer jeden Instruktion, wird der Signalinhalt des Kurzzeitpuffers 197 in den Instruktionspuffer 196 übertragen. Der Signalinhalt stellt die nach der laufenden Instruktion nächstfolgende Instruktion dar.

IB SET

Dieselbe Operation wie TB -*■ IB, damit soll jedoch der Instruktionspuffer 196 nicht dem Kurzzeitpuffer 197 folgen, sondern der Inhalt des Kurzzeitpuffers 197 soll gerettet werden. In der nächsten Phase folgt IB SET TO "TRA".

IB SET TO "TRA"

gibt an, dass die Rückstelleingänge am Instruktionspuffer 196 bei Phase 1 geschaltet werden. CNT OR PORX treibt einen überlappenden Satz von Bits 0, 3 und 5 und erzeugt einen TRA-Instruktionscode BAL,

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^BO9-76-062 - 42 -

«3

POIl, führen dann eine TRA aus, um ihre entsprechenden Operationen zu beenden.

(TEKM)

gibt das Ende der Instruktion an. SEQ 1 beginnt an der Doppellinie 220 auf der Tabelle Der Reihenfolgezähler im Systemtaktgeber 176 wird durch die Decodierung von TERM* zurückgestellt.

bezeichnet ein Lesen vom Speicher und eine Erhöhung des Programmzählers. Dieser Vorgang ist eine Standardbedingung und braucht keine DcCodierungen.

01 : PC + 1 -^AO

02 : AO -*· PC

ein "NO OP". Unterscheidet sich von PCI dadurch, dass der Zähler 192 bei Phase 2 nicht auf den neuesten Stand gebracht wird. Die nächste PCI liest wieder dieselbe Stelle, obwohl eine erste Lesung nicht erfolgte. Sie wird verwendet, weil die Prozessorleitungen bei jeder Phase 1 irgend etwas bezeichnen und einige Instruktionen während der Folge 1 keine Lese/Schreibforderungen oder EA-Forderungen haben. SPC

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wird für die Sprünge und Verzweigungen, für die Schiebeinstruktionen und für die Instruktionen Al und Sl gesperrt.

IBL, IRL·, IRH

bezeichnet einen Speicherzugriff zu einem Register (Lesen oder Schreiben). IR (IB) bedeutet, dass das Register durch die unteren vier Bits von IR (IB) angegeben ist. IB muss während Folge 1 benutzt werden. Das Instruktionsregister 198 wird während aller anderen Folgen benutzt. L bedeutet den Zugriff zum niedrigen Byte des Registers, H zum hohen Byte. Die Decodierung IRSL* (Instruktionsregister gewählt) steuert die Formation der Adresse bei Phase 0 1.

Operation Steuerung

IB (0-3) - AO(0-3) IBX (nur SEQ 1)

IR(0-3) - AO(0-3) IRX (alle anderen Folgen)

L=O, H=I - AO(4) ILH

GP(0-2) - AO(5-7) RGX

GP (3) - AO (8) R3

0 - AO(9-14) TBIR

bezeichnet einen den Inhalt des Kurzzeitpuffers 197 als Adresse benutzenden Zugriff. Die Decodierung TBSL* (Kurzzeitpuffer gewählt) steuert die Formation der Speicheradresse bei Phase 0 1.

B09-76-062 8 I) 8 BJ 4/fl G 8 6

27U284

Ορο rat. ion	Steuerung
TB(0-7) -^AO(O-7)	TBX
GP(3) -*-A0(8)	R3
0 -*·ΛΟ(9-14)	TBIR

IRL+8

dasselbe wie IRL ausser 1 -*-A0(3). Es wird nur in der RTN-Instruktion zum Lesen des neuen Status aus dem Speicher benutzt. Eine Eins wird
auf AL(3) gesetzt.

CAL HI BITS, TB ■» AOL

bezeichnet einen Speicherzugriff durch Verzweigung zu einer Speicherstelle. Die Decodierung TBSL* und AOSL steuern die Adressformation an der Phase 1. Die hohen Bits werden durch die Zählerlogik CL berechnet für PCH+1 und PCH und durch die ALU für PCH-I.

Phase 1:

Operation Steuerung

TB(0-7) ■♦ AO(0-7) TBX

PCH+1 -* AO(8-14) YOSL*=1, BNF=I

PCH -♦ AO(8-14) AOSL*=1, BNF=O

PCH-I ■*■ AO(8-14) AOSL*=0

Phase 2: AO -*· PC

BO9-76-062

OL, OU, 4L, AH, 81,, 811, 12L, 1211

bezeichnet einen Speicherzugriff zu einem durch die Reihenfolgc-Steuerschaltung 180 direkt angegebenen Register. Tritt nur während der Unterbrechung auf. L bezeichnet das niedrige Byte, H das hohe Byte.

Phase 1:	Steuerung
Operation	CN2, CN3
Register ■*■ AO(0-3)	ILH
L=O, H=I ■*■ A0(4)	TBIR
0 ♦ AO(5-13)	R9
1 * AO(U)

Update PC, ACL - AOH, TB - AOL

bezeichnet einen Zugriff zum Arbeitsspeicher 172 an einer durch den Inhalt von TB und ACL angegebenen Adresse. Die Adresse wird auch bei Phase 2 in den Zähler 192 gesetzt. Die Adressformation wird gesteuert durch AOTB*, das andere Steuerleitungen treibt. ACL 182 geht durch die ALU 181.

Phase 1:

Operation	AO(0-7)	Steuerung
TB(0-7) ♦	ACL(0-6) -*-AO(8-14)	TBX
	SAO

„„₉.₇₆.₀₆₂ 8098.1 y 06 β β

Phase 2: AO-PC

ACL - API I, TR -*· AOL

dasselbe wie oben, ausser dass der PC 92 in Phase 2 nicht auf den neuesten Stand gebracht wird.

Best immungsve rζ e ichni s

Positionen mit umgebenden Kästen (z.B. ACL nach DO ■♦ ACL) treten nicht immer auf. Bei vorgenommenen Verzweigungen oder Sprüngen erscheint die eingekästelte Bestimmung nur, wenn PCH 192b heruntergesetzt werden muss zur Erzeugung der richtigen Adresse. Die Erniedrigung erfolgt immer, sie wird nur nicht geladen, wenn sie nicht gebraucht wird. Bei allen anderen Instruktionen tritt die eingekästelte Bestimmung auf, wenn die Instruktion auch eingekästelt ist.

Positionen in Klammern treten zwar auf, bilden jedoch keinen Teil der gewünschten Operation.

Es gibt sieben Standard-Datenübertragungen:

Phase 1 Phase 2 Decodiert

1. ALU -·■ DO - Nichts (falsch)

2. ALU ·♦ DO DO- ACL BF3

3. ALU -»DB - DBDS* ACH -DO-

A. ALU -v DB DB- ACH BF2

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fs

Phase 1 l'haso 2 Decodiert

5. ALU -»■ AOH - AOTB* TB + AOL TB - ACH

ACH -»■ I)O DO - ACL

6. PCL -«-DO - PSCL"PSX

7. STATUS -*■ DO - STSL'PSX

Abweichungen hiervon werden separat als Ausnahmen codiert. Verschiedene Operationen Status fortschreiben

Der neue Status (REG GROUP, EQ, Carry, Low, INT MASK), der aus dem Speicher gelesen wurde, ersetzt den alten Status.

Operat ion Decodiert

(Phase 1) TB - STATUS UPST*, CHST, CHST*

(Phase 2) -

Clear ACL und ACH

Die Akkumulatorregister 183 und 185 werden auf Null zurückgestellt, indem man die Rückstelleingänge der Registerhaltekreise speist.

(Phase 1)

(Phase 2) 0 - ACL, 0 - ACH, CLAC

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Prozessor zur Ausführung von TIlA gezwungen

Der Instruktionspuffer 196 wurde auf eine TRA-Instruktion zurückgestellt. Der nichtdargestellte Reihcnfolgezählcr im Systemtaktgeber 176 wird auf SLQ 1 zurückgestellt und der Prozessor führt die TRA vor der nächsten Instruktion vom Speicher aus. Die Unterbrechung kann nicht auftreten, bis die nächste TRA komplett ist.

AC7* - EQ

Der Anzeiger wird gesetzt durch AC7* (verwendet durch EA-Instruktion), das Bit 7 des ACL 183.

IC setzt IC

Die Eingangsübertragungs-Instruktion setzt den IC-Haltckreis in der ALU 181.

"32" - DO

1 - D0(5). Teil des POR-Codes.

ALU-Verzeichnis

Das ist eine Liste von Ausdrücken, die in der ALU-Kategorie erscheinen.

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so

ALU NO-OP. Es werden keine ALU-Decodierungen geliefert. Die Ausgabe der ALU 181 auf der Ausgangsleitung 182 besteht normalerweise aus lauter Einsen.

ACLi TB

Die Ausgabe der ALU 181 ist entweder ACL 183 plus TB 197 oder ACL minus TB 197, je nach dem, ob es sich um eine Additions- oder Subtraktionsinstruktion handelte.

ACL χ TB

Die Ausgabe der ALU ist eine logische Kombination von ACL und TB, abhängig von der tatsächlichen Instruktion.

Die ALU-Ausgabe ist ACL.

Die ALU-Ausgabe ist TB.

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S1

(MODΙΓ)

Die ALU-Ausgabe wird auf eine Art modifiziert, die von der Instruktion abhängt. Beispiel: Bei einer Instruktion IN oder OUT, TB - DO, ausser für die Bits 5 und 6, die so modifiziert werden, dass sie Null oder OUT reflektieren. Die ALU-Ausgabe ist dargestellt als TB (MODIF).

ACI, INCR/DECR

Die ALU-Ausgabe ist ACL plus 1 oder minus 1, abhängig von der Instruktion.

Die ALU-Ausgabe ist PCH minus 1.

PCH-HCR Dasselbe wie PCH-I, jedoch wird der Uebertrag addiert.

TBNS, ITAL

ALU NO-OP. Die Bestimmung der in den Prozessor am Ende der Folge 1 über das Register 105 gelangenden Datensignale muss durch die vorhergehende Instruktion angegeben werden (auch wenn diese nicht mehr in der Maschine steht). Dazu sind zwei Haltekreissätze notwendig. Die ALU-Haltekreise werden als erster Satz verwendet und treiben den.zweiten Satz TBNS und ITAL.

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SZ

ITAL gibt die ACL als Bestimmung an. TBNG gibt keine Bestimmung an. Die Standardbedingimg (keine Decodierungen) gibt TB als Bestimmung an.

Speicheradressierung

Die Speicheradressierung des Mikroprozessors 170 ist in den Fig. 7 und 8 dargestellt. Die Adressanunelleitung ASL geht zu mehreren Adrcssdecodierern 250 bis 253. Der Decodierer 250 decodiert die angegebenen Adressbits, um externe Diagnoseeinheiten-Adressen zu wählen. Diese externen Diagnoseeinheiten-Adressen sind in Fig. 8 entsprechend den Adressgruppen 7, 15, 23 und 31 an der unteren 1000-Byte-Adressbasis des Speicheradressraumes dargestellt. Jede der Gruppen enthält 32 Byteadressen. Die Gruppe 0 in der Zone 0 enthält beispielsweise die Adressen 0 bis 31 usw. Der Adressdecodierer 250 adressiert externe Diagnosegeräte oder Prüfgeräte 254, die per Stecker an den Kopierer 10 angeschlossen sind. Diagnosegeräte 254 können den Kopierer 10 über die Prozessorstcuerung in einer Art prüfen, die hier nicht näher beschrieben weiden soll. In einer ausgeführten Version der Erfindung wurde das Prüfgerät 254 an die Mikroprozessoreinheit 53A über ein Steckkabel angeschlossen. Ausserdera können auch die Eingaberegister 173 und die Ausgaberegister 174 über ein Kabel mit dem Prüfgerät 254 verbunden werden, um Steuerinformation zusätzlich zu der über das Steckkabel ausgetauschten Diagnoseinformation austauschen zu können.

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S3

Der Decodierer 251 adressiert die EA-Register, wozu die Eingaberegister 173 und die Ausgnberegister 174 gehören. Die Kingaberegistcr 173 dienen bekanntlich nur der Eingabe, r.o dass der Mikroprozessor 170 den Signalinlinlt dieser Register nur lesen kann, schreiben kann er in diese Register nicht. Achnlich empfangen die Ausgaberegister 174 Signale nur von dem Mikroprozessor 170, um Steuersignale an den Kopierteil 13 und andere Teile des Kopierers 10 weitergeben zu können.

Nach dem Erfindungsgedanken wird der Adressraum für die Diagnoseverbindungen mit dem Prüfgerät 254 sowie für die Eingabe/Ausgaberegister 173, 174 wiederholt, d.h. , dieselben Adressbits steuern jede Diagnoseverbindung oder jedes Eingabe/Ausgaberegister in den angegebenen vier Zonen des Speicherraumes an. Es werden weiterhin nicht alle Adressbits an den Adres sdecodierer 251 gegeben; dies entspricht der Eliminierung von Adressbits aus dem Adres sdecodierer 250, um den wiederholten Diagnoseadressraum zu ermöglichen. Jede Diagnoseverbindung und jedes der Register 173 und 174 hat also mehrere Adressen im Speicheradressraum. Ein Vorteil dieser Anordnung leitet sich aus der Charakteristik der Adresswahlschaltungen des Mikroprozessors 170 her. Solche Schaltungen sind schneller, wenn die gesamte Adressierung für die Programmausführung innerhalb der in Fig. 8 angegebenen Adresszonen gehalten wird. Die Umschaltung zwischen den Zonen verzögert die Arbeit des Prozessors. Die Gründe für diese Verzögerung sind in Fachkreisen bekannt und werden hier nicht näher beschrieben.

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st

Im Adressdccodierer 252 werden dieselben Bits aus dem Adressfeld

zur Adressierung des CMOS-Speichers 175 eliminiert. Der CMOS-Adressraum ist in den Gruppen 4 und 5 der Zone 0; 12 und 13 der Zone 1; 20 und 21 der Zone 2 und 23 und 29 der Zone 3 zu finden. Der CMOS-Speicher 175 speichert die Betriebsparameter-Signale für den Kopierer 10, Fehlersignale und dgl.

Der Adressdecodierer 253 adressiert den ROS-Steuerspeicher 171 über die Adressleitungen 171A und den Arbeitsspeicher 172 über die Adresslcitungen 172Λ, die zu den Halbleiterspeichern führen. Alle Adressbits vom ADC werden an den Decodierer 253 geliefert.

Die übrigen Registergruppen in dein unteren 1000-Byte-Adressfeld des Mikroprozessors 170, die in Fig. 8 gezeigt sind, sind ebenfalls Teil des über die Adressleitungen 172A anzusteuernden Arbeitsspeichers 172. Mit allen Adressbits werden diese Arbeitsregister angesteuert, um die darin enthaltenen Signale für die verschiedenen, nicht dargestellten Programme im Mikroprozessor 170 eindeutig festzuhalten. Der Mikroprozessor 170 arbeitet in den oben beschriebenen Adressstrukturen wie folgt. Eine Speicheradresszone wird ausgewählt, wobei die Arbeitsregister in den betreffenden Adressgruppen zum Speichern von Zwischenergebnissen dienen. Referenzen zur Eingabe/Ausgabe, zum Diagnosespeicher und zum CMOS-Speicher 175 sind dieselben für alle Zonen, wodurch der Wirkungsgrad des Mikroprozessors 170 insofern verbessert wird, als eine Zoncnumschaltung zur Adressierung solcher universell oder wiederholt benutzter Teile des Adressraumes vermieden wird. Externe

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SS

Verbindungen erfolgen insofern flexibler, als die Verbindungen von Adresszuordnungen und der Kopierer-Mikroprozessorcinheit 53Λ von internen Programnianordnungcn unabhängig sind. Das heisst, wenn die externe Einheit: Signale von einer der wiederholt adressierbaren Einheiten empfängt oder dorthin gibt, sind alle Zonen des Arbeitsspeichers 172 gleichzeitig gleichcrmasscn betroffen. Der Arbeitsspeicher 172 kann natürlich nicht gezonte Adressräume enthalten, d.h., er ist als zusammenhängender Registersatz adressierbar. Andererseits kann die Zonung durch den Speicheradressraum fortlaufen und nur die vier in Fig. 8 gezeigten Zonen brauchen die Erfindung zur Verbesserung der Operationen zu verwenden.

Multiprozessorsteuerung

Bisher beschrieben wurde ein einzelner Mikroprozessor 170 (Fig. 2) mit einem gezonten Speicher, der einen Arbeitsspeicher und Eingabe/ Ausgaberegister 172, 173, 174 mit externen Verbindungen zu verschiedenen Einheiten enthält. Eine Multiprozessorsteuerung MPMC 15, wie sie in Fig. 9 gezeigt ist, ist so ausgelegt, dass sie einen Kopierer 10 (Fig. 1) steuern kann, der weitere Wort-, Text- und Datenverarbeitungseinrichtungen enthält. Die Original-Eingabeoptik 12 kann z.B. eine Lasereingabe 12B, Fig. 9, enthalten, um die Information in ein optisches Bild auf der Bahn 23 umzuwandeln. Ein geeigneter, nicht dargestellter Bildgenerator bildet einen Teil dieser Lasereingabe, d.h., das auf der Linie 23 projizierte Bild kann entweder von der halbautomatischen

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Sb

Dokumentenzufuhr 11, dem Dokumentcnträgerglas oder von der Lasoreingabe kommen. Ausncrdem kann ein lokales Terminal LT 16 einen Magnetkartenleser/Schreiber enthalten, um Wort- oder Texteverarbeitiingssignale vom Kopierer 10 zu empfangen. Auf diese Weise kann eine Wortverarbeitungsanlage über das lokale Terminal 16 mit dem Kopierer verbunden werden. In einem solchen Gerät empfängt eine System-Untersteuerung SCP 60 Signale, liefert sie an das LT 16, und übernimmt die Textverarbeitung unter Programmsteuerung mit einem System-Mikroprozessor SMP, 62. Der System-Mikroprozessor 62 ist genauso gebaut wie der Mikroprozessor 170, ist jedoch zur Steuerung nicht nur der System-Untersteuerung 60, sondern auch zum Austausch von Signalen mit der Kopierer-Mikroprozessoreinheit 53A über die Multiprozessorverbindung 65 ganz anders programmiert. Die System-Unterstcuerung kann auch mit einer nicht dargestellten Kommunikationsleitung über den Fernterminalstecker RTC 17 verbunden sein. Die Wort- und Datenverarbeitung von Signalen kann zwischen dem Kopierer 10 und verschiedenen anderen, die erwähnten Signale verwendenden Geräten ausgetauscht werden.

Die Systenr-Untersteuerung 60 enthält einen System-Mikroprozessor 62, der einen Satz von im ROS-Steuerspeicher 63 enthaltenen Steuerprogrammen ausführt und den Seitenspeicher 64 als Haupt- oder Arbeitsspeicher benutzt. Der System-Mikroprozessor 62 kommuniziert mit den anderen Einheiten in der System-Untersteuerung 60 sowie den Peripheriegeräten über einen Satz von drei unidirektionalen Datenübertragungs-Sammelleitungen. Die Sammelleitung überträgt Datensignale von den anderen'

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SJ

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Einheiten zum System-Mikroprozessor 62. In einem Ausführungsbeispiel war die Sammelleitung DI 8 Bits breit, d.h. ein Zeichen plus Parität, während Signale vom System-Mikroprozessor 62 über die Sammelleitung MI an alle anderen Einheiten geführt wurden. Adressignale, die die Einheiten auswählen, die Signale zum System-Mikroprozessor 62 und zu anderen Einheiten senden oder von diesen Signale empfangen, werden vom System-Mikroprozessor 62 über die 16 Bit breite Adress-Sammelleitung AI)S gegeben. Die oben beschriebenen Sammclleitungsverbindungen liefern auch die Signalkommunikation zwischen der System-Untersteuerung 60 und dem Magnetplattenspeicher 19, der Lasereingabe 12B, dem lokalen Terminal 16, dem Fernterminalstecker 17 und der CMC 61 über die Multiprozessorverbindung 65.

Die Kopierer-Mikroprozessoreinheit 53A erscheint über die Multiprozessorverbindung 65 ebenso wie die Einheiten 19, 12B, 16 und 17 als EA-Gerät für die System-Untersteuerung 60. Das Zusammenwirken über die Multiprozessorverbindung 65 verlangt mehrere Speicherzyklen in der System-Untersteuerung 60 und in der Kopierer-Mikroprozessoreinheit 53A. Ein Taktgeber 75 versorgt die System-Untersteuerung und die Kopierer-Mikroprozessoreinheit 53A auf der Basis des synchronen Speicherzyklus, d.h., der Hauptspeicher 64 und der Arbeitsspeicher haben Speicherzyklen identischer Länge. Die Speicher arbeiten mittels eines über die Leitungen 76 an alle Einheiten innerhalb der Multiprozessorsteuerung 15 gegebenen, zweiphasigen Taktsignals synchron. Die zeitlichen Verbindungen sind der Kürze halber nicht dargestellt.

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Si

Ausscrdem gibt der Taktgeber 75 eine Reihe von Impulsen Sl bis S5 zur Taktierung der Instruktionsausführung des Mikroprozessors 170 und des System-Mikroprozessors 62 ab.

Ausserdcm kann die logische Verbindung der Sammelleitungen MI, DI und ADS unter Programmsteuerung erwünscht sein, um Signalüberti*agungcn auf später beschriebenen Bahnen zu ermöglichen. Dazu sorgt die Samraelleitungs-Wahlschaltung 76 unter Steuerung des System-Mikroprozessors 62 für die Kommunikation zwischen den verschiedenen Sammelleitungen. Von der Multiprozessorverbindung 65 auf der Sammelleitung MI empfangene Signale können z.B. über die Sammelleitungs-Wahlschaltung 76 an die Sammelleitung DI übertragen werden für den Empfang durch den System-Mikroprozessor 62. Die Multiprozessorverbindung 65 und die Sammelleitungs-Wahlschaltung 76 sind ähnlich aufgebaut. Der System-Mikroprozessor 62 adressiert diese Einheiten während eines ersten Speicherzyklus und veranlasst sie, die Datenkommunikationswege aufzubauen, d.h., von DI nach MI, von IO nach MI usw. In nachfolgenden Speicherzyklen resultieren Speicherzugriffe in Datenübertragungen zwischen dem Seitespeicher 64, dem festen Speicher 19, Speicher 172, Register 173, 174 usw. und zwar byteweise über die Multiprozessorverbindung 65 oder die Sammelleitungs-Wahlschaltung 76 oder beide.

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Der Speicheradressraum des Mikroprozessors 170 kann 8k-ßytcs betragen. Die unteren 2k Bytes können wie in Fig. 8 gezeigt aufgebaut und adressiert werden. Die übrigen 6k Bytes werden als eine Einheit auf Byte-Basis für die Programmsteuerung adressiert. Wenn weitere Arbeitsregister iin Arbeitsraum gebraucht werden, wie es in Fig. 8 gezeigt ist, kann die Wiederholung der EA-Register oder des Diagnoseraumes auf weniger als die gezeigten Zonen beschränkt werden. Wenn die Kopierer-Mikroprozessoreinheit 53Λ z.B. so programmiert ist, dass die gesamte Ein- und Ausgabe durch Programme erfolgen kann, die ihren Arbeitsraum in den Zonen 1 haben, dann kann die wiederholte Ein-Ausgabe in den Zonen 2 und 3 weggelassen und dieser Adressraum dem Arbeitsregister zugeordnet werden.

Um die Programmierung des System-Mikroprozessors 62 zu vereinfachen, kann hier auf die oben beschriebene Aufteilung des Adressraumes für die Adressierung des Mikroprozessors 170 in der Kopierer-Mikroprozessoreinheit 53A verzichtet werden. Der System-Mikroprozessor 62 kann einen Adressraum in seinem Instruktionswort haben, der 4k Bytes adressieren kann. Der Speicherraum innerhalb des Kopierer-Mikroprozessors 53A, der die Diagnoseregister und die Eingabe/Ausgaberegister 173, 174 enthält, ist dementsprechend in erste und zweite Segmente unterteilt. Da die Adressierung der Speichereinheiten innerhalb von 53A nach A rt eines Uberwachers erfolgen kann, kann die Adressierung auf mehrere Bytes als eine adressierbare Einheit beschränkt werden. So können beispielsweise 8, 16, 32 oder 64 Bytes als eine adressierbare Einheit ausgewählt werden.

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Dann kann also ein einziges Byte alle Register von 53A adressieren, die im Adressraum in jedem der beiden Segmente enthalten sind. Da die MPMC eine Breite von einem Byte hat, bildet eine solche Wahl eine bequeme Adressanordnung für den System-Mikroprozessor 62, Die wiederholten Adressen im Adressraum für die Adressierung des Mikroprozessors 170 stehen natürlich auch dem System-Mikroprozessor 62 zur Verfügung, d.h. , die Eingaberegister 173 sind durch eine von vier Speicheradressen sowohl vom System-Mikroprozessor 62 als auch vom Mikroprozessor 170 adressierbar. Der System-Mikroprozessor 62 braucht nur eines der EA-Register, den Diagnoseraum oder der CMOS-Adressen in einer Speicherzone des Kopierer-Mikroprozessor s 53A zu adressieren, um ein Programm zu erreichen, das diesen Speicherprogramm raum benutzt.

Sammellcitungssteucrungen

Die Multiprozessorverbindung 65 und die Sanimelleitungs-Wahlschaltung 76 sind beide in Fig. 10 gezeigt. Die Sammclleitungs-Wahlschaltung 76 enthält einen Decodierer 105, der auf Signale vom Systcm-Hikroprozessor 62 über die Steuerleitungen 103 anspricht. Der Decodierer 104 gibt wiederum Signale aus zum Steuern von zwei AO-Schaltungen 105 und 106, um die ein Byte grossen Sammelleitungen MI und DI wahlweise anzuschliessen und den Arbeitsspeicher 64 über Λ0 106 und die Spcicherausgangsleitung 102 mit dem Arbeitsspeicher 164 zu verbinden. Bei diesen Verbindungen steuert der System-Mikroprozessor 62 vollständig die Sammelleitungsverbindungen und somit den Datenfluss in der

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Multiprozessor^Icucrun;; 15 über Mikrocode oder andere Programmierungen. Die Leitungen 103 führen das Signal CWRT, wodurch im aktiven Zustand

angezeigt wird, dass der System-Mikroprozessor 6Z Signale liefert, die in den Arbeitsspeicher 64, die Eingabe/Ausgabe usw. zu schreiben sind. Die Leitung POR gibt an, dass Maschinenschaltungen eine Rückstellung bei Stromeinschaltung einleiten und die Sammelleitungesverbindungen zur

Initialisierung der MTMC für den Betrieb aufzubauen sind. Im allgemeinen werden die von NVS 19 über MI empfangenen Signale in den Speicher 64 geschrieben. Die Original-Eingabeoptik 12 zeigt auf ihrer Signalleitung an, dass der Zyklus des System-Mikroprozessors 62 der Adresszyklus ist, d.h., eine Speicheradresse wird auf den Arbeitsspeicher 64 gegeben. DAiICY besagt, dass Direktzugriff 64\ Zugriff zum Arbeitsspeicher 64 hat. Phase 1 XCC sowie Phase 2 DMAM sind Taktzyklen entsprechend den Phasen 1 und 2 des SystemtakLgebers. ClINSW führt ein die Zeit definierendes Signal, in der Daten auf der DI während des Systemtaktes Phase 2 gültig sind. Die Leitungen INHDI und INIIIO führen spezielle Prüf Steuersignale zum Prüfen der Schaltungen und werden daher hier nicht näher beschrieben.

Der Decodierer 104 spricht auf die verschiedenen Signale auf den Leitungen 103 an und betätigt, wie beschrieben, die AOs 105 und 106. Der liingabeteil Al der Λ0 105 verbindet DI mit MI so, dass die anderen Eingänge zum Kingabeteil Al, DI sind und der Ausgang direkt mit MI verbunden ist. In ähnlicher Weise verbindet der Eingabeteil Λ2 der AO 105, DI mit MI unter Steuerung des DMA-Speicherzugriffs. Ausserdem erkennt der Decodierer 104 an Steuersignalen vom System-Mikroprozessor 62, dass die Verbindung mit DI in Ordnung ist.

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AO 106 verbindet wahlweise IOX von der Multipro/.essorvcrbindung 65 mit MI oder dem Ausgang des Speichers 64. Der Eingabeteil Al leitet das IOX-Kmpfangssignal, sobald 10 in der Leitung vom Decodierer 1OA und I)I aktiv sind. Weiter wird der Eingabeteil A2 aktiviert, wenn der Decodierer 104 anzeigt, dass es nicht IO ist, sondern eine Speicherreferenz.

Im Speicher 64 läuft der Zyklus kontinuierlich und AO 106 leitet wahlweise ihre Ausgaben von der Sammelleitung DI während der Eingabeoperationen, d.h., wenn Signale von IOX an MI zu übertragen sind.

Die Multiprozessorsteuerung 65 ist ähnlich aufgebaut. Der Decodierer 110 spricht auf Signale auf den Leitungen 103 vom System-Mikroprozessor 62 an, wie sie in der Zeichnung dargestellt sind, und auf die ADS-Adressignale und aktiviert die UND-Glieder 111 zum Leiten von Signalen von der E/A-Sammelleitung auf die Leitung IOX und durch AO 106. In ähnlicher Weise reagiert der Decodierer 112 auf Signale auf den Steuerleitungen 103 vom System-Mikroprozessor 62, auf die ADS-Signale, um die UND-Glieder 113 so zu schalten, dass sie die Signale der DI-Saminelleitung an die ΙΟ-Sammelleitung der CMC weiterleiten. Im allgemeinen arbeitet die Multiprozessorverbindung 65 in zwei Phasen. Die erste Phase ist die Adressierphase, die zweite Phase die Datenübertragungsphase. Die Adresse des Speichers in der CMC, der den ROS-Steuerspeicher 171, den Arbeitsspeicher 172, die Register 173, enthält, wird im MPC-Register 114 zur ADS-Zeit 12 von der Sammel- . leitung ADS festgesetzt. WeitereSteuersignale werden über die DI

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gegeben. Das lirc-Regi ster 114 liefert neine Ausgangssignale an die Sammelleitung ASL, um die oben erwähnten Moduln zu adressieren. Bei dem nächsten und den folgenden Zyklen werden Daten über die UND-Glieder 113 von der Sammelleitung DI zur Sammelleitung IO übertragen, wie es durch die vom MPC-Register 114 an die ADC gegebenen Adressen angegeben wird.

Das MPC-Rcgister 114 enthält ein Steuerbit (nicht dargestellt), das den Mikroprozessor 170 durch Abgabe eines Sperrsignales über die Leitung 114 sperrt. Dieses Sperrsignal stellt den Speicherraum des CMC 61 dem System-Mikroprozessor 62 zur Verfugung zur Ausübung der kompletten Steuerung, zur Sammlung von Informationen, zur Durchführung von Diagnosen und zum Laden von Programmen.

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Claims (12)

1. PATENTANSPRÜCHE

   j I. J Speichereinheit für Datenverarbeitungsanlagen, deren Adressraum

   in verschiedene logische Speicherzonen aufgeteilt ist, dadurch gekennzeichnet, dass in mindestens zwei Zonen (ZONE O ... 3, Fig. 8) ein oder mehrere Speicherbereiche (6, 14, 22, 30; 7, 15, 23, 31; Fig. 8) vorhanden sind, deren Adressierung jeweils gemeinsam für alle Zonen erfolgt.
2. 2. Speichereinheit nach Anspruch 1, dadurch gekennzeichnet, dass zur gemeinsamen Adressierung alier Speicherbereiche die Speicheradresse in einen Zonenteil und einen Bereichsteil aufgespalten und der Bereichsteil alleine zur Adressierung verwendet wird.
3. 3. Speichereinheit nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die gemeinsam adressierbaren Speicherbereiche Eingabe/-Ausgaberegister sind.
4. 4. Speichereinheit nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die gemeinsamen Speicherbereiche Verbindungsregister zur Kommunikation mit mindestens einem weiteren Prozessor sind.
5. 5. Speichereinheit nach Anspruch 4, dadurch gekennzeichnet, dass die weiteren Prozessoren mit den ihnen zugeordneten Verbindungsregistern in allen Zonen kommunizieren.
6. 6. Speichereinheit nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass mindestens ein weiterer Prozessor ein Diagnoserechner ist.
7. 7. Speichereinheit nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass einer der weiteren Prozessoren ein Steuer-

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   ORIGINAL INSPECTED

   prozessor für das Gesamtsystem ist, dessen Speicher nicht in Zonen aufgeteilt ist und der keine gemeinsam adressierbare Speicherbereiche aufweist.
8. 8. Speichereinheit nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die verschiedenen Speicherbereiche der logischen Zonen auf verschiedene physikalische Speichermedien abgebildet sind.
9. 9. Speichereinheit nach Anspruch 8, dadurch gekennzeichnet, dass die Eingabe/Ausgaberegister, die Verbindungsregister sowie die jeweils einer Zone exklusiv zugehörigen Bereiche (Arbeitsregister, Fig. 8) jeweils auf verschiedenen Speichermedien mit zugehörigen Decodierern (Fig. 7) gespeichert werden.
10. 10. Speichereinheit nach Anspruch 9, dadurch gekennzeichnet, dass die Decodierer der den gemeinsamen Speicherbereichen zugeordneten Speichermedien jeweils nur die Bereichsteile der Adresse decodieren.
11. 11. Speichereinheit nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass das Speichermedium für die jeder Zone exklusiv zugeordneten Speicherbereiche in Zonen aufgeteilt ist und der zugeordnete Decodierer alle Bits des Adresswortes (Bereichsteil und Zonenteil) decodiert.
12. 12. Speichereinheit nach einem oder mehreren der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass sie Teil eines Steuerrechners (53A, Fig. 1) für Kopiergeräte ist und mit einem Prüfgerät (254) in Verbindung steht, wobei das Kopiergerät an die Eingabe/Ausgaberegister und das Prüfgerät an die Verbindungsregister angeschlossen ist.

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