DE2739586A1 - Statischer inverter mit isolierschicht-feldeffekttransistoren und verfahren zur herstellung - Google Patents

Description

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Statischer Inverter mit Isolierschicht-Feldeffekttransistoren und Verfahren zur Herstellung

Die Erfindung bezieht sich auf mit Isolierschicht-Feldeffekttransistoren (IGFET) aufgebaute statische Inverterschaltkreise mit einer verbesserten Laststromcharakteristik entsprechend dem Oberbegriff des Patentanspruchs 1, sowie auf ein zugehöriges Herstellungsverfahren.

Ein bei Inverterschaltungen mit Isolierschicht-Feldeffekttransistoren zu beobachtender wesentlicher Nachteil besteht darin, daß diese Schaltungen relativ schlechte Stromtreibereigenschaften aufweisen. Ein Isolierschicht-Feldeffekttransistor (IGFET) stellt praktisch einen modulierten Widerstand dar, so daß derartige IGFET-Schaltungen große RC-Zeitkonstanten aufweisen, insbesondere während des Schaltübergangs beim Abschalten kapazitiver Lasten. Dieser Mangel fällt besonders dann ins Gewicht, wenn ein solcher IGFET-Inverter aus sog. off-chip-Treiber für einen hochintegrierten Schaltkreis eingesetzt wird, d.h., nicht direkt mit der jeweiligen integrierten Schaltung zusammen ausgebildet ist, deren Kapazitäten er aufladen muß. Im folgenden soll kurz auf die nach dem Stande der Technik verfügbaren derartigen IGFET-Inverterschaltungen eingegangen werden.

Der einfachste IGFET-Inverterschaltkreis besteht aus einem in Reihe zu einem IGFET vom Anreicherungstyp geschalteten Widerstand. Der Source-Anschluß des IGFET wird dabei an ein Referenzpotential bzw. Massepotential gelegt und der Widerstand liegt an einer Drain-Spannungsquelle. Die Ausgangsspannung dieser Schaltung wird am Verbindungspunkt zwischen dem Widerstand und

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dem IGFET abgenommen. Im Ausschaltzustand des Anreicherungstransistors liegt die Ausgangsspannung praktisch auf dem Drainpotential der Versorgungsspannung, was typisch dem logischen "Eins"-Pegel entspricht. Wird der Anreicherungstransistor eingeschaltet, wird der Ausgang (unter Voraussetzung eines N-Kanal-Transistors) auf einen Spannungspegel abgesenkt, der in der Nähe der Bezugsspannung liegt und typisch dem logischen "Null"-Pegel entspricht. Dieser Spannungspegel für den logischen "Null"-Zustand hängt von dem Widerstandsverhältnis des Anreicherungs-IGFET und dem Lastwiderstand ab. Obwohl die Verwendung eines einfachen Widerstandes als Lastelement den Vorteil aufweist, daß einer der Ausgangspegel gleich der Drain-Versorgungsspannung ist, erweist sich ein solcher Schaltkreis nicht als günstig in einer integrierten Schaltungsausführung. Ein aus Verlustleistungsgründen zur Erzielung eines ausreichend hohen Widerstandswertes vorzusehendes Diffusionsgebiet auf dem Halbleiterchip würde nämlich einen erheblichen Anteil der Halbleiteroberfläche erfordern.

Als Ersatz für einen derartigen diffundierten Lastwiderstand ist die Verwendung eines Anreicherungs-IGFET bekannt, dessen Gate- und Drain-Anschlüsse miteinander verbunden an der Drain-Versorgung sspannung liegen. Diese Schaltung weist jedoch den Nachteil auf, daß der Spannungspegel für die logische "Eins" am Ausgang nur ein Potential erreichen kann, das der Drain-Spannung abzüglich des Wertes einer Schwellenspannung des Last-IGFET entspricht, wobei die Schwellenspannung in typischen Fällen größer als ein Volt ist. Ein weiterer Nachteil liegt darin, daß der Ausgangsstrom des Lastelementes sehr schnell abnimmt, wenn die Spannung am Ausgangsknoten und damit das Source-Potential des Last-IGFET in Folge des stets in seinem Sättigungsbereich vorgespannten Lasttransistors zunimmt. Dieser Typ von Inverterschaltung wird deshalb auch als Inverter mit gesättigter Last bezeichnet.

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Eine weitere Ausführung des Lastelementes in einem IGFET-Inverterschaltkreis verwendet einen Anreicherungs-IGFET, dessen Gate an eine Spannung angeschlossen ist, die größer als die zugehörige Drain-Versorgungsspannung ist. Damit wird das Lastelement stets in seinem linearen Betriebsbereich vorgespannt, so daß der unerwünschte Laststromabfall entsprechend den Verhältnissen bei Schaltungen mit "gesättigter Last" entfällt. Demzufolge wird dieser Typ von Inverterschaltkreisen auch als Inverter mit linearer Last bezeichnet. Der Nachteil dieser Lösung besteht in dem Erfordernis einer zusätzlichen Spannungsquelle.

Eine weitere Ausführung nach dem Stand der Technik besteht in der Verwendung eines IGFET vom Verarmungstyp, dessen Gate und Source elektrisch verbunden sind, wodurch eine hinsichtlich der oben beschriebenen Lastelemente verbesserte Laststromcharakteristik mit größerer Stromlieferung erreichbar ist. Eine Inverterschaltung dieses Lastelementtyps weist einen Anreicherungs-IGFET mit demselben Kanal-Leitfähigkeitstyp wie das Lastelement vom Verarmungstyp auf, worüber der Ausgangsknoten mit der Source-Versorgungsspannung angeschlossen ist. Der Gate-Anschluß des Anreicherungstransistors dient als Eingang der Inverterschaltung. Wegen der Gate-Source-Verbindung des (Last)-Elements vom Verarmungstyp bleibt beim übergang der Ausgangsspannung auf dem Wert der Drain-Versorgungsspannung der Strom am Ausgang im wesentlichen konstant, wodurch die Schaltgeschwindigkeit des Inverterschaltkreises verbessert wird.

Schließlich benutzt ein weiterer IGFET-Inverterschaltkreis nach dem Stande der Technik ein Paar komplementärer IGFET- bzw. CMOS-Transistoren. Ein N-Kanal Anreicherungstransistor ist mit der am wenigsten positiven und ein P-Kanal Anreicherungstransistor mit der am meisten positiven Spannungsquelle verbunden, wobei die gemeinsamen Drain-Elektroden den Ausgang bilden. Die Gate-Anschlüsse der Transistoren sind miteinander

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verbunden und erhalten das Eingangssignal zugeführt. Befindet sich das Eingangssignal auf seinem unteren Spannungspegel, ist der N-Kanal-Anreicherungstransistor ausgeschaltet und der P-Kanal-Anreicherungstransistor ist eingeschaltet, so daß am Ausgang der Spannungspegel der am meisten positiven Spannungsquelle vorliegt. Befindet sich das Eingangssignal auf seinem oberen Pegelwert, ist der N-Kanal-Transistor eingeschaltet und der P-Kanal-Transistor ausgeschaltet, so daß am Ausgang der Spannungspegel der am wenigsten positiven Spannungsquelle vorliegt.

Da im Ruhezustand jeweils eines der beiden Elemente dieses Transistorpaars stets ausgeschaltet ist, wird dieser Schaltkreistyp auch als dynamische Schaltung bezeichnet. Damit wird zum Ausdruck gebracht, daß er Verlustleistung nur während der eigentlichen Schaltzeiten aufnimmt. Im Gegensatz dazu benötigen die zuvor beschriebenen Schaltkxeistypen Verlustleistung sowohl während ihrer Schaltzeitpunkte als auch im Ruhezustand, weshalb man sie zu den Schaltkreisen vom sog. statischen Typ rechnet.

Eine Lösung des hier angesprochenen Problems, wonach IGFET-Halbleiterschaltungen mit off-chip-Treibern benötigt werden, die ausreichend große Ströme zur Bewältigung der Kapazitätsaufladungen liefern können, besteht in dem Einsatz von Bipolartransistoren für die Treiberzwecke in einem hybriden IGFET/ Bipolarkonzept. Wegen der höheren Kosten im Zusammenhang mit der Notwendigkeit einer zusätzlichen Bipolarprozeßlinie wurde dieser Lösungsweg nicht allgemein beschritten.

Es ist Aufgabe der Erfindung, einen mit Isolierschicht-Feldeffekttransistoren aufgebauten Inverterschaltkreis mit weiter verbesserter Lastcharakteristik bereitzustellen. Die Signalverzögerung pro Schaltkreisstufe soll reduzierbar sein und im Vergleich zu den üblicherweise zusätzlich vorzusehenden Bipolar-

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Prozeßschritten soll eine hinsichtlich der Kosten günstigere, FET-Fabrikation möglich sein.

Die zur Lösung dieser Aufgabe wesentlichen Merkmale samt vorteilhaften Weiterbildungen finden sich in den Patentansprüchen.

Zusammengefaßt wird nach der Erfindung ein statischer IGFET-Inverterschaltkreis mit verbesserter Lastcharakteristik dadurch erhalten, daß man den Substratbereich des Lastelementes für den Anreicherungs-/Verarmungstyp IGFET-Inverter isoliert auslegt und eine elektrische Verbindung zwischen der Source des jeweiligen IGFET mit seinen^ isolierten Substratbereich herstellt. Der statische Inverterschaltkreis enthält einen IGFET vom Anreicherungstyp, der in einem ersten Substratbereich ausgebildet ist und hinsichtlich seines Drain-Anschlusses mit einem Ausgangsknoten, hinsichtlich seines Source-Anschlusses mit einer ersten Versorgungsspannungsquelle und hinsichtlich seines Gate-Anschlusses mit einem Eingangssignal-Anschluß verbunden ist. Der betreffende erste Substratbereich liegt an einem ersten Substratpotential. In einem zweiten, von dem ersten isoliert vorgesehenen Substratbereich ist ein IGFET-Lastelement vom Verarmungstyp vorgesehen, dessen Drain-Anschluß auf einem zugehörigen Drain-Potential liegt und dessen Source und Gate mit dem betreffenden Substratbereich sowie dem Ausgangsknoten des InverterSchaltkreises verbunden sind. Auf diese Weise wird beim Spannungsanstieg am Ausgangsknoten die Source-Substratvorspannungszunahme des Lastelementes beseitigt, woraus letztlich die verbesserte Lastcharakteristik für den Inverterschaltkreis resultiert.

Für einen derartigen Inverterschaltkreis sind verschiedene Ausführungsformen angegeben. Es können sowohl das Lastelement als auch das aktive Schaltelement denselben Leitfähigkeitstyp bezüglich des Kanals aufweisen, nämlich einen N-Kanal oder

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alternativ einen P-Kanal. Es kann auch ein paar komplementärer Feldeffekttransistoren verwendet werden, wobei der Anreicherungstransistor als aktives Schaltelement, z.B. als N-Kanal-Transistor, und für das Lastelement ein Verarmungstransistor als P-Kanal-Transistör bzw. in umgekehrter Zuordnung eingesetzt wird. Die elektrische Isolation zwischen den betreffenden Substratbereichen kann durch einen gesperten PN-Übergang allein oder in Kombination mit einer dielektrischen Isolation oder durch Verwendung eines isolierenden Substrats erzielt werden. Schließlich besteht eine bevorzugte Ausführungsform darin, den als aktives Schaltelement dienenden Anreicherungs-Transistor in einem kleinen Isolationsbereich und den als Lastelement dienenden Verarmungstransistor im hauptsächlichen HalbleiterSubstratbereich anzuordnen.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.

Es zeigen:

Fig. 1A ein Schaltbild eines ersten Ausführungsbeispiels des verbesserten InverterSchaltkreises, bei dem sowohl das Last- als auch dc*s aktive Schaltelement denselben Kanalleitfähigkeitstyp aufweisen;

Fig. 1B eine Illustration der Laststromcharakteristik für den Schaltkreis von Fig. 1A;

Fig. 2 einen Querschnitt durch die Halbleiterausführung des InverterSchaltkreises von Fig. 1A;

Fign. 3A das Schaltbild sowie die Laststromcharakteristik und 3B eines erfindungsgemäß verbesserten mit komplementären Transistoren aufgebauten InverterSchaltkreisesj

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Fign. 4A Ausführungsbeispiele für die komplementären Transisto- und 4B ren im verbesserten Inverterschaltkreis entsprechend Fig. 3A und

Fign. 5A am Beispiel des Inverterschaltkreises von Fig. 1A bis 5E in einer Folge von Querschnitten eine Illustration der Verfahrensschrittfolge bei der Herstellung.

Bevorzugt werden bei den hier beschriebenen Schaltkreisen Anreicherungsund Verarmungstransistoren vom N-Kanaltyp eingesetzt. N-Kanal-Anreicherungstransistoren werden hergestellt, indem beabstandet N-Typ Source und Draingebiete in ein Substrat vom Wyp eindiffundiert werden, über dem Kanalgebiet zwischen Source und Drain wird eine Isolierschicht, z.B. aus Siliciumdioxid, und darüber eine leitende Gate-Elektrode gebildet. Unter der Annahme, daß das Sourcegebiet eines solchen Transistors auf Massepotential liegt und das Draingebiet auf einen positiven Spannungswert vorgespannt ist, wird

der Transistor stets dann leitend werden, wenn seine Gate-Source-Spannung V positiver ist als die Schwellenspannung V_,, wobei V_T einen positiven Wert aufweist. Ist V_G_ geringer als V , wird praktisch keine Stromleitung auftreten.

N-Kanal Isolierschicht-Feldeffekttransistoren vom Verarmungstyp weisen im wesentlichen denselben Aufbau auf, wie oben beschrieben wurde, jedoch mit der Ausnahme, daß zwischen den diffundierten Gebieten ein normalerweise mittels Ionenimplantation hergestellter N-Kanal besteht. Ein Verfahren zur Implantation solcher N-leitfähiger Kanäle zur Herstellung von Verarmungstransistoren ist beschrieben im Artikel von L. Forbes "N-Channel Ion-Implanted Enhancement/Depletion FET Circuit and Fabrication Technology", im IEEE Journal of Solid State Circuits, Vol. SC-8, Juni 1973, Seiten 226 bis 230. N-Kanal Verarmungstransistoren weisen eine Schwellenspannung auf, die stets negativ ist, so daß sie bei Null-Spannung sowie negativen Gate-Source-Spannungen leitend sind. ^101976005 809812/0671

Im Rahmen der vorliegenden Erfindung können gleichermaßen auch P-Kanal Transistoren anstelle der beschriebenen N-Kanal Transistoren eingesetzt werden. P-Kanal Anreicherungs- und Verarmungstransi stören arbeiten in derselben Weise wie die entsprechenden N-Kanal Transistoren, jedoch mit der Ausnahme, daß die Spannungspolaritäten umgekehrt sind. Im Rahmen dieser Beschreibung entspricht deshalb die Bezeichnung "unterer Spannungspegel" der Source-Spannung, die üblicherweise Massepotential bedeutet, und der Ausdruck "oberer Spannungspegel" steht entsprechend für die Drain-Spannung, die für einen P-Kanal Transistor 'eine negative und für einen N-Kanal Transistor eine positive Spannung sein wird. Gelegentlich wird es zweckmäßig sein, die Drain-Spannungspegel mit "logischer Eins-Pegel" zu bezeichnen, was für einen P-Kanal Transistor eine Spannung im typischen Bereich von -5 bis -17 Volt und für einen N-Kanal Transistor einen typischen Bereich von +5 bis +17 Volt bedeuten wird. In gleicher Weise wird das Source- oder Massepotential gelegentlich zweckmäßig als "logischer Null-Pegel" bezeichnet werden, wobei dafür ein Bereich von 0 bis 2,2 Volt als positive Spannung für N-Kanal Transistoren bzw. als negative Spannung für P-Kanal Transistoren anzusehen ist.

Ein schematisches Schaltbild des verbesserten IGFET-Inverterschaltkreises nach einem Ausführungsbeispiel der Erfindung ist in Fig. 1A dargestellt, wobei die zugehörige Laststromkennlinie in Fig. 1B gezeigt ist. Zur Erleichterung des Vergleichs sind in Fig. 1B die entsprechenden Kurven für einen theoretisch idealen sowie einen üblichen Anreicherungs-ZVerarmungstransistor-Inverterschaltkreis mit aufgenommen. Der in Fig. 1A im Schaltbild gezeigte Inverterschaltkreis kann in einer in Fig. 2 im Querschnitt gezeigten Halbleiterstruktur _; realisiert werden. Der Inverterschaltkreis von Fig. 1A enthält einen AnreicherungsIGFET als aktives Element 2 in ■ einem ersten Bereich 4 des P-leitfähigen Halbleitersubstrats j 6. Der Anreicherungs-IGFET 2 ist mit seiner Drain 8 an j einen Ausgangsschaltungsknoten 10, mit seiner Source 12 an '

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ein Source-Potential, in diesem Fall Massepotential, und mit seinem Gate 14 an eine Eingangssignalspannung V_E angeschlossen. Dieser erste Bereich 4 des Substrats 6 liegt auf einem ersten Substratpotential V_ee. In einem zweiten Substratbereich 18, der von dem ersten Bereich 4 elektrisch isoliert ist, ist ein Verarmungs-IGFET als Lastelement 16 angeordnet. Für die elektrische Isolation des Verarmungstransistors 16 ist ein gesperrter PN-Übergang 20 vorhanden, der zwischen dem N-leitfähigen Isolationsdiffusionsgebiet 22 und dem P-leitfähigen Substrat 6 gebildet wird. Das Lastelement 16 vom Verarmungstyp weist eine Verbindung seiner Source 24 mit seinem Gate 26 auf, die elektrisch mit dem von dem PN-Übergang umgebenen isolierten Substrat 18 verbunden ist. Die Source 24, das Gate 26 sowie der isolierte Substratbereich 18 sind mit dem Ausgang 10 des Inverterschaltkreises gemäß der Anordnung in Fig. 2 verbunden. Die Drain-Elektrode 28 liegt an einer Drain-Versorgungsspannungsquelle V_D_.. Diese Drain-Spannung V__D kann wahlweise mit dem N-leitfähigen Isolationsdiffusionsgebiet 22 verbunden sein, um dessen Sperrvorspannungszustand in bezug auf das Substrat 4 aufrechtzuerhalten. In diesem Fall sollte zur Flächenreduzierung des Lastelementes vorteilhaft das Drain-Diffusionsgebiet 28 sowie das Isolations-Dlffusionsgebiet 22 miteinander verschmolzen werden.

Für den in Fig. 1A gezeigten verbesserten Inverterschaltkreis haben sowohl der Verarmungs-IGFET 16 wie auch der Anreicherungs-IGFET 2 denselben Kanal-Leitfähigkeitstyp, d.h., entweder einen P- oder einen N-Kanal.

Die Schaltung nach Fig. 1A beseitigt den Anstieg der Source-Substratvorspannung des Lastelemens 16 vom Verarmungstyp, und liefert so für den Inverterschaltkreis eine in Fig. 1B gezeigte verbesserte Lastcharakteristik.

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Die verminderte Stromlieferung eines konventionellen Anreicherungs-ZVerarmungs-IGFET-Inverterschaltkreises im Zustand des hohen Ausgangsspannungspegels (vgl. Fig. 1B) ist bewirkt durch einen entsprechenden Anstieg der Source-Substratvorspannung bei gleichzeitiger Verminderung der Drain-Source-Vorspannung. Nach den Maßnahmen der Erfindung wird der Anstieg der Source-Substratvorspannung beseitigt und damit die in Fig. 1B ebenfalls dargestellte verbesserte Charakteristik erhalten, da dann die Herabsetzung der Drain-Source-Vorspannung allein verantwortlich für den Ausschaltvorgang ist.

Die in Fig. 1A gezeigte Source-Substratverbindung des Lastelementes kann in üblichen Anordnungen nicht hergestellt werden, in denen sowohl das aktive Schaltelement 2 als auch das Lastelement 16 sich dasselbe Substrat teilen. Es ist vielmehr notwendig, das Substrat des Lastelementes 16 von dem Substratanteil für das aktive Schaltelement 2 zu isolieren. Das wird entsprechend der in Fig. 2 gezeigten Lösung durch Verwendung einer Isolationsdiffusion 22 bewirkt, die mit einer den entsprechenden PN-Übergang sperrenden Spannung V_DD verbunden wird. In Fig. 2 ist diese Anordnung für ein P-leitfähiges Substrat gezeigt. Bei näherer Betrachtung läßt sich feststellen, daß diese Isolationsstruktur mit dem Dotierungsgebiet 22 auch als NPN-Bipolartransistor benutzt werden kann. Demzufolge läßt sich das Kosten/Nutzenverhältnis einer hybriden IGFET/ Bipolartechnologie durch Einführung solcher Anreicherungs-/ Verarmungstyp-Inverterschaltkreise mit den dabei erzielbaren verbesserten Charakteristiken entsprechend Fig. 1B günstig verringern, da praktisch lediglich die nach dem Stande der Technik für die gemeinsame Integration vor Bipolar- und Feldeffekttransistoren erforderlichen zusätzlichen Verfahrensschritte nötig sind.

Ein Vergleich der erzielbaren Stufenverzögerungen der Schaltung nach Fig. 1A mit konventionellen Schaltungen dieser

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Art mit Anreicherungs-ZVerarmungstransistoren wurde bei einem Verlustleistungswert von 0,25 mW durchgeführt. Der Source-Drain-Abstand des aktiven Schaltelementes betrug bei dem vorgeschlagenen Schaltkreis 3,9 Mikrometer bei einer Gatebreite von 4,6 Mikrometer. Die entsprechenden Werte für das Lastelement waren 7,11 und 3,5 Mikrometer. Das Lastelement hatte eine Gate-Drain-Überlappungskapazität von 0,007 pF, eine Ausgangskapazität von 0,2 pF sowie eine Isolationskapazität von 0,03 pF. Für die Verzögerung eines derartigen Inverters wurde ein Wert von 10,5 ns im Vergleich zu 12 ns bei einem vergleichbaren konventionellen Inverter gefunden.

Bei den letztgenannten Werten liegen die Nominalwerte der Bauelementabmessungen zugrunde. Infolge von Prozeßveränderungen ergeben sich jedoch praktisch für alle Bauelemente Parameterverteilungskurven bzw. Streuungen, so daß man beim Schaltungsentwurf nicht selten von den ungünstigsten Werten als allgemeiner Annahme ausgehen muß. Bei nach den vorgeschlagenen Maßnahmen aufgebauten Inverterstufen gibt es in diesem Zusammenhang nicht nur verbesserte Nominalwerte sondern auch einen engeren Streuungsbereich. Dadurch, daß für das Lastelement nach dem Vorschlag die Source mit dem Substrat elektrisch verbunden ist, wird der Einfluß von DotierungsSchwankungen des Substrats auf die Schwellenspannung reduziert. Dagegen kann die Source-Substratvorspannung bei konventionellen Inverterstufen dieser Art so groß werden wie der Spannungsabfall zwischen Drain und Substrat während der Ausschaltphase. Eine Untersuchung der Parameter-Streubreiten vom Nominalwert des Stromes ergab 16 % nach dem Vorschlag und 25 % bei einem konventionellen Inverterschaltkreis.

In konventionellen CMOS-Schaltkreisen werden komplementäre Feldeffekttransistoren jeweils paarweise dynamisch betrieben, indem jeweils ihre Source-Gebiete mit den zugehörigen Substratbereichen verbunden werden, wobei die Drain-Anschlüsse miteinander verbunden den Ausgangsknoten und die Gate-Anschlüsse mit-MA 976 005 8 0 9 8 1 2 / 0 6 7 1

einander verbunden den Eingangsknoten bilden. Wenn das Eingangssignal vom positivsten Spannungswert V__ auf Massepotential absinkt, nimmt die Gate-Source-Vorspannung des Lastelementes zu, während die Drain-Source-Vorspannung von V__D auf Massepotential abnimmt. Während des größten Teils des Signalhubes arbeitet dieses konventionelle Lastelement damit in seinem linearen Bereich mit entsprechender Kennlinie (Fig. 3B).

Eine demgegenüber verbesserte, ebenfalls in Fig. 3B dargestellte Kennlinie kann dadurch erhalten werden, daß man das Paar komplementärer Feldeffekttransistoren entsprechend Fig. 3A zu einer statischen Betriebsweise zusammenschaltet. Dabei macht man sich vorteilhafterweise die bestehende Isolation zwischen dem N-Kanal und dem P-Kanal Transistor zunutze und verwendet einen P-Kanal Transistor vom Verarmungstyp mit einer üblichen Gate-Source-Verbindung. Damit entspricht dieser Inverterschaltkreis im wesentlichen dem in Fig. 1A dargestellten, wobei ein P-Kanal Transistor als Lastelement benutzt wird. Ausgehend von einem vorgegebenen CMOS-Herstellungsprozeß wird dazu lediglich ein zusätzlicher Fabrikationsschritt erfordert. Dieser besteht in der Verschiebung der ursprünglich negativen Schwellenspannung V-, des P-Kanal Transistors 50 auf einem positiven Wert, wozu ein entsprechender Maskierungs- und anschließender Bor-Implantationsschritt durchgeführt wird.

Der mit komplementären IGFET ausgeführte statische Inverterschaltkreis nach Fig. 3A besitzt als aktives Schaltelement 52 einen in einem ersten Bereich 54 eines Halbleitersubstrats 56 ausgebildeten N-Kanal-IGFET vom Anreicherungstyp. Dessen Drain-Elektrode 58 ist an einen Ausgangsknoten 60 angeschlossen, sein Source-Anschluß 52 liegt auf einem ersten Potential, in diesem Fall Massepotential, und sein Gate-Anschluß 54 ist mit einem Eingangsanschluß für das Eingangssignal V- verbunden. Das erste Gebiet 54 des Substrats 56 liegt an einem ersten Substratpotential, das nach dem Ausführungsbeispiel von Fig. 3A Massepotential darstellt und mit dem Potential des Source-An-

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Schlusses übereinstimmt.

Ein P-Kanal-IGFET vom Verarmungstyp ist als Lastelement 50 in einem zweiten Gebiet 68 des Halbleitersubstrats 56 vorgesehen, welches elektrisch von dem ersten Gebiet 54 isoliert ist. Der Source-Anschluß 70 für das Lastelement, sein Gate-Anschluß 72 und das zweite Gebiet des Halbleitersubstrats 68 liegen an einer zweiten Spannungsquelle V_DD· Der Drain-Anschluß 74 ist mit dem Ausgangsknoten 60 verbunden.

Dadurch, daß Gate, Source und Substrat des Verarmungselementes an einer festen Spannung liegen, wird die in Fig. 3B gezeigte verbesserte Charakteristik erzielt, weil bei einem Anstieg der Ausgangsspannung nur der Abfall der Drain-Source-Vorspannung den Laststrom vermindert.

In Abänderung des soeben beschriebenen Ausführungsbeispiels können die Leitfähigkeitstypen der Transistoren 50 und 52 in der oben erläuterten Weise umgekehrt werden, so daß der Transistor 50 ein N-Kanal-IGFET vom Verarmungstyp und der Transistor 52 ein P-Kanal-IGFET vom Anreicherungstyp wird.

Die elektrische Isolation zwischen dem ersten Gebiet 54 und dem zweiten Gebiet 68 des Substrats 56 kann entsprechend den in den Fign. 4A und 4B gezeigten Wegen erzielt werden. In Fig. 4A liegt ein P-leitfähiges Substrat 56 vor, in das ein N-leitfähiges Gebiet 68 eindiffundiert ist, das im vorhergehenden Text als zweites Gebiet im Substrat bezeichnet worden ist. Source 70, Gate 72 und dieses zweite Gebiet 68 des Substrats liegen an dem positiven Potential V_DD· Die Masseverbindung des ersten Gebiets 54 des Substrats 56 gewährleistet, daß der zwischen dem zweiten Gebiet 68 und dem Substrat 56 gebildete PN-Übergang gesperrt ist, wodurch die elektrische Isolation des P-Kanal-Lastelementes 50 vom Verarmungstyp von dem N-Kanalschaltelement 52 vom Anreicherungstyp bewirkt wird.

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Fig. 4B zeigt einen dazu entsprechenden Aufbau, der von einem N-leitenden Substrat ausgeht, indem ein P-leitendes Dotierungsgebiet 54' als isoliertes Substratgebiet für den N-Kanal Transistor eingebracht ist. Durch den Anschluß der positiven Spannung V_D_ an das Gebiet 68* des Substrates 56' und von Massepotential an das Gebiet 54' ist die elektrische Isolation der Substratbereiche durch einen PN-Übergang gewährleistet.

Weitere Möglichkeiten zur elektrischen Isolierung der Bauelemente 50 und 52 bestehen in der Anwendung der konventionellen Silicium-auf-Saphir-Technik oder indem man das entsprechende Bauelement mit einer dielektrischen Isolation umgibt.

Für eine derartige Ausführung eines statischen komplementären InverterSchaltkreises läßt sich die Frequenzgrenze, bis zu der die CMOS-Technologie ein besseres Verlustleistungs-Verzögerungsprodukt zeigt als statische Inverter, weiter anheben. In diesem Zusammenhang wird auf den Aufsatz "Comparison of MOSFET Logic Circuits" von P. W. Cook, D. L. Critchlow und L. M. Terman veröffentlicht im IEEE Solid State Circuits Journal, Vol. SC-8, Oktober 1973, Seiten 348 bis 355 hingewiesen. Mittels der hier vorgeschlagenen Maßnahmen läßt sich ein statischer CMOS-Inverterschaltkrels mit demgegenüber weiter verbesserten Eigenschaften aufbauen.

Im folgenden wird der Herstellungsprozeß für den in Fig. 1A dargestellten Schaltkreis näher beschrieben. Dieser Herstellungsprozeß erlaubt gleichermaßen die Herstellung von Schaltkreisen mit Isolierschicht-Feldeffekttransistoren wie auch mit Bipolartransistoren.

Wie in Fig. 5A dargestellt ist, wird von einem kristallographisch [100]-orientierten P-leitenden Substrat 80 ausgegangen. Darauf wird eine etwa 10OO 8 dicke thermische Siliciumdioxid-

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schicht 82 und darüber eine 1000 A* dicke Siliciumnitridschicht 84 aufgebracht. In einem zweiten Schritt wird eine erste Maskierung benutzt, um die öffnungen 86 und 88 zur Festlegung der Bereiche für den Verarmungs-IGFET 106 und den Bipolartransistor 107 abzugrenzen. Nach dem Ätzen der Siliciumnitridschicht 84 und der Siliciumdioxidschicht 82 wird eine wässrige Hydrazinlösung zum anisotropen Ätzen flacher Mulden 86 und 88 mit einer Tiefe von etwa 5 bis 6 Mikrometer angewandt .

Im dritten Verfahrensschritt werden Phosphor- oder Arsendotierungsstoffe eingebracht, um die N-leitfähigen übergänge 90 und 92 zu bilden, welche die im zweiten Verfahrensschritt geätzten Mulden 86 bzw. 88 vollständig umgeben. Der in Fig. 5A dargestellte Querschnitt gibt die bis dahin erhaltene strukturelle Anordnung wieder.

Der vierte Behandlungsschritt beginnt mit dem Abätzen der im vorangegangenen Phosphordiffusionsschritt gewachsenen Glasschicht, worauf ein P-leitfähiges Epitaxieschichtmaterial 94 auf die Struktur nach Fig. 5A aufgebracht wird, um die Mulden 93 und 95 bis auf die Höhe der ursprünglichen Substratoberfläche aufzufüllen, vgl. Fig. 5B. Die Epitaxieschicht 94 entsteht als polykristalline Siliciumschicht über den sog. Feldbereichen, wo die einkristallin orientierten Substratbereiche 80 nicht freigelegt waren, sondern durch die zusammengesetzten Schichten 82 und 84 abgedeckt waren. Der spezifische Widerstand der Schicht 94 ist in erster Linie durch Schwellenspannungsbetrachtungen bestimmt. Als nächstes wird eine etwa 1000 8 dicke thermische Siliciumdioxidschicht 96 auf die Siliciumschicht 94 aufgebracht, und anschließend darauf eine etwa 1000 8 dicke Siliciumnitridschicht 98.

Im fünften Behandlungsschritt wird eine zweite Maskierung eingesetzt, um innerhalb der P-leitfähigen Mulden 86 und 88 jeweils einen Bereich abzugrenzen. Durch Plasmaätzen der Silicium-MA 976 005 8 0 9 812/0671

nitridschicht 98 sowie der Silicivimdioxidschicht 96 außerhalb dieses Bereichs wird zwischen der verbleibenden Nitrid- und Oxidschicht auf den aufgefüllten P-leitfähigen Mulden 93 und und den Rändern der in beiden Behandlungsschritten hergestellten öffnungen ein Rahmen festgelegt, vgl. Fig. 5C.

Im sechsten Behandlungsschritt wird wieder ein anisotroper Ätzvorgang durchgeführt, um die polykristalline Siliciumschicht 94 auf den Feldbereichen zu entfernen und um die Isolationsgruben 100 und 102 in dem im fünften Behandlungsschritt definierten Rahmen zu ätzen. Im Gegensatz zum zweiten Behandlungsschritt wird die selbstbegrenzende Eigenschaft des anisotropen Ätzvorgangs ausgenutzt, um V-förmige Vertiefungen herzustellen, deren Tiefe von der Breite der öffnungen abhängt. Beispielsweise sollte der Rahmenbereich etwa 2,8 Mikrometer breit sein, um eine 2 Mikrometer tiefe Vertiefung zu erhalten. Mit Ausnahme des einleitenden Diffusionszyklus nach dem Behandlungsschritt 3, ist diese Technik des Ätzens und Wiederauffüllens unter Verwendung eines anisotropen Ätzmittels und epitaxialen Niederschiagens praktisch erfolgreich durchgeführt und beispielsweise abgehandelt in dem Aufsatz "A New CMOS Technology using Anisotropie Etching of Silicon" von M. J. DeClercg, in der Zeitschrift IEEE Journal of Solid State Circuits, Vol. SC-10, August 1975, Seiten 191 bis 197.

Der siebente Behandlungsschritt besteht entsprechend der Darstellung in Fig. 5D in der zur Auffüllung der Isoliergruben und 102 vorgesehenen Bildung der thermischen Siliciumdioxidschichten 104. Da etwa 40 % dieses Oxidwachstums in die SiIiciumoberfläche hineingerichtet ist, wird ein Teil der Isolierschichtdiffusionsbereiche 90 und 92 an den Rändern in Siliciumdioxid umgebildet. Dieser Verlust wird teilweise durch den daraus resultierenden tieferen Obergang und die Phosphoranreicherung an der Nahtstelle kompensiert.

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Fig. 5D zeigt den resultierenden Querschnitt mit den P-leitfähigen Bereichen 93 und 95, die in dem Ausgangssubstrat 80 durch eine Kombination von PN-Ubergängen 90 und 92 zusammen mit den mit dielektrischem Material gefüllten Vertiefungen 100 und 102 isoliert sind.

Ausgehend von dem bis hierher erreichten Schichtaufbau kann die Struktur einem der mehreren vorhandenen IGFET-Prozesse unterworfen werden, z.B. einem mit Ausbildung eines Silicium- oder Metall-Gates. Der Einfachheit halber wird in der Folge ein Verfahren mit einem Metall-Gate für die übrigen Verfahrensschritte zugrunde gelegt.

Der achte Behandlungsschritt besteht in einem kurzen Eintauchätzen in warmer Phosphorsäure, um die Siliciumnitridschichten 84 und 98 zu entfernen. Im neunten Behandlungsschritt wird eine Siliciumdioxidschicht 108 in den Feldbereichen mit einer Dicke von etwa 2000 A gebildet und anschließend unter Benutzung eines dritten Maskierungsvorganges eine öffnung für die Diffusion des Emitters 110 des Bipolartransistors 107 bis zu einer Tiefe von etwa 1,5 Mikrometer gebildet. Im zehnten Behandlungsschritt wird eine vierte Maskierung eingesetzt, um die entsprechenden öffnungen für die anschließende Diffusion der Source-Gebiete 112 und 116 sowie der Drain-Gebiete 114 und 118 auf eine Tiefe zwischen 1,5 und 2 Mikrometer herzustellen. Gleichzeitig mit dem Eintreiben der Dotierungsstoffe wird das sog. Feldoxid bis zu einer Dicke von etwa 6000 S gebildet. Da an dem Isolationsdiffusionsbereich 92 die Drain-Versorgungsspannung anliegt, ist es nötig, den Abstand zwischen diesem Diffusionsgebiet und dem unteren Rand des Source-Gebietes 116 so groß vorzusehen, daß kein elektrischer Durchschlag auftritt. Für eine vorgegebene Substratdotierung beträgt dieser Abstand etwas weniger als der minimal zulässige Source-Drainabstand. Im Gegensatz dazu muß das Emitter-Diffusionsgebiet 110 etwa einen Mikrometer vom Kollektorgebiet 90 ba-

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abstandet sein. Auf diese Weise ergeben sich bezüglich einer hohen Durchschlagspannung und geringer Basisweite gegenläufige Anforderungen, wenn der minimal zulässige Source-Drain-Abstand größer als 1,5 Mikrometer ist. In dem Fall kann es erforderlich sein, separate Maskierungen in den genannten Behändlungssehritten 9 und 10 zur Erzielung der gewünschten vertikalen Dotierungsprofile für beide Bauelemente zu verwenden

Im elften Behandlungsschritt wird mittels einer fünften Maskierung die Definition der Gates 120 und 122 sowie der Anschlußöffnungen 124, 126, 128, 130, 132, 134, 136 und 138 vorgenommen. Die Anschlußöffnung 124 für das Source-Gebiet des Lastelementes 106 überlappt den P-leitfähigen Bereich 95, um die elektrische Source-Substratverbindung herzustellen.

Im zwölften Behandlungsschritt werden thermische Siliciumdioxidschichten 128 und 130 für das Gate-Dielektrikum bis zu einer Dicke von etwa 700 8 gebildet.

Im dreizehnten Verfahrensschritt wird eine sechste Maskierung zur Definierung einer öffnung für die Implantation des N-Kanal gebiets 97 des Lastelementes 106 durchgeführt. Diese Implan-

12 tation wird mit einer Phosphor-Dosierung von 1,7 · 10 Ionen/

2 '

cm bei 70 keV durchgeführt, um die Schwellenspannung auf etwa -2 Volt für das Lastelement 106 vom Verarmungstyp einzustellen.

Im vierzehnten Behändlungsschritt werden zwei weitere Maskierungen durchgeführt, um die Kontaktlöcher für die Metall-Gate- ■■ Flächen sowie für die Leiterzugmuster festzulegen. Eine Querschnittdarstellung der sich ergebenden resultierenden Struktur \ der Halbleiteranordnung ist in Fig. 5E gezeigt. j

Zusammenfassend ist festzustellen, daß damit eine Schaltkreis-Konfiguration unter Einsatz von Anreicherungs- und Verarmungstransistoren angegeben ist, die verbesserte Stromlleferungs-

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eigenschaften aufweist. Für die Herstellung dieser Schaltung (en) können hybride IGFET/Bipolar- oder CMOS-Verfahren eingesetzt werden. Der hier näher erläuterte Verfahrensablauf resultiert in minimalen Kapazitäten der Isolationsbereiche und verringert die Anzahl der Maskierungsschritte. Jie hauptsächlichen Vorteile der angegebenen Schaltungsanordnung und des Herstellungsprozesses lassen sich wie folgt zusammenfassen:

1. Relativ zu konventionellen Schaltkreisen dieser Art stehen etwa 60 % mehr Strom am Ausgang zur Verfügung.

2. Die Stufensignalverzögerung ist um 10 % herabgesetzt.

3. Die Streuung der Stromwerte und damit die Verteilung der Stufenverzögerungszeiten ist erheblich eingeschränkt.

4. Der für die CMOS-Technologie gegebene Frequenzbereich wird nach oben erweitert.

5. Für off-chip-Treiberzwecke, lineare Schaltungen oder Pufferstufen zwischen IGFET-Schaltungen und anderen Schaltkreistechnologien stehen gegebenenfalls mit dem Prozeß kompatible Bipolar-Bauelemente zur Verfügung.

6. Die Substratdotierung des Lastelementes kann unabhängig von der des aktiven Schaltelementes gewählt werden, wodurch sich eine besondere Anpassung der entsprechenden Bauelementanforderungen erreichen läßt.

7. Für den hier beschriebenen Prozeßablauf ist lediglich eine zusätzliche Maske relativ zu einem hybriden IGFET-Bipolarprozeß basierend auf dreifach diffundierten Transistoren erforderlich.

8. Es lassen sich in Abweichung von dem beschriebenen Prozeßteil für die Herstellung der IGFET auch andere Prozeßalternativen, z.B. mit einem Silicium-Gate, einsetzen.

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Claims (9)

PATENTANSPRÜCHE

1. Statischer Inverterschaltkreis in integrierter Halbleiteranordnung mit einem ersten Isolierschicht-Feldeffekttransistor vom Anreicherungstyp als aktives Schaltelement, dessen Gate mit dem Schaltungseingang verbunden ist, und mit einem hinsichtlich seiner Drain-Source-Schaltstrecke zur Schaltstrecke des ersten Feldeffekttransistors in Reihe liegenden zweiten Isolierschicht-Feldeffekttransistor vom Verarmungstyp als Lastelement, deren gemeinsamer Verbindungspunkt den Schaltungsausgang darstellt, dadurch gekennzeichnet, daß der das Lastelement darstellende zweite Feldeffekttransistor (16, 50) in einem von dem Substratgebiet (4, 54) des ersten Feldeffekttransistors (2, 52) elektrisch isolierten Substratgebiet (18, 68) innerhalb des gemeinsamen Substrates (6, 56) angeordnet ist und daß für den zweiten Feldeffekttransistor eine elektrische Verbindung seines isolierten Substratgebietes mit seiner Source (24, 70) besteht, so daß mit dem Umschalten des ersten Feldeffekttransistors in den Sperrzustand keine Source-Substrat-Vorspannungserhöhung des zweiten Feldeffekttransistors verbunden ist.

2. Inverterschaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß zur elektrischen Isolation des Substratgebietes des das Lastelement darstellenden zweiten Feldeffekttransistors ein dieses Gebiet umgebender PN-Übergang vorgesehen ist, an den ein Sperrpotential, vorzugsweise das Drainpotential des zweiten Feldeffekttransistors, angelegt ist.

3. Inverterschaltkreis nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur elektrischen Isolation des Substratgebietes des zweiten Feldeffekttransistors zumindest teilweise ein dieses Gebiet umgebender Bereich aus

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dielektrischem Material vorgesehen ist.

4. Inverterschaltkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die beiden jeweils in Reihe zueinander liegenden Feldeffekttransistoren einer Inverterstufe den gleichen Kanal-Leitfähigkeitstyp aufweisen.

5. Inverterschaltkreis nach mindestens einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die jeweils beiden in Reihe geschalteten Feldeffekttransistoren einer Inverterstufe zueinander komplementäre Kanal-Leitfähigkeitstypen aufweisen.

6. Inverterschaltkreis nach mindestens einem der vorhergehenden Ansprüche dadurch gekennzeichnet, daß das Gate des das Lastelement darstellenden zweiten Isolierschicht-Feldeffekttransistors elektrisch mit seiner Source verbunden ist.

7. Verfahren zur Herstellung eines in integrierter Halbleiteranordnung aufgebauten Inverterschaltkreises mit einem ersten Isolierschicht-Feldeffekttransistor vom Anreicherungstyp als aktives Schaltelement und einem zweiten Isolierschicht-Feldeffekttransistor vom Verarmungstyp als Lastelement mindestens nach Anspruch 1, dadurch gekennzeichnet, daß durch einen ersten Maskierungsschritt auf der Oberfläche des gemeinsamen Halbleitersubstrats ein Bereich für die Position des Verarmungstyp-Transistors abgegrenzt und in einem anisotropen Ätzvorgang eine flache Mulde innerhalb der Abgrenzung in das Substrat geätzt wird, daß in die Muldenwandung ein Dotierungsstoff vom gegenüber dem Substrat entgegengesetzten Leitfähigkeitstyp eingebracht wird, um einen die Mulde umgebenden PN-Übergang zu bilden, daß anschließend die Muldenvertiefung durch Aufbringen von Epitaxiematerial des Leitfähig-

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keitstyps wie das Substrat die Muldenvertiefung bis zur Höhe des übrigen Substrats aufgefüllt wird, daß durch eine weitere Maskierungs sowie Ätz und Wiederauffüllbehandlung an den Rändern des derart abgegrenzten Bereichs der muldenförmigen Vertiefung eine diesen Bereich mindestens an der Oberfläche umgebende dielektrische Isolationsschicht vorgesehen wird, daß in dem derart isolierten Substratgebiet einerseits sowie in dem übrigen Substratgebiet mindestens je ein Feldeffekttransistor mit seinen Source- und Drainzonen in an sich bekannter Weise hergestellt wird, und daß der in dem isolierten Substratgebiet erzeugte Feldeffekttransistor hinsichtlich seines Kanalgebietes einer Dotierungsbehandlung, insbesondere einem Ionenimplantationsschritt, zur Umwandlung des dort angeordneten Feldeffekttransistors in einen solchen vom Verarmungstyp unterworfen wird, worauf in an sich bekannter Weise die Ausbildung der Gate-Elektroden und leitenden Verbindungen sowie Anschlußkontaktierungen vorgenommen wird.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß gleichzeitig mit den beiden Isolierschicht-Feldeffekttransistoren vom Anreicherungs- und Verarmungstyp ein Bipolartransistor im gemeinsamen Halbleitersubstrat hergestellt wird.

9. Verfahren nach den Ansprüchen 7 oder 8, dadurch gekennzeichnet, daß die Oberfläche des Substrates zeitweilig mindestens teilweise mit einer isolierenden Oxid/Nitrid-Doppelschicht bedeckt ist.

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