DE2734190A1

DE2734190A1 - Taktschaltkreis

Info

Publication number: DE2734190A1
Application number: DE19772734190
Authority: DE
Inventors: Gary J Goss; Thomas F Joyce
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Inc
Priority date: 1976-08-02
Filing date: 1977-07-29
Publication date: 1978-02-09
Also published as: DE2734190C2; AU508708B2; FR2360937B1; JPS6232486B2; FR2360937A1; GB1590846A; US4105978A; AU2748677A; JPS5341142A

Description

Die vorliegende Erfindung bezieht sich auf einen Taktschaltkreis gemäß dem Gattungsbegriff des Anspruches 1. Das Taktsystem eines Computers bildet einen besonderen Hardwareteil, der in allen Computersystemen benötigt wird und der Steuerung verschiedener Teile eines jeden Computersystemes dient. Verschiedene Teile eines Computersystemes arbeiten mit verschiedenen Taktfrequenzen. Beispielsweise arbeiten Kartenleser und Drucker; Platten- und Bandeinheiten; der Hauptspeicher eines Computersystems und die Zentraleinheit jeweils mit anderen Taktfrequenzen. In dem Maße, wie die Computersysterne durch Mehrfachprogrammverarbeitung und Multiprocessing komplexer geworden sind, sind auch die Anforderungen an die Zeitsteuerschaltkreise des Systems komplexer geworden. Darüberhinaus arbeiten manche Computersysteme langsam, andere schnell und schließlich unterscheidet man eine asynchrone und eine synchrone Betriebsweise. Daraus folgt, daß nicht nur Taktsignale mit unterschiedlichen Taktfrequenzen für jedes vorgegebene Computersystem benötigt werden, sondern auch Taktsignale, die auf Befehl angehalten und gestartet werden können. So erfordert beispielsweise ein mit einer Zentraleinheit und einem Hauptspeicher ausgestattetes Computersystem, daß die Zentraleinheit mit einer Taktfrequenz R- auf den Hauptspeicher Zugriff nimmt, wobei diese Taktfrequenz der Zykluszeit des Hauptspeichers entsprechen muß. Wenn dem Computersystem eine Bandeinheit beigestellt ist, so ist es erforderlich, daß die Zentraleinheit und der Hauptspeicher mit der Bandeinheit mit einer unterschiedlichen Taktfrequenz R- in Verbindung treten, wobei diese Taktfrequenz auf die Bandeinheit abgestimmt ist. Somit sind innerhalb des Systems verschiedene Taktfrequenzen erforderlich. Wenn darüberhinaus die Betriebsweise des Computersystems asynchron ist, d. h. die Ausführung einer jeden Operation wird auf Grund eines Signales begonnen, wobei dieses Signal anzeigt, daß eine vorangegangene Operation vervollständigt worden ist oder daß die Teile des Computersystems für die nächste Operation verfügbar sind, so muß der Takt der Zentraleinheit sich selbst anhalten, bis diese das Signal erhält,

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daß die Information für sie verfügbar ist. Natürlich besteht eine Möglichkeit zur Behandlung dieses Start/Stopproblems darin, einen Leerlauf des Taktes mit seiner normalen Frequenz zu gestatten. Wenn jedoch die Information in der Mitte des Leerlaufzyklus verfügbar ist, so kann sie nicht inmitten des Zyklus aufgenommen werden, sondern es muß der Beginn eines neuen Zyklus abgewartet werden. Hierdurch wird ein Verlust wertvoller Rechenzeit hervorgerufen.

Eine Möglichkeit, dieses Problem zu lösen, besteht darin, verschiedene Taktsignale für jede verschiedene Anforderung vorzusehen. Dies ist jedoch hardwaremäßig sehr aufwendig und verschlechtert somit die Marktchancen des Systems. Eine andere bekannte Lösung besteht darin, die Geschwindigkeit des Taktsystems zu erhöhen oder zu erniedrigen. Da jedoch Computer-Taktsysteme extrem genau sein müssen und ihre Genauigkeit über eine lange Zeitdauer aufrechterhalten müssen, ist diese Lösung im allgemeinen kommerziell nicht tragbar. In Ausnahmefällen können teure genau geregelte Oszillatoren verwendet werden, die ihre Genauigkeit nicht verlieren, wenn ihre Frequenz verändert wird. Dies bedeutet jedoch, daß nicht nur der Oszillatorschaltkreis, sondern auch die Steuerschaltkreise sehr genau sein müssen. Hierdurch würden zwei teure Komponenten in dem Computersystem erforderlich.

Auf dem Gebiet der Zeitsteuerschaltkreise, insbesondere für die billigen Minicomputersysterne, die nichtsdestoweniger viele Merkmale von Großsystemen aufweisen sollen, besteht die Forderung nach einem Taktsystem, das automatisch eine Reihe von Impulsen erzeugt, die in ihrer Länge beim Vorliegen einer bestimmten Anforderung gestreckt werden können. Darüberhinaus sollte das Taktsystem in der Lage sein, sich selbst vorübergehend anzuhalten, um dem Erfordernis asynchroner Operationen zu genügen und es sollte in der Lage sein, beim Vorliegen einer bestimmten Anforderung sofort erneut mit der Erzeugung von Taktimpulsen zu beginnen.

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Es ist die Aufgabe der vorliegenden Erfindung, einen Taktschaltkreis anzugeben, der den vorstehend genannten Forderungen genügt. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprachen entnehmbar.

Gemäß der vorliegenden Erfindung wird ein Taktschaltkreis angegeben, der wenigstens zwei Taktimpulsreihen erzeugen kann, wobei jeder Impuls in einer ersten Impulsreihe die Impulsdauer T. und jeder Impuls in einer zweiten Impulsreihe eine Impulsdauer T₂ aufweist. Ein erster elektronischer Schaltkreis erzeugt eine erste Reihe von Impulsen, wobei sich jeder Impuls über die Zeit t₁ erstreckt. Ein zweiter elektronischer Schaltkreis, der mit dem ersten elektronischen Schaltkreis zusammenarbeitet, modifiziert die Frequenz der erzeugten Impulse, so daß eine zweite Impulsreihe entsteht, wobei jeder Impuls in der zweiten Impulsreihe sich über die Zeit t₂ erstreckt. Darüberhinaus bewirkt ein dritter elektronischer Schaltkreis, der mit den ersten beiden elektronischen Schaltkreisen zusammenarbeitet, das Festhalten des Computer-Taktsys'tems auf einem hohen Pegel zustand für eine beliebige Zeit und den erneuten Start des Taktsystems unmittelbar beim Vorliegen einer entsprechenden Anforderung.

Anhand eines in den Figuren der beiliegenden Zeichnungen dargestellten Ausführungsbeispieles sei die Erfindung im folgenden näher erläutert. Es zeigen:

Fig. 1A das Schema eines Computer-Taktsystems zur Erzeugung von Taktimpulsen gemäß dem Stand der Technik,

Fig. 1B ein zu dem Computer-Takt sy stem gemäß Fig. 1A zugehöriges Taktdiagramm,

Fig. 2 ein Blockdiagramm des erfindungsgemäßen Taktschaltkreises,

Fig. 3A und 3B ein die Impulsverlängerung veranschaulichendes Taktdiagramm und

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Fig. 4 ein das vorübergehende Anhalten des Taktsignales veranschaulichendes Taktdiagramm.

Gemäß Fig. 1A ist ein Computer-Taktsystem zur Erzeugung von Taktimpulsen dargestellt, wie es im Stand der Technik verwendet wird. Das Taktsystem besteht aus einer Verzögerungsleitung 101, deren Ausgang über ein NAND-Gatter 102 auf den Eingang zurückgeführt ist. Obgleich andere Komponenten, wie eine Spannungsversorgung, erforderlich sind, sind diese zur Beschreibung des grundlegenden Konzepts der Impulserzeugung nicht von Bedeutung und sind demgemäß nicht dargestellt. In Fig. 1B ist das zu der Schaltung gehörige Taktdiagramm dargestellt, wobei die einzelnen Impulszüge verschiedenen Punkten der Schaltung gemäß Fig. 1A zugeordnet sind. Unter der Annahme, daß die Verzögerungsleitung 1O1 eine Verzögerung von 100 ns erzeugt, wird die mit OC bezeichnete Impulsform gemäß Fig. 1B an der Stelle o£ in Fig. 1A erzeugt. Darüberhinaus treten die mit ρ und Y" bezeichneten Impulsformen an den Positionen fi> und T in Fig. 1A auf. Es sei angenommen, daß das System gemäß Fig. 1A zum Zeitpunkt ¹T- gerade durch einen Impulsübergang vom negativen auf den positiven Pegel in den Positionen oC und y ausgelöst worden ist. Dies geschieht manuell von irgendeiner nicht dargestellten Konsole aus, wobei das Signal "Auslösen" an der einen Eingangsklemme des NAND-Gatters 102 gezwungen wird, von seinem normalerweise hohen Pegelzustand auf den niedrigen Pegelzustand umzuschalten. Mit einem Eingang auf niedrigem Pegel nimmt das Ausgangssignal den hohen Pegel ein und verbleibt solange auf diesem hohen Pegel, wie ein Eingangssignal den niedrigen Pegel aufweist. Um das System vollständig auszulösen, wird das Signal "Auslösen" für wenigstens 100 ns auf dem niedrigen Pegel gehalten. Da zum Zeitpunkt T das System auf den hohen Pegelzustand angestoßen wurde, verbleiben die Positionen oL und V- solange auf dem hohen Pegelzustand wie das Auslösesignal auf dem niedrigen Pegel verbleibt. Gleichzeitig verbleibt die Position β auf dem hohen Pegelzustand für ein Zeitintervall von mindestens 100 ns. Wenn das Auslösesignal entfernt wird, so nimmt es den hohen Pegel ein und wenn der andere Eingang des

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NAND-Gatters 102 den hohen Pegel aufweist, so nimmt das Ausgangssignal des NAND-Gatters 102 und somit die Positionen oc und y den niedrigen Pegel ein. Nach einem Zeitintervall T.. = T + 100 ns tritt der niedrige Pegelzustand der Position y am Ende der Verzögerungsleitung heraus und schaltet die Position auf den niedrigen Pegelzustand. Dieser Zustand verbleibt auf dem niedrigen Pegel für zusätzliche 100 ns auf Grund der Verzögerungsleitung 101 und wird seinerseits während dieser 100 ns durch das NAND-Gatter 102 in einen hohen Pegelzustand umgewandelt, worauf zum Zeitpunkt T' = T' +100 ns das Signal mit hohem Pegel der Position y aus der Verzögerungsleitung 101 heraustritt und den Zustand in der Position J^ erneut auf den hohen Pegel umschaltet. Auf diese Weise wiederholt sich der Zyklus immer wieder. Wenn der Wunsch vorliegt, Impulse mit kürzerer oder längerer Dauer zu erzeugen, so liegt es auf der Hand, die Verzögerungsleitung durch eine solche zu ersetzen, die eine kürzere oder längere Verzögerung aufweist als die Verzögerungsleitung 101. Dies geschieht im allgemeinen durch Hinzufügung zusätzlicher Schaltkreise und heraustrennen des alten Schaltkreises und Einschalten eines neuen Schaltkreises. Ein solcher Taktschaltkreis erfordert nicht nur eine zusätzliche Steuerung, sondern auch zusätzliche Schaltkreise. Darüberhinaus genügt die Einschaltung zusätzlicher Verzögerungsleitungen in die Schaltungsanordnung gemäß Fig. 1A nicht, wenn gefordert wird, daß die gleiche Impulsdauer mit geringerer oder höherer Frequenz wiederholt werden soll.

Gemäß Fig. 2 ist bei dem erfindungsgemäßen Taktschaltkreis der Ausgang eines UND-Gatters 104 an einen Verstärker 105 angeschlossen, welcher seinerseits mit seinem Ausgang auf den Eingang einer Verzögerungsleitung 101 geführt ist. Die Verzögerungsleitung erzeugt eine Verzögerung um 100 ns im vorliegenden Ausführungsbeispiel. Eine weitere Verzögerungsleitung 102 ist an den Ausgang der Verzögerungsleitung 101 angeschlossen. Die Verzögerungsleitung 102 weist verschiedene Abgriffe auf, an denen verschiedene Zeitverzögerungen erzeugt werden. Im vorliegenden Ausführungsbeispiel erzeugt der mit der Positionsziffer 3 bezeichnete Abgriff

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eine Verzögerung von 60 ns und dieser Abgriff ist an eine Eingangsklenune eines NAND-Gatters 103 angeschlossen, wobei das diesem Eingang zugeführte Signal mit CL160+00 bezeichnet ist. Ein Strecksignal CLO+OH weist normalerweise den niedrigen Pegel auf und wird einem anderen Eingang des NAND-Gatters 103 zugeführt. Der Ausgang des NAND-Gatters 103 ist an eine Eingangsklemme eines UND-Gatters 104 angeschlossen, wobei das diesem Eingang zugeführte Signal mit CLO+OG bezeichnet ist. An eine zweite Eingangsklemme des UND-Gatters 104 wird ein Signal MSCL-OO angelegt. Das Signal MSCL-OO weist normalerweise den hohen Pegel auf und wird benutzt, um das Computer-Taktsystem gemäß Fig. 2 anzustoßen. Wenn ein Benutzer unerwünschte Taktsignale zu löschen wünscht und z. B. das Taktsystem auslösen will, so drückt er mit der Hand einen Schalter in der Computerkonsole, wodurch sich der Zustand des Signales MSCL-OO vom hohen auf den niedrigen Pegel verändert. Das UND-Gatter 104 wird somit gesperrt, wodurch andererseits der Grundtakt des Coroputersystems gesperrt wird. Nunmehr kann mit einem neuen Zyklus von diesem Startpunkt aus begonnen werden. An einen dritten Eingang des UND-Gatters 104 wird ein Signal CLO-K)F angelegt. Wie bei der Beschreibung der Wirkungsweise des Systems näher beschrieben wird, weisen unter normalen Betriebsbedingungen des Taktsystems die Signale CLO+OG und MSCL-OO normalerweise den hohen Pegel auf und das UND-Gatter 104 wird auf Grund des weiter unten beschriebenen Signales CLO+OF durchgesteuert und gesperrt. Der Ausgang der Verzögerungsleitung 101 ist an eine Eingangsklemme eines NAND-Gatters 108 angeschlossen. Somit wird ein um 100 ns verzögertes Signal CL100+00 diesem Eingang des NAND-Gatters 108 zugeführt. Ein zweiter Eingang des NAND-Gatters 108 ist an den Ausgang eines NAND-Gatters 106 angeschlossen. Ferner ist ein dritter Eingang des NAND-Gatters 108 mit dem Ausgang eines NAND-Gatters 107 verbunden. Die Ausgangssignale der NAND-Gatter und 107 sind mit CLO+OC bezeichnet und diese werden den zweiten und dritten Eingängen des NAND-Gatters 108 zugeführt. Der Ausgang des NAND-Gatters 108 erzeugt das zuvor erwähnte Signal CLO+OF, welches dem UND-Gatter 1O4 zugeführt wird. Die NAND-Gatter 106 und 107 dienen der gleichen Funktion, nämlich dem

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vorübergehenden Anhalten des Taktes. Der Grund für die Anordnung von mehr als einem NAND-Gatter liegt darin, daß die Anweisung für einen vorübergehenden Halt ("stall") von verschiedenen Einheiten des Systems kommen kann. So kann beispielsweise das Signal CLO-K)D für den vorübergehenden Halt am NAND-Gatter 106 vom Hauptspeicher kommen, während das Signal CLO+OE für den vorübergehenden Halt am NAND-Gatter 107 von der Bandeinheit kommen kann. Es liegt auf der Hand, daß in dem Maße, wie zusätzliche Einheiten dem System hinzugefügt werden, zusätzliche NAND-Gatter entsprechend den Gattern

106 und 107 verwendet werden können, um die Anweisung für den vorübergehenden Halt des Taktsystems aufzunehmen. Während das Eingangssignal CLO+OD für den vorübergehenden Halt einer Eingangsklemme des NAND-Gatters 106 zugeführt wird, wird einer zweiten Eingangsklemme des NAND-Gatters 106 ein Signal CLO+OF zugeführt, das dem rückgeführten Ausgangssignal des NAND-Gatters 1O8 entspricht. In gleicher Weise wird dem einen Eingang des NAND-Gatters 107 ein Befehlsignal CLO+OE für den vorübergehenden Halt mit normalerweise hohem Pegel zugeführt, während das Rückführungssignal CLO+OF dem zweiten Eingang des NAND-Gatters

107 zugeführt wird. In Bezug auf das UND-Gatter 104 wird bei dessen Durchsteuerung das Ausgangssignal in dem Verstärker 1O5 verstärkt, so daß ein verstärktes Signal CLO+OB erzeugt wird, welches dem Eingang der Verzögerungsleitung 101 zugeführt wird.

Da die verwendeten UND-Gatter, NAND-Gatter, Verstärker und Verzögerungsleitungen bekannte Elemente bilden, bedarf es keiner weiteren Erläuterung des Aufbaues der Schaltungsanordnung gemäß Fig. 2. Jedoch sei die Wirkungsweise der Schaltungsanordnung im folgenden näher beschrieben:

Zunächst sei die Normalbetriebsweise der erfindungsgemäßen Schaltungsanordnung beschrieben. In diesem Fall werden Impulse mit einem positiven Pegelzustand während 100 ns und einem negativen Pegelzustand während 100 ns, d. h. Impulse mit einer Periodendauer T von 200 ns erzeugt. Es sei jedoch darauf verwiesen, daß durch eine geeignete Auswahl der Verzögerungsleitung Impulse mit jeder anderen Periodendauer erzeugt werden können.

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Kurz gesagt besteht der Impulsverlängerungsschaltkreis aus einem UND-Gatter 104 mit zwei vorgeschalteten NAND-Gattern 103 und 108 in Parallelschaltung, wobei der Ausgang eines jeden NAND-Gatters Eingangssignale für das UND-Gatter 104 liefert. Das dritte Eingangssignal des UND-Gatters 104 kann im Hinblick auf die Erzeugung der gestreckten Impulse außer Acht gelassen werden, da es mit Ausnahme während des Systemanstoßes immer den hohen Pegel aufweist. Von einem gegebenen Zeitpunkt an werden Eingangssignale sowohl dem NAND-Gatter als auch dem NAND-Gatter 108 zugeleitet. Das Eingangssignal für das NAND-Gatter 103 ist insgesamt um 160 ns verzögert, während das Eingangssignal für das NAND-Gatter 108 um 100 ns verzögert ist. Im Norroalbetriebszustand weist der Ausgang des NAND-Gatters 103 den hohen Pegel auf, was weiter unten noch näher beschrieben wird, so daß das steuernde Gatter durch das NAND-Gatter 108 gebildet wird, das Impulse mit einer Länge von 100 ns erzeugt, die abwechselnd den hohen und niedrigen Pegel aufweisen. Durch irgendein "Streck-Anforderungssignal", das weiter unten näher erläutert wird, wird das NAND-Gatter 103 in den Streckschaltkreis eingeschaltet. Zur Freigabe und zum Sperren des UND-Gatters 104 ist sodann das Zusammenwirken beider Ausgangssignale der NAND-Gatter 103 und 108 erforderlich, da das Ausgangssignal des NAND-Gatters 103 nicht konstant den hohen Pegel einnimmt. Es sei angenommen, daß das NAND-Gatter 103 gerade in den Schaltkreis durch ein "Strecksignal" eingeschaltet worden ist, als der Ausgang des UND-Gatters 104 den niedrigen Pegel einnahm. Unter normalen Betriebsumständen würde der Ausgang des UND-Gatters 104 100 ns später den hohen Pegel einnehmen, da das Ausgangssignal des NAND-Gatters 108 zu diesem Zeitpunkt auf den hohen Pegel umschaltet. Da jedoch das NAND-Gatter 103 wirksam ist, schaltet das Signal für weitere 60 ns nicht auf den hohen Pegel um und dementsprechend verbleibt der Ausgang des UND-Gatters 104 während 160 ns auf dem niedrigen Pegel. Bei niedrigem Ausgangssignal jedoch, welches sodann erneut auf die Eingänge der NAND-Gatter 103 und 108 gegeben wird, ist das NAND-Gatter 103 hinsichtlich der Steuerung unwirksam, da sein Ausgangssignal solange auf dem hohen Pegel verbleibt, wie sein

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Eingang den niedrigen Pegel aufweist und die Steuerung kehrt somit auf das NAND-Gatter 108 zurück. Das NAND-Gatter 108 wird mit einer Verzögerung von 100 ns betätigt, da es direkt an die Verzögerungsleitung 101 angeschlossen ist und erzeugt somit ein positives Signal von 100 ns, das dem UND-Gatter 104 zugeführt wird, um somit ebenfalls ein positives Signal von 100 ns zu erzeugen. Diese Schritte wiederholen sich fortlaufend, wobei abwechselnd ein Signal mit niedrigem Pegel von 160 ns und ein Signal mit hohem Pegel von 100 ns erzeugt wird. Eine nähere Beschreibung der "Streck"-Operation anhand von Taktdiagrammen erfolgt weiter unten.

Wie zuvor erwähnt, weist das dem einen Eingang des UND-Gatters 104 zugeführte Eingangssignal MSCL-OO normalerweise den hohen Pegel auf. Da das "Streck"-Signal CLO+OH im normalen Betriebszustand normalerweise den niedrigen Pegel aufweist, weist das Ausgangssignal CLO+OG des NAND-Gatters 103 normalerweise den hohen Pegel auf, unabhängig davon, wie das andere Eingangssignal CL160+00 des NAND-Gatters 103 aussieht. Dementsprechend wird ein zweites Eingangssignal CLO+OG mit hohem Pegel der zweiten Eingangsklemme des UND-Gatters 104 zugeführt. Da diese beiden Eingänge somit den hohen Pegel aufweisen, wird das UND-Gatter 104 durch den Zustand des dritten Eingangssignales CLO+OF freigegeben und gesperrt. Vor dem Beginn der Erzeugung von Taktsignalen wird jedoch der Taktschaltkreis angestoßen, indem der Zustand des Eingangssignales MSCL-OO auf den niedrigen Pegel gesetzt wird. Wie zuvor beschrieben worden ist, erfolgt dies durch Niederdrücken eines Schalters in einer nicht dargestellten Bedienungskonsole. Hierdurch wird das UND-Gatter 104 unabhängig von dem Zustand der anderen Eingangssignale gesperrt und es werden dementsprechend vorangegangene Signale des Taktschaltkreise's ausgelöscht.

Bei dieser Anfangsbedingung weisen somit bei der Rückstellung des Schalters die Eingangssignale CLO+OG und MSCL-OO normalerweise den hohen Pegel auf. Das dritte Signal CLO+OF nimmt ebenfalls den hohen Pegelzustand ein, da das Signal CL100+00,das

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dem NAND-Gatter 108 zugeführt wird, den niedrigen Pegel aufweist. Das Ausgangssignal CLO+OB des Verstärkers 105 wird nunmehr der Verzögerungsleitung 101 zugeführt und weist den hohen Pegel auf. 100 ns später weist das dem NAND-Gatter 108 zugeführte Signal CL100+00 den hohen Pegel auf. Ein weiteres Eingangssignal CLO+OC wird den anderen Eingangsklemmen des NAND-Gatter s 108 zugeführt. Es sei hinsichtlich dieses Ausfuhrungsbeispieles vermerkt, daß das Eingangssignal CLO+OC von zwei NAND-Gattern 106 und 1O7 abgenommen wird und zwei getrennten Eingangsklemmen des NAND-Gatters 108 zugeführt wird. Die NAND-Gatter 106 und 107 weisen jeweils eine erste Eingangsklenune auf, denen als Anforderungssignal für den vorübergehenden Halt des Taktsignales ein Eingangssignal CLO+OD bzw. CLO-K)E zugeführt wird. So kann beispielsweise ein Anforderungssignal des Hauptspeichers dem NAND-Gatter 106 bzw. ein Anforderungssignal der Bandeinheit dem NAND-Gatter 107 zugeführt werden. In gleicher Heise können Anforderungssignale von weiteren Einheiten des Computersystems auf weitere NAND-Gatter entsprechend den Gattern 106 bzw. 107 einwirken. Mit den Anforderungssignalen CLO+OD und CLO-K)E normalerweise auf niedrigem Pegel/befindet sich wenigstens eine Eingangsklemme eines jeden der NAND-Gatter 1O6 und 107 auf niedrigem Pegel und dementsprechend geben die Ausgänge dieser Gatter Signale mit hohem Pegel aus, unabhängig davon, ob die anderen Eingangssignale der NAND-Gatter 1O6 und 107 niedrigen oder hohen Pegel aufweisen. Somit weisen die beiden Eingangssignale CLO+OC an den beiden Eingangsklemmen des NAND-Gatters 108 den hohen Pegel auf. Hie zuvor erwähnt, weist jedoch auch das Signal CL100+00 den hohen Pegel auf. Demgemäß weist das Ausgangssignal CLO+OF des NAND-Gatters 1O8 den niedrigen Pegel auf. Dieses Signal wird dem dritten Eingang des UND-Gatters 1O4 zugeführt, wodurch dieses Gatter gesperrt wird. Das Ausgangssignal mit niedrigem Pegel des UND-Gatters 104 wird sodann über den Verstärker 105 der Verzögerungsleitung 101 zugeführt. Das Signal verbleibt auf dem niedrigen Pegel, während 100 ns, worauf es den hohen Pegel einnimmt, da zu diesem Augenblick das Eingangssignal CL1OO+OO an dem NAND-Gatter 108 den niedrigen Pegel einnimmt, worauf dieses ein Signal CLO+OF mit hohem Pegel dem

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UND-Gatter 104 zuführt. Dieser Zyklus wird solange wiederholt, bis entweder ein "Strecke-Signal CLO+OH dem Schaltkreis an der Position 2 zugeführt wird oder irgendein Signal für einen vorübergehenden Halt CLO+OD bzw. CLO+OE an der Position 6 des Schaltkreises auftritt.

Unter Bezugnahme auf die Figuren 3A und 3B sei die "Streck"-Betriebsweise gemäß der Erfindung beschrieben, wobei eine Reihe von Impulsen gemäß dem Impulszug 5 in Fig. 3B erzeugt wird. Fig. 3A zeigt das Taktdiagramm für wenigstens einen Zyklus der zuvor beschriebenen Normalbetriebsweise vor dem Auftreten des "Streck"-Signales CLO+OH. Es sei darauf verwiesen, daß die in einem Kreis angeordneten Zahlen in den Figuren 3A, 3B und 4 die Taktdiagramme an verschiedenen Stellen innerhalb der Schaltung gemäß Fig. 2 darstellen, wobei diese Stellen durch entsprechende Zahlen ebenfalls in einem Kreis in der Schaltung markiert sind. Es ist somit aus Fig. 3A erkennbar, daß die Schaltung in ihrer Normalbetriebsweise arbeitet, wenn das "Streck"-Signal CLO+OH an der Position 2 den niedrigen Pegel aufweist. Daher sind im Taktdiagramm 1 zwei Impulse von 1OO ns dargestellt, von denen einer den hohen und der andere den niedrigen Pegel aufweist. Das Taktdiagramm 3 zeigt die Impulse des Taktdiagrammes 1 um 60 ns verzögert. Das Taktdiagramm 3A zeigt, daß der Ausgang des NAND-Gatters 1O3 solange auf dem hohen Pegel verbleibt, wie das das "Streck"-Signal repräsentierende Taktdiagramm 2 den niedrigen Pegel aufweist. Das Taktdiagramm 4 zeigt auf Grund der Signalumkehrung durch das NAND-Gatter 108 die Umkehrung des Taktdiagrammes 1, sofern das Signal für einen vorübergehenden Halt nicht wirksam ist. Wenn daher das Signal CLO+OG am Schaltungspunkt 3A und das Auslösesignal MSCL-OO den hohen Pegel aufweisen, so wird das UND-Gatter 104 durch das Ausgangssignal CLO+OF des NAND-Gatters 108 durchgeschaltet und gesperrt. Unter normalen Betriebszuständen werden daher im Taktdiagramm 5 Impulse mit einer Länge von 100 ns in Übereinstimmung mit dem Taktdiagramm 4 erzeugt.

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Zur leichteren Erläuterung sei angenommen, daß ein "Streck"-Signal CLO+OH am Schaltungspunkt 2 gemäß Fig. 2 zu einem Zeitpunkt angelegt wird, der durch die gestrichelte Linie A₁A₁ gemäß Fig. 3A eingezeichnet ist. Bis zu dem Zeitpunkt, an dem dieses Signal den hohen Pegel einnimmt, war das Ausgangssignal des NAND-Gatters 103 im Schaltungspunkt 3A auf dem hohen Pegel. Nun oszilliert jedoch dieses Ausgangssignal entsprechend dem Eingangssignal CL160+00 im Schaltungspunkt 3, wobei jedoch eine Signalumkehrung stattfindet. Das Signal CL160+00 am Schaltungspunkt 3 folgt dem Signal am Schaltungspunkt 1 mit einer Verzögerung von 60 ns. Es sei nun betrachtet, was mit dem Signal am Schaltungspunkt 1 geschieht. Wenn das "Streck"-Signal den hohen Pegel einnimmt, so wirkt sich dies nicht unmittelbar am Schaltungspunkt 1 aus. Es sei hier festgestellt, daß der Zustand vom niedrigen Pegel auf den hohen Pegel umgeschaltet hatte und für wenigstens weitere 100 ns auf dem hohen Pegel verbleibt, da ein Signal mit hohem Pegel 100 ns vorher an den Eingang der Verzögerungsleitung 101 angelegt worden war. Nach Ablauf von 100 ns nimmt das Signal am Schaltungspunkt 1 den niedrigen Pegel ein. Währenddessen geht das Signal im Schaltungspunkt 3 erst 60 ns später auf den niedrigen Pegel herunter. Wenn das Signal im Schaltungspunkt 3 den niedrigen Pegel einnimmt, dann nimmt das Signal im Schaltungspunkt 3A den hohen Pegel ein. Wenn das Signal im Schaltungspunkt 3A den hohen Pegel einnimmt, so ist das Signal im Schaltungspunkt 1 bereits 60 ns auf dem niedrigen Pegel gewesen. Das Signal mit hohem Pegel im Schaltungspunkt 3A wird dem UND-Gatter 104 zugeführt. Wie zuvor erwähnt, ist das einem anderen Eingang des UND-Gatters 104 zugeführte Signal MSCL-OO normalerweise auf dem hohen Pegel. Daher weisen zwei Eingangssignale des UND-Gatters 104 den hohen Pegel auf. Ferner sei darauf verwiesen, daß zu diesem Zeitpunkt das Signal am Schaltungspunkt 4 den hohen Pegel aufweist, da am Ausgang des NAND-Gatters 108 die Umkehrung des Signales im Schaltungspunkt 1 auftritt und das Signal CL100+00 am Eingang des NAND-Gatters den niedrigen Pegel besitzt. Da somit die UND-Bedingung des UND-Gatters 104 erfüllt ist, nimmt das Signal CLO+OB am Ausgang des

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Verstärkers 105 den hohen Pegel ein. Dieses Signal mit hohem Pegel wird dem Eingang der Verzögerungsleitung 101 zugeführt und tritt 100 ns später am Schaltungspunkt 1 auf. Während dieser Zeit befand sich dementsprechend der Schaltungspunkt 1 für die Dauer von 160 ns auf dem niedrigen Pegel. Dieses Impulsmuster wiederholt sich fortwährend am Schaltungspunkt 1. Wie zuvor erwähnt, ist der Signalzustand am Schaltungspunkt 3 ähnlich demjenigen am Schaltungspunkt 1, wobei das Signal lediglich um 60 ns verzögert ist. Der Signalzustand am Schaltungspunkt 3A stellt die Umkehrung des Signalzustandes im Schaltungspunkt 3 dar, da bei vorliegendem "Streck"-Signal am NAND-Gatter 103 dessen Ausgangssignal dem anderen Eingangssignal mit umgekehrtem Vorzeichen folgt. Das Signal im Schaltungspunkt 4 bildet die Umkehrung des Signales im Schaltungspunkt 1, da das Signal im Schaltungspunkt 1 als ein Eingang dem NAND-Gatter 108 zugeführt wird und das Ausgangssignal des NAND-Gatters 108 im Schaltungspunkt 4 die Umkehrung des Eingangssignales am Schaltungspunkt 1 ausgibt, wenn die anderen Eingänge den hohen Pegel aufweisen. Daher kann unter Beachtung von Fig. 3B der Signalzustand im Schaltungspunkt 5 aus den Signalzuständen in den Schaltungspunkten 3A und 4 abgeleitet werden, da diese beiden Signale zwei von drei Eingangssignalen des UND-Gatters 104 bilden und das dritte Eingangssignal normalerweise den hohen Pegel aufweist. Somit dienen diese beiden Eingangssignale der Steuerung. Aus Fig. 3B geht hervor, daß der Signalzustand im Schaltungspunkt 5 den hohen Pegel aufweist, wenn beide Taktsignale 3A und 4 den hohen Pegel aufweisen und daß umgekehrt das Signal im Schaltungspunkt 5 den niedrigen Pegel aufweist, wenn das Taktsignal 3A oder das Taktsignal 4 den niedrigen Pegel aufweist. Es ist somit ersichtlich, daß im Schaltungspunkt 5 das Signal für 100 ns auf dem hohen Pegel und für 160 ns auf dem niedrigen Pegel verbleibt. Diese Impulsform wiederholt sich solange, bis das "Streck"-Signal entfernt wird und ein Signal mit hohem Pegel von 100 ns auf 160 ns gestreckt worden ist«

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Anhand von Fig. 2 und dem Taktdiagranun gemäß Fig. 4 sei nunmehr die Einwirkung eines Signales für einen vorübergehenden Halt erläutert. Das Taktdiagranun 1 zeigt vier abwechselnde Taktimpulse bis zu der gestrichelten Linie D1, D1 bei einer Normalbetriebsweise des Taktsystems, wobei Impulse von 100 ns mit abwechselnd hohem und niedrigem Pegel sich ablösen. Das Taktdiagramm 4 zeigt den entsprechenden Takt im Schaltungspunkt 4. Der Zustand des Signales CLO-K)F im Schaltungspunkt 4 bildet hierbei die Umkehrung des Signales CL1OO+OO im Schaltungspunkt 1. Dies resultiert aus der Umkehrfunktion des NAND-Gatters 108. Bei der Normalbetriebsweise des Taktsystems, wenn also keine Anforderung für einen vorübergehenden Halt vorliegt, weisen alle Anforderungssignale CLO-K)D und CLO-K)E im Schaltungspunkt 6 an den einen Eingang sklemmen der NAND-Gatter 106 und 107 den niedrigen Pegel auf. Dementsprechend befinden sich die Ausgangssignale der NAND-Gatter

106 und 107 im Schaltungspunkt 8 auf dem hohen Pegel und diese Ausgangssignale werden als Eingangssignale dem NAND-Gatter 108 zugeführt. Wenn sich diese Signale auf dem hohen Pegel befinden, verändert sich das Ausgangssignal des NAND-Gatters 108 in Übereinstimmung mit dem Eingangssignal CL100+00, jedoch mit einer Umkehrung des Vorzeichens. Im Impulsdiagramm 6 ist eine Anforderung für einen vorübergehenden Halt des Taktes dargestellt, wobei eines der Anforderungssignale CLO+OD oder CLO+OE im Schaltungspunkt 6 den hohen Pegel einnimmt. Eine wichtige Eigenschaft dieses Schaltkreises liegt darin, daß das Auftreten der Anforderung für einen vorübergehenden Halt zeitlich nicht beschränkt ist.. Diese Eigenschaft ergibt sich auf Grund der Rückführung des Ausganges des Gatters 108 auf die Eingänge der Gatter 106,

107 usw. Wenn daher eine Anforderung auftritt, während das Signal im Schaltungspunkt 4 den niedrigen Pegel aufweist, so wird der den Halt auslösende Effekt solange verzögert, bis das Signal im Schaltungspunkt 4 den hohen Pegel aufweist. Weist der Schaltungspunkt 4 bereits den hohen Pegel auf und tritt unterdessen eine entsprechende Anforderung auf, so verstärkt das resultierende Ausgangssignal der Gatter 106 bzw. 107 mit niedrigem Pegel die

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Wirkung des bereits von der Verzögerungsleitung 101 vorliegenden Signales mit niedrigem Pegel. Es sei nun zum Zwecke der Erläuterung angenommen, daß das Anforderungssignal CLO+OD am NAND-Gatter 106 den hohen Pegel einnimmt. Das andere Eingangssignal CLO+OF im Schaltungspunkt 7 des NAND-Gatters 106 wird vom Ausgang des NAND-Gatters 108 am Schaltungspunkt 4 abgeleitet, wobei dieses Signal auf den Eingang des NAND-Gatters 106 zurückgeführt ist. Wenn das Signal für den vorübergehenden Halt CLO+OD im Schaltungspunkt 6 den hohen Pegel einnimmt, so weist das andere Eingangssignal CLO+OF des NAND-Gatters 106 im Schaltungspunkt 7 den niedrigen Pegel auf, wie dies aus dem Taktdiagramm 4 gemäß Fig. 4 hervorgeht. Daher verbleibt das Ausgangssignal des NAND-Gatters 106 im Schaltungspunkt 8 solange auf dem niedrigen Pegel, bis der Ausgang des NAND-Gatters 1O8 im Schaltungspunkt 4 den hohen Pegel einnimmt und dieses Signal dem NAND-Gatter 106 zugeführt wird. Wenn dies geschieht, so nimmt der Ausgang des NAND-Gatters 106 im Schaltungspunkt 8 den niedrigen Pegel ein und dieses Signal wird als ein Eingangssignal dem NAND-Gatter 108 zugeführt. Wenn sich ein Eingang des NAND-Gatters 108 auf niedrigem Pegel befindet, so nimmt dessen Ausgang im Schaltungspunkt 4 den hohen Pegel ein und wird gleichzeitig als Eingang auf das NAND-Gatter 106 zurückgeführt. Wenn beide Eingänge des NAND-Gatters 106 den hohen Pegel aufweisen, so befindet sich der Ausgang dieses NAND-Gatters 106 auf dem niedrigen Pegel und verbleibt auf diesem und wird als Eingangssignal CLO+OC dem NAND-Gatter 108 zugeführt, welches somit sein Ausgangssignal auf dem hohen Pegel festhält, bis das Signal für den vorübergehenden Halt am Schaltungspunkt 6 des NAND-Gatters 106 entfernt wird. Wie zuvor beschrieben, befinden sich im Normalbetrieb des Taktsystems zwei Eingangssignale CLO+OG und MSCL-OO des UND-Gatters 104 auf dem hohen Pegel. Wenn dementsprechend das Ausgangssignal CLO+OF des NAND-Gatters 108 als Signal mit hohem Pegel dem UND-Gatter 104 zugeführt wird, so nimmt dessen Ausgang den hohen Pegel solange ein, bis das Signal für den vorübergehenden Halt entfernt wird. Der Schaltungspunkt 5 am Ausgang des Verstärkers 105 verriegelt somit den hohen Signalzustand und behält diesen solange

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bei bis das Signal für den vorübergehenden Halt entfernt wird. Es ist leicht überschaubar, daß keine zeitliche Beschränkung hinsichtlich des Auftrittes der Anforderung für den vorübergehenden Halt vorliegt. Dies ist auf die Rückkopplung des Gatters 108 auf die Gatter 106, 107 usw. zurückzuführen.

Einige Zeit hinter der gestrichelten Linie D₁ D₁ gemäß Fig. 4 wird das Signal CLO+OD für den vorübergehenden Halt im Schaltungspunkt 6 des NAND-Gatters 106 entfernt, was aus dem Impulszug 6 gemäß Fig. 4 hervorgeht. Hierauf nimmt das Ausgangssignal des NAND-Gatters 106 im Schaltungspunkt 8 sofort den hohen Pegel ein, was aus dem Impulszug 8 hervorgeht. Es weisen somit alle Eingangssignale des NAND-Gatters 108 den hohen Pegel auf, so daß das Ausgangssignal CLO+OF des NAND-Gatters 108 im Schaltungspunkt 4 sofort den niedrigen Pegel einnimmt, wie dies im Impulsdiagramm

4 gezeigt ist. Da dieses Signal auf das UND-Gatter 104 einwirkt, nimmt das Ausgangssignal am UND-Gatter 104 und am Verstärker ebenfalls den niedrigen Pegel ein, was aus dem Taktdiagramm 5 hervorgeht. Dieses Ausgangssignal CLO+OB im Schaltungspunkt 5 wird sodann in die Verzögerungsleitung 101 eingegeben, so daß der normale Taktzyklus erneut beginnt. Hierbei oszilliert das Ausgangssignal am NAND-Gatter 108 im Schaltungspunkt 4 invers zu dem Ausgangsignal der Veruögerungsleitung 101 im Schaltungspunkt 1 und das UND-Gatter 104 wird somit wieder von dem Ausgang der Verzögerungsleitung 101 gesteuert. Nach Entfernung des Signales für den vorübergehenden Halt am NAND-Gatter 106 werden somit im Schaltungspunkt 5 Impulse mit einer Länge von 100 ns und abwechselnd hohem und niedrigem Pegel gemäß dem Taktdiagramm

5 erzeugt.

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Claims

HONEYWELL INFORMATION SYSTEMS INC. 29. Juli 1977

Smith Street 5101542 Ge

Waltham, Mass.» USA

Taktschaltkreis

Patentansprüche:

Taktschaltkreis, gekennzeichnet durch

a. einen ersten elektronischen Schaltkreis (101) zur Verzögerung eines elektronischen Signales um einen ersten vorbestimmten Zeitbetrag;

b. einen zweiten elektronischen Schaltkreis (102), der Steuerbar an den ersten elektronischen Schaltkreis (101) angeschlossen ist, zur Verzögerung des elektronischen Signales um einen zweiten vorbestimmten Zeitbetrag;

c. einen dritten an den ersten elektronischen Schaltkreis (101) angeschlossenen elektronischen Schaltkreis (108) zur Erzeugung erster Rechteckwellensignale mit einer vorbestimmten Periodendauer T1; und

d. einen an den ersten, zweiten und dritten elektronischen Schaltkreis angeschlossenen vierten elektronischen Schaltkreis (103,104), der auf ein erstes Anforderungssignal anspricht und die Perlodendauer der ersten Rechteckwellensignale um einen vorbestimmten Betrag vergrößert.

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2. Taktschaltkreis nach Anspruch 1, gekennzeichnet durch einen fünften mit dem dritten elektronischen Schaltkreis (108) verbundenen elektronischen Schaltkreis (106; 107), der auf ein zweites Anforderungssignal hin den Takt vorübergehend anhält.
3. Taktschaltkreis nach Anspruch 2, dadurch gekennzeichnet , daß der vierte elektronische Schaltkreis ein auf das erste Anforderungssignal ansprechendes NAND-Gatter (103) aufweist, um den ersten elektronischen Schaltkreis (101) mit dem zweiten elektronischen Schaltkreis (102) zu verbinden.
4. Taktschaltkreis nach Anspruch 3, dadurch gekennzeichnet , daß der fünfte elektronische Schaltkreis ein NAND-Gatter (106) aufweist, das mit dem zweiten Anforderungssignal beaufschlagt wird, um die Erzeugung der Rechteckwellensignale zu sperren.
5. Taktschaltkreis nach Anspruch 4, dadurch gekennzeichnet , daß der fünfte elektronische Schaltkreis ein zweites NAND-Gatter (107) aufweist, das beim Vorliegen eines dritten Anforderungssignales die Erzeugung der Rechteckwellensignale sperrt.
6. Taktschaltkreis nach Anspruch 1 oder einem der folgenden mit einer Verzögerungsleitung, deren Ausgang über ein Auslösegatter zurückgeführt ist, dadurch gekennzeichnet, daß die Verzögerungsleitung wenigstens zwei Abschnitte (101,102) aufweist, daß der erste Abschnitt

(101) über ein erstes Gatter (108) und der zweite Abschnitt

(102) über ein zweites Gatter (103) auf das Auslösegatter (104) geschaltet ist.
7. Taktschaltkreis nach Anspruch 6, gekennzeichnet durch NAND-Gatter (108,103) als erste und zweite Gatter.

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8. Taktschaltkreis nach Anspruch 7, dadurch gekennzeichnet / daß das erste NAND-Gatter (108) außer von dem ersten Abschnitt (101) der Verzögerungsleitung von wenigstens einem weiteren NAND-Gatter (106;107) beaufschlagt ist, wobei das weitere NAND-Gatter (106;107) von dem Ausgang des ersten NAND-Gatters (108) und einem Anforderungssignal beaufschlagt ist.
9. Taktschaltkreis nach Anspruch 7, dadurch gekennzeichnet/ daß das zweite NAND-Gatter (103) außer von dem zweiten Abschnitt (102) der Verzögerungsleitung von einem Anforderungssignal beaufschlagt ist.

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