[go: up one dir, main page]

DE2729030C2 - Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen - Google Patents

Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen

Info

Publication number
DE2729030C2
DE2729030C2 DE2729030A DE2729030A DE2729030C2 DE 2729030 C2 DE2729030 C2 DE 2729030C2 DE 2729030 A DE2729030 A DE 2729030A DE 2729030 A DE2729030 A DE 2729030A DE 2729030 C2 DE2729030 C2 DE 2729030C2
Authority
DE
Germany
Prior art keywords
layer
openings
insulating layer
deposited
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2729030A
Other languages
English (en)
Other versions
DE2729030A1 (de
Inventor
Kenneth Hopewell Junction N.Y. Chang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE2729030A1 publication Critical patent/DE2729030A1/de
Application granted granted Critical
Publication of DE2729030C2 publication Critical patent/DE2729030C2/de
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01057Lanthanum [La]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01058Cerium [Ce]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01072Hafnium [Hf]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/14Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
    • H05K3/143Masks therefor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4076Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/106Masks, special
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/15Silicon on sapphire SOS
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen, bei dem nach dem Aufbringen einer elektrischen Isolierschicht auf die Leiterzüge der untersten Schicht eine Photolackmaske mit einer Reihe von Öffnungen auf die Isolierschicht aufgebracht, diese anschließend selektiv geätzt und darauf eine Metallschicht auf der Photolackmaske und in den Öffnungen der Isolierschicht abgeschieden wird, die dünner als die Isolierschicht ist, worauf die Photolackmaske entfernt wird.
In der DE-PS 22 35 749 ist ein derartiges Verfahren zum Herstellen eines in einer Ebene verlaufenden Leiterbahnmusters beschrieben. Zur Vermeidung mechanischer Beschädigungen der Leiterbahnen verlaufen dieEe in den grabenförmigen Durchbrüchen einer Schutzschicht aus Isoliermaterial, die Ionen unerwünschter Verunreinigungen gettert.
Bei der ständig wachsenden Dichte der Schaltkreise monolithisch integrierter Halbleiterschaltungen wurden die Anforderungen an die in mehreren Ebenen verlaufende Metallisierung, die notwendig ist, um die einzelnen Schaltkreise miteinander zu verbinden, größer. Wegen der Raumbegrenzungen, insbesondere bezüglich der seitlichen Abmessungen, kamen die Forderungen auf, daß die Durchverbindungslöcher in den isolierenden Schichten, welche die verschiedenen Ebenen der Metallisierung trennen, immer geringere seitliche Abmessungen aufweisen, im Vergleich zu den vertikalen Abmessungen solcher Löcher. Natürlich bleiben die senkrechten Abmessungen solcher Durchverbindungslöcher durch die Dicke der isolierenden Schicht begrenzt, die erforderlich ist, um eine Metallschicht von der anderen zu trennen. Es wurde gefunden, daß mit isolierenden Schichten, die eine Dicke von 2 μιτι oder mehr besitzen, und mit Metallschichten, die auf ίο diesen isolierenden Schichten abgeschieden werden, die dünner als die isolierenden Schichten sind, das Problem von Unterbrechungen in dem in den Durchverbindungslöchern abgeschiedenen Metall besteht.
Um dieses bei den Anordnungen nach dem Stand der Technik auftretende Problem zu illustrieren, wird auf die Fig. IA und IB Bezug genommen. In der in diesen Figuren dargestellten typischen Struktur nach dem Stand der Technik ist auf einem Substrat 10 eine isolierende Schicht 11 gebildet, die dazu dient, das Substrat von der ersten Metallschicht oder der ersten Ebene eines Leiterzugmusters 12 zu isolieren. Übliche Kontaktöffnungen, die zur Illustration der vorliegenden Erfindung nicht dargestellt zu werden brauchen, erstrecken sich durch die isolierende Schicht 11 und verbinden die verschiedenen aktiven Bereiche, d. h. N- oder P-leitende Bereiche, die in dem Halbleiter- oder Siliciumsubstrat 10 gebildet wurden, mit der ersten Ebene der MetallNerung 12. Eine zweite Lage eines isolierenden Materials 13 bedeckt die Metallschicht 12 und isoliert diese von einer zweiten Metallschicht, die auf der Oberfläche der Isolierschicht 13 gebildet wird. Um die Metallschicht 12 mit dieser zweiten Metallschicht zu verbinden, ist es notwendig, Durchverbindungslöcher 14 vorzusehen, die selektiv angeordnet sind, um die Metallschicht 12 mit der zweiten Ebene der Metallisierung zu verbinden. Üblicherweise wird die zweite Metallschicht 15 als eine zusammenhängende Schicht in einem Schritt abgeschieden, so daß die Schicht 15, wie das in F i g. 1B dargestellt ist, sich sowohl auf der Oberfläche der isolierenden Schicht 13 als auch in den Durchverbindungslöchern 14 niederschlägt. Wenn bei relativ tiefen Durchverbindungslöchern, wie sie erforderlich sind, um isolierende Schichten, wie die Schicht 13 zu durchdringen, die eine Dicke in der Größenordnung von 2 μιπ besitzen, die Metallschicht als zusammenhängende Schicht mit einer Dicke von weniger als 2 μπι abgeschieden wird, — beispielsweise haben übliche Metallschichten für integrierte Schaltungen eine Dicke in der Größenordnung von 1 bis 1,3 μιη
so —, pflegen Unterbrechungen, wie die in Fig. IB dargestellten Unterbrechungen 16 aufzutreten, die den Zusammenhang des elektrisch leitenden Weges von dem Metall in dem Durchverbindungsloch mit dem übrigen Leiterzugmuster stören, das anschließend aus der zusammenhängenden Metallschicht 15 in üblicher Weise gebildet wird.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Herstellen eines mehrschichtigen Leiterzugmusters für monolithisch integrierte HaIbleiterschaltungen anzugeben, bei dessen Anwendung Unterbrechungen der Leiterzüge in den höheren Ebenen nicht auftreten.
Diese Aufgabe wird mit Hilfe des in den Patentansprüchen gekennzeichneten Verfahrens gelöst.
Im folgenden wird die Erfindung durch Beschreibung bevorzugter Ausführungsbeispiele in Verbindung mit den Zeichnungen erläutert, von denen zeigen
Fig. IA und IB Teilquerschnitte einer integrierten
Schaltungsstruktur vor und nach dem Metallabscheidungsschritt, zur Darstellung des Unterbrechungsproblems nach dem Stand der Technik,
Fig.2 bis 8A TeilquerschnUte einer integrierten Schaltungsstruktur während der Herstellung gemäß den bevorzugten Ausführungsbeispielen der Erfindung.
Die F i g. IA und 1B sind bereits in der Beschreibungseinleitung erörtert worden, um die Unterbrechungsprobleme zu erläutern, die bei Anordnungen nach dem Stande der Technik auftraten. Im folgenden wird jetzt ein Verfahren zur Bildung einer Metallisierung in Durchverbindungs- oder Kontaktlöchern beschrieben, die sich durch relativ dicke isolierende Schichten erstrecken und frei von den Unterbrechungsproblemen sind.
Es sei angenommen, daß die Ausgangsstruktur in F i g. 2 das Substrat 20 für eine integrierte Schaltung ist, welches P- und N-leitende Bereiche umfaßt, die die aktiver« und passiven Bereiche der integrierten Schaltung und eine ähnliche Struktur bilden, wie bei einem üblichen Substrat für eine integrierte Schaltung, das beispielsweise in der US-PS 35 39 876 beschrieben ist. Die aktiven und passiven Bereiche in dem Substrat 20 sind nicht dargestellt worden, da sie für die Erläuterung der vorliegenden Erfindung nicht bedeutsam sind. Das Substrat 20 ist mit einer üblichen passivierenden Isolierschicht 21 bedeckt, die aus irgend einem der üblichen Materialien, z. B. Siliciumdioxid, Siliciumnitrid oder aus Siliciumdioxid und darüber angeordnetem Siliciumnitrid bestehen kann. Es sei bemerkt, daß die beschriebenen Strukturen, wenn das nicht besonders gesagt ist, übliche Strukturen integrierter Schaltung sind, die in der Technik zur Herstellung integrierter Schaltungen bekannt sind und die beispielsweise in der US-PS 35 39 876 beschrieben sind. Für die Zwecke der vorliegenden Beschreibung wird die Schicht 21 als aus einer unteren Schicht von Siliciumdioxid angesehen, die eine Dicke von 100 nm aufweist und mit einer Schicht von Siliciumnitrid in einer Dicke von 160 nm bedeckt ist. Ein erstes Leiterzugmuster 22 wird auf der Oberfläche der passivi«renden Schicht 21 gebildet. Dieses Leiterzugmuster, das eine Dicke von etwa 0,85 μΐη aufweist, kann aus einem üblichen Metall bestehen, das für Verbindungen in integrierten Schaltungen benutzt wird. In dem vorliegenden Ausführungsbeispiel ist es vorzugsweise eine Aluminiumlegierung, die etwas Kupfer urrd Silicium enthält. Es ka.in jedoch jedes für integrierte Schaltungen übliche Metall einschließlich Chrom, Kupfer oder deren Legierungen benutzt werden. Die metallische Schicht kann durch irgend ein übliches Verfahren, beispielsweise das in der US-PS 35 39 876 beschriebene, abgeschieden werden. Das Abscheiden kann beispielsweise durch Aufdampfen oder durch Hochfrequenz-Kathodenzerstäubung erfolgen. Die Metallschicht 22 liegt natürlich in der Form eines für integrierte Schaltungen üblichen Leiterzugmusters vor, das mit verschiedenen Bereichen des Substrates über Kontakte, die durch die Passivierungsschicht 21 sich erstrecken, verbunden ist. Diese sind nicht dargestellt, da sie zur Erläuterung der vorliegenden Erfindung nichts beitragen, die im Hinblick auf das Bilden von Öffnungen durch die isolierende Schicht 23 beschrieben wird. Diese isolierende Schicht hat eine Dicke in der Größenordnung von 2 μπι oder mehr und kann durch eines der üblichen Abscheidungsverfahren, die in der US-PS 35 39 876 beschrieben sind, gebildet werden, beispielsweise durch die in der genannten Patentschrift beschriurrnen Aufdampfverfahren, wie auch durch Kathodenzerstäubung oder Hochfrequenz-Zerstäubungsverfahren. Während diese Schicht aus üblichen Materialien, wie beispielsweise Siliciumnitrid, Aluminiumoxid oder Siliciumdioxid als auch aus Zusammensetzungen davon bestehen kann, wird für die Zwecke der vorliegenden Erfindung angenommen, daß die Schicht eine durch Hochfrequenz-Zerstäubung abgeschiedene Siliciumdioxidschicht ist.
Nach F i g. 3 wird eine Photolackschicht 24, die etwa 2,3 μπι dick ist, auf der Oberfläche der isolierenden Schicht 23 gebildet und eine Photolackmaske in der üblichen Weise mit öffnungen 25 gebildet, von denen nur eine zur Erläuterung dargestellt ist Diese öffnungen bilden ein Muster, das den Durchverbindungslöchern entspricht, die anschließend gebildet werden. Die Photolackmaske 24 kann durch übliche photolithographische Verfahren gebildet werden, wie sie üblicherweise bei der Herstellung integrierter Schaltungen verwendet werden und in der US-PS 35 39 876 beschrieben sind. Die Photolackmaske kann aus einem üblichen negativen photolack gebildet
werden. Auch positive Photolacke können Anwendung
finden.
Der Photolack wird dann als Maske 24 für das Ätzen entsprechender Öffnungen 26 in die isolierende Schicht
23 verwendet, um das darunterliegende Leiterzugmuster 12 freizulegen. Zur Bildung der öffnungen 26 kann jedes übliche Verfahren zum Ätzen von Siliciumdioxid verwendet werden, wie beispielsweise diejenigen, die in der US-PS 35 39 876 beschrieben sind. Das üblicherweise benutzte Ätzmittel ist gepufferte Fluorwasserstoffsäure. Anstatt die Öffnungen 26 durch chemisches Ätzen zu erzeugen, können sie auch in der Schicht 23 durch Zerstäubungsätzen unter Benutzung üblicher Geräte und Verfahren für das Zerstäubungsätzen erzeugt werden, wie sie in der US-PS 35 98 710 beschrieben sind. Insbesondere kann das Zerstäubungsätzen ausgeführt werden unter Verwendung reaktionsfreudiger Gase wie Sauerstoff oder Wasserstoff.
In der US-PS 34 71 396 ist eine Reihe von inerten oder reaktionsfreudigen Gasen oder ihrer Kombinationen angegeben, die für das Zerstäubungsätzen verwendet werden können. Ein sehr wirksames System für das Hochfrequenz-Zerstäubungsätzen zum Ätzen von Öffnungen in isolierende Materialien ist ein System zur Hochfrequenz-Zerstäubungsätzung, dns in dem oben erwähnten Patent beschrieben ist und eine Sauerstoffatmosphäre verwendet.
Nachdem die öffnungen 26 gebildet worden sind, wird die Struktur für etwa eine Stunde auf eine Temperatur von 1500C erhitzt, um die Photolackschicht
24 für den nachfolgenden, in F i g. 4 dargestellten Schritt der Metallabscheidung auszuhärten. Als nächstes wird eine Metallschicht 27 von 1,2 bis 1,4 μπι Dicke über der Struktur unter Benutzung üblicher Metallabscheidungsverfahren, wie sie oben beschrieben wurde!;, bei Substrattemperaturen von etwa 1000C abgeschieden. Das für diese Metallschicht 27 benutzte Metall ist vorzugsweise das gleiche, das für das Leiterzugmuste·- 22 benutzt wurde Zusätzlich zu dem auf der Oberfläche der Photolackschicht 24 abgeschiedenen Metall wird ein Teil des Metalls 27' abgeschieden und füllt die öffnung 26 teilweise aus.
Als nächstes wird die Photolackmaske 24 durch übliche Abhebeverfahren entfernt, wobei durch das Abheben alle Tü'.e der Metallschicht 27, außer denjenigen Teilen 27', die in den öffnungen 26 abgeschieden wurden, um die in Fig.5 dargestellte
Struktur zu erzeugen, entfernt werden. In diesem Zusammenhang sei bemerkt, daß Abhebeverfahren zum Stande der Technik gehören. In der US-PS 38 73 361 ist ein guter Überblick über die Abhebeverfahren nach dem Stand der Technik enthalten. Gemäß solchen üblichen Abhebeverfahren können die Schichten 24 und 27 durch Eintauchen der Struktur nach Fig.4 in ein übliches Lösungsmittel für Photolacke entfernt werden. Zur Erzielung bester Ergebnisse wird jedoch vorzugsweise das Abheben dadurch ausgeführt, daß ein Klebeband gegen die Metallschicht 27 gedrückt wird und die Schicht 27 zusammen mit etwas Photolack abgelöst wird, worauf das Entfernen der restlichen Teile der Phololackmaske 24 mittels üblicher Verfahren und Lösungsmittels zur Entfernung von Photolack erfolgt.
Als nächstes wird eine zusammenhängende Metallschicht 28. die etwa die gleiche Dicke wie die vorher abgeschiedene Metallschicht besitzt und vorzugsweise die gleiche Zusammensetzung aufweist, über der den wird. Dieses Verfahren wird in Verbindung mit den F i g. 5A bis 8A beschrieben. Die F i g. 5A geht von dem gleichen Zustand aus, wie er in der F i g. 5 dargestellt ist. mit der Ausnahme, daß die isolierende Schicht 23' dünner ist, d.h., in der Größenordnung von 1.5 μιη so daß die Metallschicht 27'. die in der Öffnung 26 des Durchverbindungsloches abgeschieden wird und etwa 1.2 μηι stark ist, die öffnung 26 fast vollständig ausfüllt. Anschließend wird unter Benutzung der gleichen Abscheidungsschritte. die vorher für das Abscheiden der isolierenden Schicht 23 beschrieben wurden, die zweite isolierende Schicht 33. die vorzugsweise aus dem gleichen Material besteht, wie die Schicht 23, über der gesamten Struktur abgeschieden, wie das in F i g. 6Λ
\s dargestellt ist. Im nächsten Schritt wird gemäß Fig. 7A unter Verwendung üblicher photolithographischer Ätzverfahren eine öffnung 36 in der isolierenden Schicht 3i gebildet, die mit der abgeschiedenen Metallschicht 27' ausgerichtet ist. die in der Öffnung 26 verbleibt. Um das
η..η<τ It. 1,,,,C-
erstreckt sich über die Oberfläche der Isolierschicht 23 und in die Kontaktöffnungen 26, wo sie die Schicht 27' kontaktiert, die teilweise die öffnung für das Durchverbindungsloch ausfüllt. Da die öffnung 26 für das Durchverbindungsloch teilweise mit Metall gefüllt ist. ist der obere Teil, der durch die Schicht 28 auszufüllen ist, nicht so tief wie die öffnungen 14 in der in den Fig. IA und IB dargestellten Struktur nach dem Stand der Technik. Daher tritt das Problem der Unterbrechungen im Gegensatz zu den Anordnungen nach dem Stande der Technik nicht auf. Aus der Metallschicht 28 wird dann ein Leiterzugmuster erzeugt, das eine Vielzahl von Kontakten, wie den in dem Durchverbindungsloch 26 erzeugten miteinander verbindet. Solch ein Leiterzugmuster kann in üblicher Weise gebildet werden, wie das ebenfalls in der US-PS 35 39 876 beschrieben ist. Die so erhaltene integrierte Schaltung kann weiter isoliert werden und in bekannter Weise mit Kontaktflächen versehen werden.
Eiei verhältnismäßig tiefen Durchverbindungslöchern. d. h. wenn die isolierende Schicht eine Dicke in der Größenordnung von 2.3 bis 2.5 μπι oder mehr haben muß. sieht das Verfahren nach der Erfindung eine Lösung vor. bei der die isolierende Schicht in zwei Schritten abgeschieden werden kann. In solch einen Zweischritt-Verfahren bleibt das vorher in Verbindung mit den F i g. 2 bis 5 beschriebene Vorgehen im wesentlichen das gleiche mit der Ausnahme, daß die anfänglich abgeschiedene isolierende Schicht, d. h, die isolierende Schicht 23' dünner ist als die isolierende Schicht 23. die bei dem Einschritt-Verfahren abgeschieschicht 27' zu erleichtern, weist die öffnung 36 vorzugsweise engere seitliche Abmessungen auf, als die öffnung 26. Anschließend wird in einem letzten Schritt, eine Metallschicht 38, von gleicher Zusammensetzung
2i wie die Metallschicht 28 zusammenhängend abgeschieden, wie das früher im Hinblick auf die Metallschicht 28 beschrieben wurde. Darauf wird aus der Metallschicht 38, wie das früher in Verbindung mit der Metallschicht 28 be?:>rieben wurde, ein ausgewähltes Leiterzugmu-
jo ster erzeugt.
Während die Erfindung im Hinblick auf die Bildung von Durchverbindungslöchern, die sich durch eine isolierende Schicht hindurch ;.a einem unter dieser befindlichen Leiterzugmuster erstrecken, beschrieben wurde, ist es klar, daß dieses Verfahren auch zur Bildung von Kontaktöffnungen in einer isolierenden Schicht benutzt werden kann, die sich direkt auf der Oberfläche eines Halbleiterkörpers, ζ. B. aus Silicium, befindet. Gewöhnlich brauchen isolierende Schichten, die direkt auf der Oberfläche eines Halbleiterkörpers gebildet werden und der Passivierung dienen, nicht so dick zu sein wie isolierende Schichten, die dazu verwendet werden, zwei Metallisierungsebenen voneinander zu trennen. Daher können Kontaktöffnungen darin auch durch übliche Verfahren gebildet werden. Wenn es jedoch erwünscht ist. dickere Schichten aus isolierendem Material direkt auf der Oberfläche eines Halbleiterkörpers zu verwenden, so kann das vorliegende Verfahren für die Bildung von Kontakten durch solche
so dicken isolierenden Schichten benutzt werden.
Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen, bei dem nach dem Aufbringen einer elektrischen Isolierschicht auf die Leiterzüge der untersten Schicht eine Photolackmaske mit einer Reihe von Öffnungen auf die Isolierschicht aufgebracht, diese anschließend selektiv geätzt und darauf eine Metallschicht auf der Photolackmaske und in den Öffnungen der Isolierschicht abgeschieden wird, die dünner als die Isolierschicht ist, worauf die Photolackmaske entfernt wird, dadurch gekennzeichnet, daß anschließend erneut eine Metallschicht (28; F i g. 6) in den durch die erste Metallabscheidung teilgefüllten Öffnungen (26; Fig.5) der Isolierschicht (23) und auf dieser abgeschieden und danach zur Bildung des gewünschten Leiterzugsmusters in bekannter Weise von der Isolierschicht selektiv entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die auf die Leiterzüge der untersten Schicht aufgebrachte Isolierschicht in zwei Teilschichten (23,33; F i g. 6A) aufgebracht wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Teilschicht in einer größeren Dicke aufgebracht wird als die erste.
4. Verfahren nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß in jeder Teilschicht nach deren Aufbringen Öffnungen erzeugt werden, in denen anschließend eine Metallschicht abgeschieden wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die ^eitlicht.i Abmessungen der Öffnungen der zweiten Teilschicht zum Erleichtern des Ausrichtens der Öffnungen geringer sind als bei den Öffnungen der ersten Teilschicht.
DE2729030A 1976-06-30 1977-06-28 Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen Expired DE2729030C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/701,451 US4076575A (en) 1976-06-30 1976-06-30 Integrated fabrication method of forming connectors through insulative layers

Publications (2)

Publication Number Publication Date
DE2729030A1 DE2729030A1 (de) 1978-01-05
DE2729030C2 true DE2729030C2 (de) 1982-07-01

Family

ID=24817435

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2729030A Expired DE2729030C2 (de) 1976-06-30 1977-06-28 Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen

Country Status (10)

Country Link
US (1) US4076575A (de)
JP (1) JPS533172A (de)
BE (1) BE855162A (de)
BR (1) BR7704314A (de)
CA (1) CA1082370A (de)
CH (1) CH614562A5 (de)
DE (1) DE2729030C2 (de)
FR (1) FR2357071A1 (de)
IT (1) IT1115667B (de)
NL (1) NL7706108A (de)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4059069A (en) * 1976-08-30 1977-11-22 The Arnold Engineering Company Coating apparatus
US4172004A (en) * 1977-10-20 1979-10-23 International Business Machines Corporation Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
US4289834A (en) * 1977-10-20 1981-09-15 Ibm Corporation Dense dry etched multi-level metallurgy with non-overlapped vias
US4263603A (en) * 1978-03-02 1981-04-21 Sperry Corporation Subminiature bore and conductor formation
US4176029A (en) * 1978-03-02 1979-11-27 Sperry Rand Corporation Subminiature bore and conductor formation
US4184909A (en) * 1978-08-21 1980-01-22 International Business Machines Corporation Method of forming thin film interconnection systems
JPS6019608B2 (ja) * 1978-10-03 1985-05-17 シャープ株式会社 電極パタ−ン形成方法
US4285780A (en) * 1978-11-02 1981-08-25 Schachter Herbert I Method of making a multi-level circuit board
US4181755A (en) * 1978-11-21 1980-01-01 Rca Corporation Thin film pattern generation by an inverse self-lifting technique
US4275286A (en) * 1978-12-04 1981-06-23 Hughes Aircraft Company Process and mask for ion beam etching of fine patterns
US4202914A (en) * 1978-12-29 1980-05-13 International Business Machines Corporation Method of depositing thin films of small dimensions utilizing silicon nitride lift-off mask
JPS5595340A (en) * 1979-01-10 1980-07-19 Chiyou Lsi Gijutsu Kenkyu Kumiai Preparation of semiconductor device
US4272561A (en) * 1979-05-29 1981-06-09 International Business Machines Corporation Hybrid process for SBD metallurgies
JPS55163860A (en) * 1979-06-06 1980-12-20 Toshiba Corp Manufacture of semiconductor device
US4371423A (en) * 1979-09-04 1983-02-01 Vlsi Technology Research Association Method of manufacturing semiconductor device utilizing a lift-off technique
JPS5710926A (en) * 1980-06-25 1982-01-20 Toshiba Corp Manufacture of semiconductor device
US4307179A (en) * 1980-07-03 1981-12-22 International Business Machines Corporation Planar metal interconnection system and process
US4407859A (en) * 1980-10-17 1983-10-04 Rockwell International Corporation Planar bubble memory circuit fabrication
US4339305A (en) * 1981-02-05 1982-07-13 Rockwell International Corporation Planar circuit fabrication by plating and liftoff
DE3175488D1 (en) * 1981-02-07 1986-11-20 Ibm Deutschland Process for the formation and the filling of holes in a layer applied to a substrate
US4391849A (en) * 1982-04-12 1983-07-05 Memorex Corporation Metal oxide patterns with planar surface
US4517616A (en) * 1982-04-12 1985-05-14 Memorex Corporation Thin film magnetic recording transducer having embedded pole piece design
JPS58187260A (ja) * 1982-04-26 1983-11-01 Mitsubishi Electric Corp アルミニウム金属への半田被着法
US4446194A (en) * 1982-06-21 1984-05-01 Motorola, Inc. Dual layer passivation
US4461672A (en) * 1982-11-18 1984-07-24 Texas Instruments, Inc. Process for etching tapered vias in silicon dioxide
US4415606A (en) * 1983-01-10 1983-11-15 Ncr Corporation Method of reworking upper metal in multilayer metal integrated circuits
GB8316477D0 (en) * 1983-06-16 1983-07-20 Plessey Co Plc Producing layered structure
GB2141582B (en) * 1983-06-16 1986-10-29 Plessey Co Plc A method of producing a layered structure
US4451326A (en) * 1983-09-07 1984-05-29 Advanced Micro Devices, Inc. Method for interconnecting metallic layers
US4597177A (en) * 1984-01-03 1986-07-01 International Business Machines Corporation Fabricating contacts for flexible module carriers
US4627151A (en) * 1984-03-22 1986-12-09 Thomson Components-Mostek Corporation Automatic assembly of integrated circuits
JPS61501538A (ja) * 1984-03-22 1986-07-24 エスジーエス―トムソン マイクロエレクトロニクス インコーポレイテッド 集積回路に電気リードを取付ける方法
US4548903A (en) * 1984-03-30 1985-10-22 The United States Of America As Represented By The Secretary Of The Air Force Method to reveal microstructures in single phase alloys
US4640738A (en) * 1984-06-22 1987-02-03 International Business Machines Corporation Semiconductor contact protection
JPS6276600A (ja) * 1985-09-29 1987-04-08 株式会社 アサヒ化学研究所 基板に導電回路を形成する方法
US4695853A (en) * 1986-12-12 1987-09-22 Hewlett-Packard Company Thin film vertical resistor devices for a thermal ink jet printhead and methods of manufacture
US4897676A (en) * 1988-01-05 1990-01-30 Max Levy Autograph, Inc. High-density circuit and method of its manufacture
US5162191A (en) * 1988-01-05 1992-11-10 Max Levy Autograph, Inc. High-density circuit and method of its manufacture
US5488394A (en) * 1988-01-05 1996-01-30 Max Levy Autograph, Inc. Print head and method of making same
US4961259A (en) * 1989-06-16 1990-10-09 Hughes Aircraft Company Method of forming an interconnection by an excimer laser
US4991285A (en) * 1989-11-17 1991-02-12 Rockwell International Corporation Method of fabricating multi-layer board
JP2881963B2 (ja) * 1990-05-25 1999-04-12 ソニー株式会社 配線基板及びその製造方法
US5726498A (en) * 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US5891804A (en) * 1996-04-18 1999-04-06 Texas Instruments Incorporated Process for conductors with selective deposition
TW480636B (en) * 1996-12-04 2002-03-21 Seiko Epson Corp Electronic component and semiconductor device, method for manufacturing and mounting thereof, and circuit board and electronic equipment
US6005198A (en) * 1997-10-07 1999-12-21 Dimensional Circuits Corporation Wiring board constructions and methods of making same
US5994211A (en) * 1997-11-21 1999-11-30 Lsi Logic Corporation Method and composition for reducing gate oxide damage during RF sputter clean
US6162365A (en) * 1998-03-04 2000-12-19 International Business Machines Corporation Pd etch mask for copper circuitization
US20060252163A1 (en) * 2001-10-19 2006-11-09 Nano-Proprietary, Inc. Peelable photoresist for carbon nanotube cathode
KR20030068733A (ko) * 2002-02-16 2003-08-25 광전자 주식회사 평탄화 구조를 갖는 반도체 소자 및 그 제조방법
US6569763B1 (en) * 2002-04-09 2003-05-27 Northrop Grumman Corporation Method to separate a metal film from an insulating film in a semiconductor device using adhesive tape
WO2004097915A1 (ja) * 2003-04-25 2004-11-11 Semiconductor Energy Laboratory Co., Ltd. 液滴吐出装置、パターンの形成方法、および半導体装置の製造方法
CN100533808C (zh) * 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备
US7462514B2 (en) 2004-03-03 2008-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same, liquid crystal television, and EL television
US7642038B2 (en) * 2004-03-24 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
US8158517B2 (en) * 2004-06-28 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring substrate, thin film transistor, display device and television device
EA029641B1 (ru) * 2015-02-04 2018-04-30 Открытое акционерное общество "ИНТЕГРАЛ"-управляющая компания холдинга "ИНТЕГРАЛ" Металлизация интегральной схемы
CN117542733B (zh) * 2024-01-10 2024-04-26 合肥晶合集成电路股份有限公司 半导体结构的制作方法、电路及芯片

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3598710A (en) * 1966-04-04 1971-08-10 Ibm Etching method
US3451867A (en) * 1966-05-31 1969-06-24 Gen Electric Processes of epitaxial deposition or diffusion employing a silicon carbide masking layer
US3471396A (en) * 1967-04-10 1969-10-07 Ibm R.f. cathodic sputtering apparatus having an electrically conductive housing
US3697318A (en) * 1967-05-23 1972-10-10 Ibm Monolithic integrated structure including fabrication thereof
FR1064185A (fr) * 1967-05-23 1954-05-11 Philips Nv Procédé de fabrication d'un système d'électrodes
US3597834A (en) * 1968-02-14 1971-08-10 Texas Instruments Inc Method in forming electrically continuous circuit through insulating layer
US3633269A (en) * 1969-06-24 1972-01-11 Telefunken Patent Method of making contact to semiconductor devices
US3714521A (en) * 1971-07-26 1973-01-30 Rca Corp Semiconductor device or monolithic integrated circuit with tungsten interconnections
BE789498A (fr) * 1971-09-29 1973-01-15 Siemens Ag Contact metal-semiconducteur de faible superficie
US3837907A (en) * 1972-03-22 1974-09-24 Bell Telephone Labor Inc Multiple-level metallization for integrated circuits
JPS529513B2 (de) * 1972-06-23 1977-03-16
DE2235749C3 (de) * 1972-07-21 1979-09-20 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum Herstellen eines Leitbahnenmusters
US3877051A (en) * 1972-10-18 1975-04-08 Ibm Multilayer insulation integrated circuit structure
US3873361A (en) * 1973-11-29 1975-03-25 Ibm Method of depositing thin film utilizing a lift-off mask

Also Published As

Publication number Publication date
CA1082370A (en) 1980-07-22
FR2357071A1 (fr) 1978-01-27
JPS533172A (en) 1978-01-12
DE2729030A1 (de) 1978-01-05
US4076575A (en) 1978-02-28
BR7704314A (pt) 1978-05-16
IT1115667B (it) 1986-02-03
FR2357071B1 (de) 1980-12-19
CH614562A5 (de) 1979-11-30
BE855162A (fr) 1977-09-16
NL7706108A (nl) 1978-01-03

Similar Documents

Publication Publication Date Title
DE2729030C2 (de) Verfahren zum Herstellen eines mehrschichtigen Leiterzugsmusters für monolithisch integrierte Halbleiterschaltungen
DE3339957C2 (de)
EP0002185B1 (de) Verfahren zum Herstellen einer Verbindung zwischen zwei sich kreuzenden, auf der Oberfläche eines Substrats verlaufenden Leiterzügen
DE69617928T2 (de) Löthöcker-herstellungsverfahren und strukturen mit einer titan-sperrschicht
DE2430692C2 (de) Verfahren zum Herstellen von Verbindungslöchern in Isolierschichten
DE2945533C2 (de) Verfahren zur Herstellung eines Verdrahtungssystems
DE2723944C2 (de) Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster
DE1930669C2 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE2709986A1 (de) Verfahren zum herstellen von koplanaren schichten aus duennen filmen
DE19632720A1 (de) Mehrschicht-Kondensatoren unter Einsatz von amorphem, hydrierten Kohlenstoff sowie Verfahren zu deren Herstellung
DE4002352A1 (de) Verfahren zum herstellen von luftbruecken-metall-zwischenverbindern
DE2709933C2 (de) Verfahren zur Herstellung von leitenden Verbindungen zwischen übereinander angeordneten Metallisierungsschichten
DE2534397A1 (de) Verfahren zum herstellen von festwertspeicher enthaltenden integrierten schaltungen
DE2346565A1 (de) Verfahren zur herstellung von mehrlagen-metallisierungen bei integrierten halbleiteranordnungen
DE2636971C2 (de) Verfahren zum Herstellen einer isolierenden Schicht mit ebener Oberfläche auf einer unebenen Oberfläche eines Substrats
DE2510757C2 (de) Verfahren zum Herstellen von Trägersubstraten für hochintegrierte Halbleiterschaltungsplättchen
DE2713532A1 (de) Verfahren zur herstellung von ober- und unterhalb einer erdungsebene, die sich auf einer seite eines substrats befindet, verlaufenden verdrahtungen
DE3414781A1 (de) Vielschicht-verbindungsstruktur einer halbleitereinrichtung
DE2353276A1 (de) Doppelseitige schaltung fuer mehrschichtschaltungen und verfahren zu ihrer herstellung
DE19614584A1 (de) Verbesserter Luftbrückenverdrahtungsaufbau für integrierte monolithische Mikrowellenschaltungen (MMIC)
EP0373258B1 (de) Verfahren zur selbstjustierten Herstellung von Kontakten zwischen in übereinander angeordneten Verdrahtungsebenen einer integrierten Schaltung enthaltenen Leiterbahnen
DE10039710B4 (de) Verfahren zur Herstellung passiver Bauelemente auf einem Halbleitersubstrat
DE3544539A1 (de) Halbleiteranordnung mit metallisierungsbahnen verschiedener staerke sowie verfahren zu deren herstellung
DE2230171A1 (de) Verfahren zum herstellen von streifenleitern fuer halbleiterbauteile
EP0013728B1 (de) Verfahren zur Herstellung von elektrischen Verbindungen zwischen Leiterschichten in Halbleiterstrukturen

Legal Events

Date Code Title Description
OAP Request for examination filed
OD Request for examination
8125 Change of the main classification

Ipc: H01L 21/90

D2 Grant after examination
8339 Ceased/non-payment of the annual fee