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Schaltungsanordnung zur Überorüfung von Vergleichern
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Die Erfindung betrifft eine Schaltungsanordnung zur uberwachung von
für einen bitweisen Vergleich der über zwei getrennte Leitungawege übertragenen
und im fehlerfreien Falle identischen Datensignale vorgesehenen Vergleichern.
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Zur Erhöhung der Sicherheit vor allem in Nachrichten verarbeitenden
Anlagen ist es allgemein bekannt, zumindest die für den Betrieb einer Anlage unbedingt
notwendigen Anlagenteile zu verdoppeln. Auf diese Weise kann der Betrieb nicht nur
bei Ausfall eines Anlagenteiles weitergeführt werden sondern es können auch durch
ständigen Vergleich der von verdoppelten Einheiten abgegebenen Daten Überwachungsvorgänge
durchgeführt bzw. im Falle eines Diagnosevorganges fehlerhaft arbeitende Einheiten
ermittelt werden. Zur Erkennung der über getrennte Leitungswege von zwei identisch
aufgebauten Verarbeitungseinheiten abgegebenen Daten auf Identität bzw. auf Nichtidentität
sind Jeweils Vergleicher vorgesehen, in denen die empfangenen Daten bitweise überprüft
werden und die im Falle einer Nichtübereinsti=ung der e;pfangenen Datenbits Ausgangssignale
abgeben, die dann weitere Reaktionen auslesen. Solche Vergleicher arbeiten bitsynchron
mit den Systemtakt und stellen ein sehr wirkungsvolles Fehlererkennungsnittel dar.
Dabei ist allerdings Voraussetzung, daß die Vergleicher fehlerfrei arbeiten, d.h.
daß ein Vergleicher seine Funktionen sowohl bei der Identitätsprdfung als aber auch
bei der Nichtidentitätsprüfung fehlerfrei erfüllt. Da unter normalen Betriebsbe-
dingungen
ein Vergleicher im wesentlichen die Identität der empfangenen Datenbits feststellt
und nur in den seltenen Fehlerfällen nicht identische Bits auftreten werden, ist
eine unzuverlässige Funktion des Vergleichers bei der Nichtidentitätsprüfung nicht
in dem gleichenNaße feststellbar wie bei der Identitätsprüfung. Um nun auch diese
von einem Vergleicher geforderte Funktion ständig zu überwachen, besteht die Möglichkeit,
den Vergleicher routinemäßig mit unterschiedlichen Prüfinformationen zu betreiben.
Der damit verbundene Aufwand ist jedoch insofern beträchtlich, als dazu ein zusätzliches
Prüfprogramm erstellt werden muß, das in bestimmten Abständen eine derartige routinemäßige
Uberprüfung der Vergleicher ermöglicht.
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Der Erfindung liegt die Aufgabe zugrunde, die volle Funktionsfähigkeit
des Vergleichers, d.h. die Funktionsfähigkeit sowohl hinsichtlich einer Identitäts-
als aber auch hinsichtlich einer Nichtidentitätsprüfung während des Betriebes ständig
zu überwachen ohne daß dazu ein besonderes Programm erforderlich ist. Gemäß der
Erfindung wird das dadurch erreicht, daß Jeweils einem Eingang eines Vergleichers
ein über eine Steuerschaltung steuerbarer Inverter vorgeschaltet ist, daß die Steuerschaltung
durch Bewertung eines zentralen Taktes den Inverter während eines Vergleichszyklusses
derart abwechselnd ein- und ausschaltet, daß am Eingang des Vergleichers bei ausgeschaltetem
Inverter ein identisches Bitpaar, bei eingeschaltetem Inverter ein nichtidentisches
Bitpaar anliegt und daß zur Bewertung der vom Vergleicher während eines Vergleichszyklusses
abgegebenen Ausgangssignale diesem eine auf den Empfang vorgegebener Bitkombinationen
einstellbare Auswerteeinrichtung nachgeschaltet ist.
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Die erfindungsgemäße Schaltungsanordnung weist dabei den Vorteil auf,
daß die Funktion des Vergleichers unabhängig von den empfangenen Datenbits eines
Datensignals sowohl zur Prüfung auf Identität als auch zur Prüfung auf Nichtidentität
ausgenützt wird. Die dazu vorgesehene zusätzliche Schaltung, die sich im wesentlichen
auf den Einsatz von Invertern und Abtastschaltungen beschränkt, ermöglicht eine
Überwachung sowohl der empfangenen Datensignale und damit der diese Signale sendenden
Einrichtungen als auch die Überwachung der Vergleicher selbst hinsichtlich ihrer
beiden Vergleichsfunktionen.
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Die Erfindung wird im folgenden anhand von zwei in der Zeichnung dargestellten
Ausführungsbeispielen erläutert.
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Fig. 1 zeigt eine Anordnung, in der jedem Leitungspaar, auf dem im
fehlerfreien Betrieb identische Bits auftreten, ein steuerbarer Inverter und ein
Vergleicher zugeordnet ist.
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Fig. 2 zeigt in Form eines Impulsdiagramms die Wirkungsweise der Anordnung
nach Fig. 1.
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In Fig. 3 ist eine Anordnung dargestellt, in der den Datenleitungen
jedes Leitungsweges jeweils eine Abtastschaltung und ein steuerbarer Inverter zugeordnet
ist und bei der lediglich ein gemeinsamer Vergleicher vorgesehen ist.
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Fig. 4 zeigt wiederum ein Impulsdiagramm zur Erläuterung der Funktionsweise
der Anordnung nach Fig. 3.
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Im Ausführungsbeispiel der Fig. 1 sind zwei Leitungswege L1 und L2
vorhanden, über deren k Leitungen die von einer ersten und von einer zweiten jeweils
identisch aufgebauten Verarbeitungseinheit kommenden Datensignale seriell übertragen
werden. Jedes Datensignal enthält k Bits, nämlich die Bits Al bis K1 bzw. A2 bis
K2, die jeweils bitparallel angeboten werden. Jeweils einem eine Datenleitung des
ersten und eine Datenleitung des zweiten Leitungsweges umfassenden Leitungspaar
ist ein Vergleicher V1 bis Vk zugeordnet. Der erste Eingang jedes Vergleichers ist
mit der von einer Verarbeitungseinheit kommenden Datenleitung direkt, mit der entsprechenden
von der anderen Verarbeitungseinheit kommenden Datenleitung über einen steuerbaren
Inverter I1 bis Ik verbunden.
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Im Beispiel der Fig. 1 sind die Vergleicher V1 bis Vk mit den Datenleitungen
des ersten Leitungsweges L1 direkt und mit den Datenleitungen des zweiten Leitungsweges
L2 über die Inverter I1 bis Ik verbunden. Die Ausgänge der Vergleicher V1 bis Vk
sind über ein Mischgatter G an eine Auswerteeinrichtung A angeschlossen. Zur Steuerung
der Inverter I1 bis Ik ist eine Abtastschaltung S vorgesehen, die die Inverter während
eines Vergleichszyklusses nacheinander ein- und ausschaltet. Der Abtastschaltung
S, die als Scanner-Einrichtung arbeitet, steht dazu der systemeigene Takt T zur
Verfügung. Die Ein- und Ausschaltung der Inverter I1 bis Ik über die Abtastschaltung
S erfolgt dabei in der Weise, daß im Rhythmus des Taktes T aufeinanderfolgend abwechselnd
alle In-
verter I1 bis Ik ausgeschaltet und zyklisch jeweils ein
Inverter eingeschaltet ist. Auf diese Weise wird erreicht, daß mit einem ersten
Taktimpuls des Taktes T die Bits der beiden Leitungswege L1 und L2 unverändert an
die Eingänge der Vergleicher V1 bis Vk gelangen, die Vergleicher also in diesem
Falle auf Identität prüfen und mit dem nächsten Taktimpuls, durch den der dem ersten
Vergleicher V1 vorgeschaltete Inverter I1 eingeschaltet wird, das erste über den
zweiten Leitungsweg L2 übertragene Bit A2 invertiert wird, so daß der Vergleicher
V1 nunmehr auf Nichtidentität prüft. In der beschriebenen Weise wiederholen sich
diese Vorgänge, d.h. es wird mit dem nächsten Taktimpuls wieder der erste Inverter
I1 ausgeschaltet, sämtliche Bits also wieder unverändert den Vergleichern angeboten
und mit dem folgenden Taktimpuls dann der zweite Inverter I2 eingeschaltet. Auf
diese Weise wird innerhalb eines Vergleichszyklus jedes über den zweiten Leitungsweg
L2 übertragene Bit durch zyklische Einschaltung der Inverter zunächst unverändert
und dann invertiert den betreffenden Vergleichern angeboten. Jeder Vergleicher führt
somit während des normalen Betriebs eine Identitäts- und eine Nichtidentitätsprüfung
durch.
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Über das Mischgatter G stehen die Ausgangssignale der Vergleicher
V1 bis Vk der Auswerteeinrichtung A zur Verfügung, die auf bestimmte Bitkombinationen
einstellbar ist und die für den fehlerfreien Betrieb taktsynchron abwechselnd Gleich-
und Ungleichmeldungen erwartet.
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Zur Erläuterung der Wirkungsweise wird auf Fig. 2 verwiesen. Dort
ist in der ersten Zeile der Takt T dargestellt, der der Abtastschaltung S zur Verfügung
steht. In den folgenden drei Zeilen sind die auf den Datenleitungen des ersten Leitungsweges
L1 bitparallel angebotenen Bits Al bis K1, in den folgenden drei Zeilen die auf
dem zweiten Leitungsweg L2 bitparallel angebotenen Bits A2 bis K2 eines Datensignals
dargestellt. Die folgenden drei Zeilen zeigen die Einschaltesignale für die Inverter
I1 bis Ik.
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Schließlich enthält die Darstellung der Fig. 2 noch die an den Eingängen
der Vergleicher V1 bis Vk anliegenden Bits, sowie in der letzten Zeile das der Auswerteeinrichtung
A angebotene Signal, das dieser ebenfalls taktsynchron zur Verfügung steht.
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Für einen ersten Vergleichszyklus VZi wird angenommen, daß über die
Datenleitungen des ersten Leitungsweges L1 die Bits Al=l,
Bl=1 ...
K1=0 und über die Datenleitungen des zweiten Leitungsweges L2 die identischen Bits
A2=1, B2=I ... K2=O übertragen werden. Weiterhin wird angenommen, daß während des
Vergleichszyklus VZ1 alle Vergleicher V1 bis Vk sowohl hinsichtlich der Identitätsprüfung
als auch hinsichtlich der Nichtidentitätsprüfung fehlerfrei arbeiten. Nimmt man
weiterhin an, daß dabei ein Vergleicher bei identischen Eingangssignalen an seinem
Ausgang eine 0, bei nichtidentischen Eingangssignalen eine 1 abgibt, so wird während
des ersten Vergleichszyklus VZI über das Mischgatter G der Auswerteeinrichtung A
die Bitfolge 0101 ... 01 angeboten.
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Diese Bitkombination entspricht dem fehlerfreien Betrieb. Tritt während
des zweiten Vergleichszyklus VZ2 ein Bitfehler auf, ist beispielsweise das Bit A?=l
und das Bit A2=0, so wird der Auswerteeinrichtung A die Bitkombination 1011 ...
11 angeboten.
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Diese Bitkombination signalisiert somit einen Bitfehler BF, wobei
darüber hinaus feststellbar ist, daß das erste Bit im Datensignal nicht identisch
empfangen wurde.
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Während eines dritten Vergleichszyklus VZ3 sei angenommen, daß einer
der Vergleicher, im Beispiel der Vergleicher V1, fehlerhaft hinsichtlich der Identitätsprüfung
arbeitet. In diesem Falle stimmen zwar die Bits Al, B1 bis K1 mit den Bits A2, B2
bis E2 überein, doch wird infolge der fehlerhaften Funktion des Vergleichers V1
bei der Identitätsprüfung an seinem Ausgang ein fehlerhaftes Ausgangssignal gebildet.
Das führt dazu, daß der Auswerteeinrichtung A die Bitkombination liii ... 1i angeboten
und dort als Fehlersignal VFI erkannt wird, das auf einen Fehler hinsichtlich der
Identitätsprüfung eines Vergleichers hinweist.
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Schließlich ist auch das fehlerhafte Verhalten eines Vergleichers
bei einer Nichtidentitätsprüfung feststellbar, wie beim Vergleichszyklus VZ4 gezeigt
wird. Auch hier sind die über die Leitungswege L1 und L2 angebotenen Bits Al bis
K1 und A2 bis K2 identisch. Arbeitet Jedoch, wie in Fig. 2 dargestellt ist, der
Vergleicher V2 bei der Nichtidentitätsprüfung fehlerhaft, so führt das bei der Einschaltung
des Inverters I2 dazu, daß am Ausgang des Vergleichers V2 anstelle eines richtigen
Signals 1 das fehlerhafte Signal 0 abgegeben wird. In diesem Falle steht der Auswerteeinrichtung
A die Bitkombination 0100 ... 01 zur Verfügung,
was als Fehler VF2
bei der Nichtidentitätsprüfung ausgewertet wird.
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Die der Auswerteeinrichtung A angebotenen Bitkombinationen ermöglichen
somit eine eindeutige Auswertung sowohl im Hinblick auf Bitfehler im übertragenen
Datensignal als auch im Hinblick auf ein fehlerhaftes Verhalten der Vergleicher
bei der Funktion der Identitäts- und der Nichtidentitätsprüfung.
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In einem zweiten Ausführungsbeispiel der Erfindung, das in Fig.
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3 dargestellt ist, sind jeweils alle Datenleitungen des ersten Leitungsweges
L1 und alle Datenleitungen des zweiten Leitungsweges L2 Jeweils an eine Abtastschaltung
ASI bzw. AS2 angeschlossen. Der Ausgang einer Abtastschaltung, im Beispiel der Ausgang
der Abtastschaltung AS2,ist mit einem einzigen Vergleicher V direkt, der Ausgang
der anderen Abtastschaltung, im Beispiel der Ausgang der Abtastschaltung AS1, über
einen Inverter I1 mit dem anderen Eingang des Vergleichers V verbunden. Unter Steuerung
des Systemtaktes T werden die einzelnen Datenleitungen der beiden Leitungswege L1
und L2 während Jedes Vergleichszyklusses nacheinander abgetastet. Uber einen Zähler
Z, dem ebenfalls der Systemtakt T zugeführt wird, ist ein dem Vergleicher V vorgeschalteter
Inverter, im Beispiel der Inverter I1 steuerbar. Damit wird erreicht, daß die Bits
eines Leitungspaares, d.h. also die Bits M, A2; Bi, B2 bis K1, S2 Jeweils bei ausgeschaltetem
Inverter I1 unverändert und bei eingeschaltetem Inverter I1 durch Invertierung der
Bits des ersten Leitungsweges verändert den Eingängen des Vergleichers V zugeführt
werden. Auf diese Weise führt der Vergleicher V einmal eine Identitäts- und zur
nächsten Taktzeit durch Einschaltung des Invertierers I1 eine Nichtidentitätsprüfung
durch. Die am Ausgang des Vergleichers V auftretenden Bitkombinationen stehen wiederum
einer Auswerteeinrichtung A zur Verfügung, die taktsynchron Identitäts- und Nichtidentitätssignale
erwartet.
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Die Funktion der in Fig. 3 dargestellten Anordnung wird anhand eines
in Fig. 4 dargestellten Impulsdiagrammes erläutert. Dort ist in der ersten Zeile
der Systemtakt T dargestellt. In den folgenden drei Zeilen sind die Datenleitungen
des ersten Leitungsweges L1 und in den nächsten drei Zeilen die Datenleitungen des
zweiten
Leitungsweges L2 dargestellt. Weiterhin enthält die Darstellung in Fig. 2 die Einschaltsignale
für den Inverter I1, sowie die am Eingang des Vergleichers V anliegenden Eingangssignale.
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In der letzten Zeile sind die der Auswerteeinrichtung A angebotenen
Bitkombinationen dargestellt.
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Es wird wieder angenommen, daß der Vergleicher im fehlerfreien Betrieb
bei eingangsseitig identischen Bits am Ausgang eine 0, bei eingangsseitig nichtidentischen
Bits am Ausgang eine 1 abgibt. Während eines ersten Vergleichszyklus VZ1 treten
auf den Datenleitungen des ersten und des zweiten Leitungsweges L1 und L2 Jeweils
identische Bits auf. Ebenso arbeitet der Vergleicher V fehlerfrei. Wie vorher beschrieben
wird unter Steuerung des Taktes T jeweils die erste Datenleitung des ersten und
des zweiten Leitungsweges abgetastet, wobei der Inverter I1 ausgeschaltet ist. Das
bedeutet, daß die Datenbits Al=l und A2=1 unverändert am Eingang des Vergleichers
V anliegen, so daß dieser durch Feststellung der Identität der beiden Bits eine
0 an seinem Ausgang abgibt. Mit dem nächsten Taktimpuls wird der Inverter I1 eingeschaltet,
so daß nunmehr das Bit Al invertiert am Eingang des Vergleichers V anliegt und dieser
aufgrund der fehlerfreien Nichtidentitätsprüfung an seinem Ausgang das Signal 1
abgibt.
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Zum nächsten Taktzeitpunkt werden die zweiten Datenleitungen der Leitungswege
L1 und L2 abgetastet, so daß nunmehr das Bit 31=1 und B2=1 an die Eingänge des Vergleichers
V gelangen, dort auf Identität geprüft werden und das Ausgangssignal 0 abgegeben
wird.
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Auf diese Weise werden alle Datenleitungen des ersten und zweiten
Leitungsweges abgetastet, wobei jeweils der Vergleicher abwechselnd eine Identitäts-
und eine Nichtidentitätsprüfung durchführt. Die Auswerteeinrichtung A stellt aufgrund
der am Ausgang des Vergleichers abgegebenen Bitkombination 010 ... 01 sowohl eine
fehlerfreie Datenübertragung als auch eine fehlerfreie Funktion des Vergleichers
fest. Für den nächsten Vergleichszyklus VZ2 wird angenommen, daß die über die beiden
Leitungswege übertragenen Datensignale hinsichtlich des ersten Bits nicht identisch
sind (A1=1, A2=0). In der beschriebenen Weise werden die Datenleitungen der beiden
Leitungswege L1 und L2 abgetastet, wobei einmal der Inverter I1 aus- und beim jeweils
folgenden Taktimpuls eingeschaltet ist. Am Ausgang des Vergleichers V steht somit
die
Bitkombination 1001 ... 01 zur Verfügung, die in der Auswerteeinrichtung
A als Bitfehler BF erkannt wird.
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Für den dritten Vergleichszyklus VZ3 sei angenommen, daß die auf beiden
Leitungswegen übertragenen Datensignale identisch sind, daß jedoch der Vergleicher
V in seiner Funktion der Identitätsprüfung fehlerhaft arbeitet. Das äußert sich
darin, daß der Vergleicher bei identisch anliegenden Eingangssignalen das der Nichtidentität
zugeordnete Ausgangssignal, also im Beispiel das Ausgangssignal 1 abgibt. Durch
Abtastung der einzelnen Datenleitungen mit abwechselnder Ein- und Ausschaltung des
Inverters I1 wird der Auswerteeinrichtung in diesem Falle die Bitkombination 1111
... 11 angeboten, die zur Erkennung eines solchen Vergleicherfehlers FV1 führt.
Schließlich ist für den vierten Vergleichszyklus VZ4 angenommen, daß der Vergleicher
hinsichtlich seiner Funktion bei der Nichtidentitätsprüfung fehlerhaft arbeitet,
d.h.
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bei Anliegen nichtidentischer Eingangssignale das einer Identitätsprüfung
zugeordnete Ausgangssignal, im Beispiel das Ausgangssignal 0 abgibt. In einem solchen
Falle wird der Auswerteeinrichtung A die Bitkombination 0000 ... 00 angeboten, die
dort als Vergleichsfehler FV2 hinsichtlich Nichtidentitätsprüfung erkannt wird.
Ebenso wie im Ausführungsbeispiel nach Fig. 1 kann die Auswerteeinrichtung A auf
den Empfang bestimmter Bitkombinationen eingestellt werden, so daß nach den beschriebenen
Fehlerarten unterschieden werden kann.
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3 Patentansprüche 4 Figuren