DE2707054A1

DE2707054A1 - Bildsynchronisationsanordnung

Info

Publication number: DE2707054A1
Application number: DE19772707054
Authority: DE
Inventors: Barry Donald Ruberry Miles; David Peter Owen
Original assignee: Quantel Ltd
Current assignee: Quantel Ltd
Priority date: 1976-02-19
Filing date: 1977-02-18
Publication date: 1977-08-25
Also published as: DE2707054C2; GB1571124A; FR2341994A1; JPS52122036A; FR2341994B3; US4101939A

Description

Patentanwälte Dipl.-Ing. H. Weickmann, Dipl.-Phys. Dr. K. Fincke

Dipl.-Ing. F. A.Weickmann, Dipl.-Chem. B. Huber

8 MÜNCHEN 86, DEN

POSTFACH 860 820

MDHLSTRASSE 22, RUFNUMMER 98 39 21/22

QUANTEL LIMITED
Maidenhead House
Bartholomew Street,
Newbury, Berkshire, England

Blldsynchroni sationsanordnung

Die Erfindung bezieht sich auf eine Bildsynchronisationsanordnung bzw. auf einen Bildsynchronisator, der einen Geschwindigkeitskompensator aufweist, der zur Korrektur von Geschwindigkeitsfehlern bei eintreffenden Bildsignalen dient, die von Bildbandaufzeichnungsgeräten gewonnen sind.

Die Geschwindigkeitskompensation ist bei digitalen Zeitbasis-Ausgleichsschaltungen bzw. Korrekturschaltungen bekannt. Ein verbessertes Verfahren zum Zeitbasisausgleich ist bereits an anderer Stelle vorgeschlagen worden (britische Patentanmeldung Nr. 3207/76). Bei diesem Verfahren wird das Konzept einer "Vorschau^M-Geschwindigkeitskompensation bei Zeitbasisausgleichsschaltungen angewandt, die effektiv den von einem Bandaufzeichnungsgerät herrührenden

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Geschwindigkeitsfehler überwachen, der auftritt, währenddessen eine Informationszeile in einen der Zeitbasis-Korrekturzeilenspeicher eingeschrieben wird. Das Ausgangssignal der Geschwindigkeitskompensationsschaltung modifiziert dann entsprechend die Ablaufgeschwindigkeit bzw. Endgeschwindigkeit. Bei einer derartigen Zeitbasiskorrekturanordnung ist ein erster Analog-Digital-Wandler vorgesehen, der das einlaufende analoge Bildsignal in ein Digital-Signal umsetzt. Dabei ist ein Bildspeicher vorgesehen, der aufeinanderfolgenden Zeilen zugehörige Bildinformationen in digitaler Form von dem genannten Analog-Digital-Wandler her aufnimmt. Ferner ist ein Digital-Analog-Vandler vorgesehen, der ein digitales Ausgangssignal von dem betreffenden Speicher in ein Analog-Signal umsetzt. Darüber hinaus ist eine Steuereinrichtung vorgesehen, die zum Einschreiben und Auslesen der digitalen Information in den bzw. aus dem Speicher dient, überdies ist ein getriggerter spannungsgesteuerter Eingangsoszillator vorgesehen, der die Umsetzgeschwindigkeit festlegt, mit der die Umwandlung des genannten Analog-Signals in ein Digital-Signal erfolgt, und der die Einschreibgeschwindigkeit festlegt, mit der das Einschreiben in den genannten Speicher erfolgt. Schließlich ist ein Ausgangsoszillator vorgesehen, der die Auslesegeschwindigkeit festlegt, mit der die digitale Information aus dem genannten Speicher ausgelesen wird, und der die Umsetzgeschwindigkeit festlegt, mit der die digitale Information in eine analoge Form gebracht wird. Überdies sind eine Abtasteinrichtung zur Abtastung der den Eingangsoszillator steuernden Spannung während einer Zeile und Meßeinrichtungen vorgesehen, die jegliche Spannungsdifferenz in der Steuer spannung während aufeinanderfolgender Zeilen ermitteln.

Ein derartiger Zeitbasiskorrektur-Vorschau-Geschwindig-

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keitskompensator benötigt eine kleine Anzahl von individuellen Analog-Speichern, und zwar entsprechend der Anzahl der in der Zeitbasiskorrekturschaltung gespeicherten Zeilen. Wenn man diese Methode erweitert, um einen Bildspeicher mit beispielsweise vielleicht 485 oder sogar 585 Zeilen zu erfassen, wäre die Anzahl der individuellen Speicher sehr groß, überdies würden derartige Speicher eine äußerste Schwierigkeit hinsichtlich der physikalischen Realisierung des Systems mit sich bringen.

Der Erfindung liegt demgemäß die Aufgabe zugrunde, eine Geschwindigkeitskompensation zu schaffen, die für ein Großspeichersystem, wie beispielsweise für einen Bildspeicher, geeignet ist.

Gelöst wird die vorstehend aufgezeigte Aufgabe erfindungsgemäß dadurch, daß ein zweiter Ana^log-Digital-Wandler vorgesehen ist, durch den/mittels der Meßeinrichtung festgestellte analoge Spannungsdifferenz in ein Digital-Signal umgesetzt wird, daß eine digitale Speichereinrichtung die von dem betreffenden Analog-Digital-Wandler gelieferte digitale Spannung festhält und daß eine Phasenschiebereinrichtung vorgesehen ist, die die Phase des Signals des Ausgangsoszillators in Abhängigkeit von der in der genannten digitalen Speichereinrichtung festgehaltenen Spannungsdifferenz zu verschieben gestattet.

Anhand von Zeichnungen wird die Erfindung nachstehend an einem Ausführungsbeispiel näher erläutert. Fig. 1 zeigt einen ⁿVorschauⁿ-Geschwindigkeitskompensator, wie er an der erwähnten anderen Stelle (britische Patentanmeldung 3207/76) vorgeschlagen ist.

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Fig. 2 zeigt eine Ausführungsform der Synchronisierschaltung gemäß der Erfindung.

Fig. 3 veranschaulicht den Verlauf von Signalzügen, die in der Synchronisierschaltung gemäß Fig. 2 auftreten. Fig. 4 zeigt eine alternative Schaltungsanordnung zu der in Fig. 2 dargestellten Schaltungsanordnung.

Die digitale Zeitbasis-Korrekturschaltung 10 gemäß Fig. 1 (die in der erwähnten britischen Patentanmeldung 3207/76 angegeben ist) umfaßt einen Eingang 11, an dem sowohl ein Analog-Digital-Wandler 13 als auch ein Amplitudensieb bzw. Separator 14 angeschlossen sind.

Der Digital-Ausgang des Wandlers 13 (der acht Bits in Parallelform liefert) ist an einem Speicher 18 angeschlossen , dessen Ausgang an einem Digital-Analog-Wandler 20 angeschlossen ist. Der Ausgang des Amplitudensiebes bzw. Separators 14 ist mit dem Eingang 15 eines getriggerten Oszillators 16 verbunden, dessen Ausgang 17 dazu benutzt wird, eine Taktsteuerung der Einschreibfunktion einer Speichersteuereinrichtung 19 zusammen mit einer Taktsteuerung des Analog-Digital-Wandlers 13 zu bewirken. Die Auslesefunktion bzw. die Auslesemöglichkeit der Speichersteuereinrichtung 19 wird mittels eines Taktgenerators 21 taktgesteuert, der auch zur Takteteuerung des Digital-Analog-Wandlers 20 dient. Die Zeltbasis-Korrekturanordnung weist einen Ausgangsanschluß 22 auf. Der Eingangsanschluß 11 ist, wie dargestellt, mit einem Bildbandaufzeichnungsgerät (VTR) 12 verbunden.

Das von dem Bildbandaufzeichnungsgerät 12 zugeführte Bildsignal enthält eine Synchronisierimpulsinformation und eine Farbburstinformation. Die Abgabe eines Ausgangsimpulses von dem Separator bzw. Amplitudensieb 14 wird dabei durch die Vorderflanke des aufgenommenen Synchroni-

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•3.

sierimpulses ausgelöst. Der Startimpuls triggert den Oszillator 16, um eine Impulsgruppe bzw. einen Impulsburst zu erzeugen. Die Länge der Impulsfolge ist dabei ausreichend, um die gesamte Bildinformation in einer aktiven Zeilenperiode mittels des Analog-Digital-Wandlers umzusetzen und abzuspeichern, bevor das Oszillator-Ausgangssignal aufhört, und zwar in Erwartung des Auftretens des nächsten Startimpulses von dem Separator 14.

In typischer Weise beträgt die Zeilenlänge bzw. -dauer etwa 64/us, und die Frequenz der Oszillatoren 16 und 21 ist etwa dreimal der (Farbburst-)Hilfsträgerfrequenz.

Der Eingangsoszillator 16 bewirkt eine Änderung seiner Frequenz von Zeile zu Zeile mittels einer intern gewonnenen Steuerspannung. Getriggerte Oszillatoren sind im einzelnen in den britischen Patentanmeldungen 11793/74 und 11794/74 sowie in den US-Patentschriften 3 971 063 und 3 978 519 angegeben. Die Länge der Abtasttaktimpulsfolge wird in Übereinstimmung mit der vom Band unabhängigen Zeilenperiode variiert, indem die Frequenz der Taktimpulse von Zeile zu Zeile geändert wird. Während die Schwingfrequenz von Zeile zu Zeile variieren kann, bleibt die Anzahl der Impulse je Zeile konstant, was durch einen Zähler in dem getriggerten Oszillator festgelegt ist. Die Oszillatorimpulse stehen am Ausgang 17 zur Verfügung. Die Steuerspannung steht am Ausgang 56 zur Verfügung. Diese Steuerspannung hängt von der Zeitspanne zwischen dem Anhalten des Oszillators am Ende einer Zeile und dem Triggern zu Beginn der nächsten Zeile ab.

Der Ausgang des Taktgenerators 21 ist über einen spannungsgesteuerten Phasenschieber 60 mit der Speichersteuereinrichtung 19 und dem Digital-Analog-Wandler 20 verbunden.

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'40'

Die Spannung für die Steuerung des Phasenschiebers 60 wird von einer zusätzlichen Schaltungsanordnung abgeleitet bzw. gewonnen, die eine Abtast- und Halteschaltung 62 enthält, welche die Frequenzsteuerspannung vom Ausgang 56 des spannungsgesteuerten Oszillators 16 zugeführt erhält. Die Spannung vom Ausgang 56 wird außerdem einer Subtrahiereinrichtung 63 zugeführt, welche die Differenz zwischen der Spannung von dem spannungsgesteuerten Oszillator 16 (wie in der Zeile n) und jener Spannung am Abtasteingang der Halteschaltung (Zeile n-1) ermittelt bzw. mißt. Der durch die Subtrahiereinrichtung 63 ermittelte bzw. gemessene Spannungsfehler (zu Beginn der Zeile n) wird einer weiteren Abtast- und Halteschaltung 65 zugeführt, die diese Fehlerspannung (während der Zeile n) abtastet und festhält. Das Ausgangssignal der Halteschaltung 65 wird verschiedenen Speicherzweigen zugeführt (das sind in diesem Beispiel vier Speicherzweige was abhängig ist von der Zeilenspeicherkapazität des digitalen Speichers 18). Jeder Speicherzweig ist mit einem Eingangsschalter 67, 68, 69 oder 70,einem Speicherkondensator 72, 73, 74 bzw. 75 und einem Ausgangsschalter 77, 78, 79 bzw. 80 versehen. Die Eingangsschalter 67 bis 70 werden mittels einer Schreib-Folgesteuereinrichtung 90 gesteuert. Die Ausgangsschalter 77 bis 80 werden durch eine Lese-Folgesteuereinrichtung 91 gesteuert. Die Schreib-Folgesteuereinrichtung 90 stellt dabei sicher, daß die an einen bestimmten Kondensator abgegebene Spannung derselben Zeile entspricht, die in den Speicher 18 eingelesen wird. Die Lese-Folgesteuereinrichtung 91 stellt sicher, daß der richtige Kondensator mit dem Ausgang verbunden wird, und zwar entsprechend der Zeile, die aus dem Speicher gelesen wird. Die Spannung von dem jeweils angeschlossenen Kondensator 72, 73, 74 oder 75 wird einem Sägezahngenerator (Integrator)85 bekannten Aufbaus zugeführt, der einen Rückstellschalter 86

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aufweist, tun sicherzustellen, daß der erzeugte Sägezahn von einem festliegenden Bezugspunkt aus beginnt. Die durch den Generator 85 erzeugte Spannung wird dem spannungegesteuerten Phasenschieber 60 zugeführt, um nämlich die Phasenlage des Signals von dem Taktgenerator 21 her in Abhängigkeit von dem Spannungspegel zu verschieben. Spannungsgesteuerte Phasenschieber sind an sich bekannt (z.B. monostabile Anordnungen). Da jegliche Bildzeile für zumindest eine Zeilenzeitspanne in dem Speicher zwischjengespeichert wird, indem diese Schaltungsanordnung benutzt wird, ist es möglich, auf das Bildbandaufzeichnungsgerät zurückgehende Zeitfehler nicht nur am Eingang des Speichers 18 zu kompensieren, sondern auch an dessen Ausgang, und zwar durch Ändern der Phasenlage der Schwingungen, die von dem Ausgangstaktgenerator 21 aufgenommen werden. Auf diese Weise werden Fehler kompensiert, die für die betreffende Zeile durch die Subtrahi reinrichtung 63 ermittelt bzw. gemessen werden. Die Folgesteuereinrichtungen 90, 91 könnten vierstufige Ringzähler enthalten, um nacheinander die Schalter 67 bis 70 bzw. 77 bis 80 anzusteuern.

Die Ausgangsspannung des spannungsgesteuerten Oszillators wird abgetastet und dann durch die Subtrahiereinrichtung 63 geleitet, in der die Differenz bezüglich des nächsten Spannungspegels des spannungsgesteuerten Oszillators ermittelt und nach einer weiteren Abtastung zum Zwecke der weiteren Verwendung beispielsweise auf dem Kondensator 72 gespeichert/. Demgemäß wird jeder der Kondensatoren 72 bis 75 dazu herangezogen, das Ausgangssignal der Abtasteinrichtung 65 für jede vierte Zeile zu speichern. Dieser Spannungspegel wird dem Sägezahngenerator 85 zu dem geeigneten Zeitpunkt zugeführt, um den Fehler über den Phasenschieber 60 in der oben beschriebenen Weise zu korrigieren. Die Schreib-Abtaststeuersignalwelle 62A

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kann beispielsweise von dem in dem spannungsgesteuerten Oszillator 16 enthaltenen Zähler gewonnen werden. Der Schreib-Abtast-Differenzimpuls 65A kann von dem Zähler gewonnen werden, ist jedoch in bezug auf die Signalwelle 62A versetzt. Die Lese-Rückstellimpulse 86A können vom Ausgangssignal des Taktgenerators 21 abgeleitet sein.

Obwohl der Oszillator-Startimpuls für den getriggerten spannungsgesteuerten Oszillator 16 bei diesem Beispiel allein von der Vorderflanke des Synchronisierimpulses abgeleitet ist, ist es jedoch auch möglich, wie dies in den oben angegebenen britischen Patentanmeldungen und US-Patentschriften beschrieben worden ist, die Synchronisierimpulsinformation mit der in dem Farbhilfsträgerburst enthaltenen Information zu kombinieren, um die zeitliche Stabilität des Oszillator-Anfangspunkts zu verbessern.

Obwohl das System gemäß Fig. 1 zur Speicherung einiger weniger Informationszeilen geeignet ist, kann es jedoch nicht derart ausgeweitet werden, daß eine große Informationsmenge (beispielsweise ein vollständiges Halbbild oder Bild) gespeichert wird, ohne daß die Notwendigkeit nach Bereitstellung einer umfangreichen Anzahl von Analog-Speichern für die Speicherung der Geschwindigkeits-Kompensationsinformatioη auftritt (das ist eine Information für jede Zeile des Halbbildes oder Bildes).

Um diese Schwierigkeit zu überwinden, wird bei einer AusfUhrungsform der Erfindung, wie sie in Fig. 2 veranschaulicht ist, das Konzept einer digitalen Speicherung der Geschwindigkeits-Kompensationsinformation angewandt. Dieses Konzept ermöglicht die Abspeicherung bis zu einem vollständigen Bild.

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Der Zellenspeicher gemäß Fig. 1 ist durch einen Bildspeicher 25 ersetzt worden, der geeignet ist für die Verwendung mit der Synchronisieranordnung, um eine Bildspeicher-Synchronisieranordnung zu bilden. In idealer Weise ist dieser Bildspeicher von dem Typ, wie er in der britischen Patentanmeldung 6585/76 angegeben ist. Dieser Bildspeicher basiert auf den als RAM-Speichern bezeichneten Speichern mit wahlfreiem Zugriff. Dabei kann die Tatsache ausgenutzt werden, daß die Kapazität des Speichers gerade ein wenig größer ist als für die Speicherung einer Bildinformation erforderlich ist. In idealer Weise sollten die Geschwindigkeits-Kompensationsdaten für jede Zeile des Bildes gespeichert werden. In der Praxis brauchen jedoch lediglich jene Zeilen gespeichert zu werden, die eine Bildinformation in Prüfzeilen führen, d.h., daß bei dem 525-Zeilen-System etwa 500 Zeilen gespeichert werden müssen und daß bei dem 625-Zeilen-System etwa 585 Zeilen gespeichert werden müssen.

Das Vorschau- bzw. Vorgriffs-Geschwindigkeitskompensationssignal kann dann dem Ende der in Frage stehenden Bildzeile derart hinzuaddiert werden, daß mit dem Auslesen der betreffenden Zeile zum Zwecke der Anzeige die richtige Kompensation automatisch für die Ausgangsschaltungen der betreffenden Schaltung zur Verfügung steht. Die Speichersteuereinrichtung 26 ist derart erweitert, daß die Steuerung für diesen Speicher erfolgt.

Obwohl der Bildspeicher und die Steuereinrichtung imstande sein müssen, mehrere hundert Bildinformationszeilen zu verarbeiten, funktionieren die Speichersteuereinrichtung 26 und der Speicher 25 grundsätzlich in derselben Weise wie die Speichersteuereinrichtung 19 und der Speicher 18, und zwar insofern, als Schreibsignale von dem Oszillator und Lesesignale von dem Oszillator 21 (über den Phasenschieber 60) verwendet werden, um die Lese- und Schreibzyklen in

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dem Speicher auszulösen und zu steuern. Die Speichersteuereinrichtung enthält Adreßzähler, durch die verschiedene Speicheradressen innerhalb des Bildspeichers für einen Lese- oder Schreibzyklus adressiert werden, sowie eine Zeitsteuereinrichtung, welche Zeitsteuersignale erzeugt, mit deren Hilfe die Speicherelemente zum richtigen Zeitpunkt adressiert werden. Wenn der benutzte Speicher der Bildspeicher ist, wie er in der britischen Patentanmeldung 6363/76 angegeben ist, dann ist dieser Speicher aus bekannten 64 χ 64-Bit-Speicherchips (d.h. 4096 Speicherzellen a 1 Bit) aufgebaut. Zu den Bit-Speicherplätzen dieses Speichers erhält man dabei dadurch einen Zugriff, daß eine Zeilen- und Spalten-Adresseninformation von der SpeicherSteuereinrichtung als eine 18-Bit-Adresse eingegeben wird, die von Bildpunktzählern abgeleitet ist. Die zeitliche Steuerung der Steuereinrichtung 26 wird unter Verwendung von Verzögerungsleitungen mit Abgriffen bewirkt. Da der 4096-Speicherchip mit wahlfreiem Zugriff ein dynamischer Speicher ist, muß außerdem ein Auffrischzyklus vorgenommen werden, um die gespeicherten Daten festzuhalten. Deshalb sind Auffrisch-Adreßzähler vorgesehen. So würde beispielsweise ein/Το Karten mit jeweils 32 RAM-Chips (RAM » Speicher mit wahlfreiem Zugriff) einen Bildspeicher mit einer Größe von 236 χ 312 Wörtern a 8 Bits bilden, um 312 Bildzeilen mit jeweils 312 Bildpunkten abspeichern zu können.

Die vom Ausgang 36 des Oszillators 16 abgeleitete Spannung wird in der Abtast- und Halteschaltung 62 abgetastet und in der Subtrahiereinrichtung 63 zur Bildung der Fehlerspannung subtrahiert, wie dies zuvor erläutert worden ist. Diese Fehlerspannung wird dann in der Abtast- und Halteschaltung 63 abgetastet. Diese

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in der Abtastschaltung 65 festgehaltene Analog-Spannung wird mittels des Analog-Digital-Wandlers 35 in ein 8-Bit-Digital-Wort umgesetzt. Der betreffende Wandler 35 wird durch ein von einer Folgesteuereinrichtung 30 abgeleitetes Auslösesignal gesteuert.

Das die Fehlerspannung darstellende Digital-Signal wird einer Verriegelungsschaltung 27 zugeführt.

Das in dem Analog-Digital-Wandler 13 umgesetzte Eingangs-Bildsignal wird einem Schalter 29 zugeführt. Der Schalter 29 verbindet normalerweise den Analog-Digital-Wandler mit dem Bildspeicher 25» um die Abspeicherung einer Bildinformation zu ermöglichen. Am Ende der Jeweiligen Zeile, wenn die Bildinformation abgeschlossen ist, schaltet der Schalter 29 unter der Wirkung eines Signales um, das von der Folgesteuereinrichtung 30 abgeleitet ist. Dieser Schalter verbindet die Verriegelungsschaltung 27 mit dem Speicher, so daß in dieser Verriegelungsschaltung enthaltene Kompensationsdaten dem Speicher zugeführt werden. Dies geschieht auf einer zeilenweisen Grundlage, d.h. von Zeile zu Zeile, so daß Jedes Geschwindigkeitskompensationssignal bei der Fernsehzeile verbleibt, der es zugehörig ist. Die Verriegelungsschaltung 27 ist außerdem einer Folgesteuerung durch die Folgesteuereinrichtung 30 ausgesetzt.

Wenn die digitale Information aus dem Speicher ausgelesen wird, wird sie mittels des Digital-Analog-Wandlers 20 wieder in eine analoge Form umgewandelt, und eine Abtasteinrichtung 36 tastet dieses analoge Ausgangssignal am Ende der jeweiligen aktiven Zeile ab, so daß das abgetastete Signal dem zuvor von dem Analog-Digital-Wandler 35 aufgenommenen Geschwindigkeits-

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Fehlersignal entspricht. Dem Digital-Analog-Wandler 20 ist eine analoge Austastschaltung 37 nachgeschaltet, durch die sichergestellt ist, daß das in dem Analog-Ausgangssignal des Digital-Analog-Wandlers 20 enthaltene Kompensationssignal nicht am Bildausgang 40 auftritt. Die bei der Schaltungsanordnung gemäß Fig. 2 auftretenden Signalzüge sind in Fig. 3 veranschaulicht.

Wie oben beschrieben, können der Schreib-Abtaststeuerimpuls 62A und der Schreib-Abtastdifferenzimpuls 65A von dem Zähler innerhalb des Eingangsoszillators 16 abgeleitet sein, und der Lese-Horizontal-RUckstellimpuls kann vom Ausgangsoszillator 21 abgeleitet sein.

Die Folgesteuereinrichtung 30 erhält Schreib- und Lesetaktimpulse von den Oszillatoren 16 und 21 (über die Steuereinrichtung 26), und zwar an Eingängen AO bzw. 41. Die Folgesteuereinrichtung kann als aus zwei Hälften aufgebaut betrachtet werden (das ist einmal ein Schreibteil bzw. eine Schreibhälfte, und zum anderen ist es ein Leseteil bzw. eine Leseseite). Jede Hälfte kann zwei Binärteiler und Decoder umfassen, wobei der eine Teiler als Bildteiler bzw. -untersetzer verwendet wird und wobei der andere Teiler als Zeilenteiler bzw. -untersetzer verwendet wird. Derartige Teiler/Decoder sind an sich bekannt.

Derjenige Bereich der Folgesteuereinrichtung, der den der Vorgriffs- bzw. Vorschau-Geschwindigkeitskompensation dienenden Analog-Digital-Wandler 35 betrifft, ist durch die Zeilen-Folgesteuereinrichtung auf der Schreibeeite des Blockes 30 gegeben. Dieses Binärteiler/Decodernetzwerk nimmt eine Unterteilung der Taktimpulse von dem

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getriggerten spannungsgesteuerten Oszillator vor, um Decodierimpulse zu verschiedenen Zeitpunkten während der Fernsehzeile zu liefern. Der von dem Analog-Digital-Wandler 35 benötigte Impuls ist ein Impuls, um den Umsetzprozeß aufzulösen. Dieser Impuls muß auftreten, nachdem der Schreibabtastdifferenzspannungs-Schalter 65 sich abgesenkt hat. Dies erfolgt etwa 20/US nach dem Synchronimpuls, wodurch dem Analog-Digital-Wandler etwa 30/US zur Verfügung stehen, um den Umsetzvorgang abzuschließen, bevor eine Taktsteuerung der Verriegelungsschaltung 27 erfolgt. Die Daten am Ausgang der Verriegelungsschaltung müssen am Ende der aktiven Zeile zutreffen, so daß sie während der Dauer der vorderen Schwarzschulter durch Taktsteuerung in den Hauptspeicher 25 eingeführt werden können.

Während der Analog-Digital-Wandler 35 einen Auslöseimpuls benötigt, kann der Analog-Digital-Wandler mit einem internen Taktimpulsgenerator versehen sein, so daß externe Abtasttaktimpulse nicht benötigt werden. Der Wandler kann ein einziges integriertes Schaltungschip (beispielsweise vom Typ AD7570 der Firma Analog Devices) enthalten. Das Verriegelungssignal 27A wird von einem Decoder der Folgesteuereinrichtung 30 erzeugt, wenn das Zeilenendesignal 29A den Schalter 29 betätigt. Die Leseseite der Folgesteuereinrichtung 30 liefert den Zeilenendeimpuls 36A für die Abtasteinrichtung 36.

Bei einer alternativen Schaltungsanordnung zu der in Fig. 2 dargestellten Schaltungsanordnung könnten zwei gesonderte Digital-Analog-Wandler vorgesehen sein, wobei der eine Wandler die Bildinformation umsetzen würde und wobei der andere Wandler die Kompensationsinformation liefern würde.

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Obwohl im Zusammenhang mit der Schaltungsanordnung gemäß Fig. 2 erläutert worden ist, daß bei dieser Schaltungsanordnung die Geschwindigkeitskompensationsinformation dem Snde einer Zeile hinzuaddiert wird, der diese Information zugehörig ist, wird in der Praxis diese Information wahrscheinlich aus dem Speicher zu spät für die Ausgabeschaltungen ausgelesen, um die Frequenz für die betreffende Zeile zu modifizieren bzw. zu ändern. Deshalb wird bevorzugt , das Speicheradreßsystem derart auszulegen, daß mit Durchschalten des Schalters 20 zum Zwecke des Anschlusses des Analog-Digital-Wandlers 13 die in Frage kommenden Zeilenadreßzähler in ihrer Zählerstellung um zwei verringert werden, so daß die Geschwindigkeitskompensationsinformation um zwei Zeilen dem Bild vorangeht, auf das sich diese Information bezieht. Auf diese Weise besitzen die Ausgangsschaltungen genügend Zeit, um auf diese Information hin zu arbeiten, bevor tatsächlich die in Frage kommende Bildzeile aus dem Speicher aufgenommen wird. In Fig. 3 ist veranschaulicht, daß die Differenzinformationen zwei Zeilen später auftritt. Wenn die Zeilenadresse daher um zwei während des Geschwindigkeitskompensations-Daten-ⁿ£inschreib"-Prozesses verringert wird, wird sie richtig in bezug auf die Bildinformation ausgelesen.

Der Analog-Digital-Wandler 35 könnte alternativ einen Auslöseimpuls von dem Oszillator 16 anstatt von der Folgesteuereinrichtung 30 aufnehmen.

Obwohl das System in bezug auf einen Bildspeicher beschrieben worden ist, könnte der Bildspeicher ein Halbbildspeicher sein; obwohl das System eine Datenkompensation für eine große Anzahl von zu speichernden Daten ermöglicht, könnte es für Zeitbasis-Korrekturschaltungen

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verwendet werden (d.h. in den Fällen, in denen lediglich einige wenige Speicherzeilen benötigt werden).

Obwohl die in Fig. 2 dargestellten Schalter lediglich als mechanische Schalter dargestellt sind, werden in der Praxis diese Schalter aus Festkörperbauelementen aufgebaut sein. Demgemäß können die Schalter in den Abtasthalteschaltungen Feldeffekttransistoren (FET) enthalten.

In Fig. 4 ist eine alternative Schaltungsanordnungjzu der in Fig. 2 dargestellten Schaltungsanordnung gezeigt. Dabei werden die digitalen Kompensationsdaten in einem gesonderten Speicher 90 für den Bildspeicher 25 bereitgehalten, und die aus dem gesonderten Speicher ausgelesenen Daten werden mittels eines zweiten Digital-Analog-Wandlers 92 wieder umgewandelt. Dieser Wandler 92 ist mit seinem Ausgang an dem Sägezahngenerator 85 angeschlossen. Bei dieser Anordnung sind die Verriegelungsschaltung 27 und der Schalter 29 erforderlich, da das Bildsignal von dem Analog-Digital-Wandler 13 direkt dem Bildspeicher zugeführt wird. Der digitale Geschwindigkeitskompensationsspeicher 90 speichert das Ausgangssignal des Analog-Digital-Wandlers 35 als ein 8-Bit-Wort Je Zeile des Fernsehbildes. Ein Steuerspeicher 91 dient dabei dazu, das Einschreiben und Auslesen in den bzw. aus dem Speicher zu bewirken. Eine Speichersteuer einrichtung 90 nimmt von einer Hauptspeichersteuereinrichtung 26 Lese- und Schreibzeilen- Adreßinformationen auf.

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Claims

Patentansprüche

rf) Bildsynchronisieranordnung mit einem ersten Analog-Digital-Wandler, der ein analoges Eingangs-Bildsignal in ein Digital-Signal umzusetzen gestattet, mit einem Bildspeicher für die Aufnahme aufeinanderfolgender Bildinformationszeilen in digitaler Form von dem genannten Analog-Digital-Wandler, mit einem Digital-Analog-Wandler zur Umsetzung eines digitalen Ausgangssignals von dem betreffenden Speicher in ein Analog-Signal, mit einer Steuereinrichtung zum Einschreiben und Auslesen der digitalen Information in den bzw. aus dem Speicher, mit einem getriggerten spannungsgesteuerten Eingangsoszillator zur Bestimmung der Geschwindigkeit, mit der die Umsetzung des jeweiligen Analog-Signals in ein Digital-Signal erfolgt, und mit der die Geschwindigkeit des Einschreibens in den genannten Speicher erfolgt, mit einem Ausgangsspeicher zur Steuerung der Auslesegeschwindigkeit, mit der die digitale Information aus dem genannten Speicher ausgelesen wird, und zur Steuerung der Umsetzgeschwindigkeit, mit der das Jeweilige Signal in ein Analog-Signal umgesetzt wird, mit einer Abtasteinrichtung zur Abtastung der den Eingangsoszillator steuernden Spannung während einer Zeile und mit einer Meßeinrichtung zur Ermittelung jeglicher Spannungsdifferenz in der Steuerspannung während aufeinanderfolgender Zeilen, dadurch gekennzeichnet, daß ein zweiter Analog-Digital-Wandler (35) vorgesehen ist, der die mittels der Meßeinrichtung ermittelte analoge Spannungsdifferenz in ein Digital-Signal umsetzt, daß eine digitale Speichereinrichtung (25, 90) vorgesehen ist, die die von dem betreffenden Analog-Digital-Wandler gelieferte Digital-Spannung festzuhalten gestattet, und daß eine Phasenschiebereinrichtung (60) vorge-

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sehen ist, die die Phasenlage des Ausgangssignals des Ausgangsoszillators in Abhängigkeit von der Spannungsdifferenz zu verschieben gestattet, die von der genannten digitalen Speichereinrichtung (25,90) festgehalten ist.

2. Bildsynchronisieranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die digitale Speichereinrichtung einen Teil eines Bildspeichers darstellt und daß Schalteinrichtungen (29) am Eingang des Bildspeichers vorgesehen und derart angeordnet sind, daß dem Speicher ermöglicht ist, alternativ Daten von dem ersten Analog-Digital-Wandler und dem zweiten Analog-Digital-Wandler aufzunehmen.

3. Bildsynchronisieranordnung nach Anspruch 2, dadurch gekennzeichnet, daß Verriegelungseinrichtungen (27) vorgesehen sind, durch die das Ausgangssignal des genannten zweiten Analog-Digital-Wandlers derart aufnehmbar ist, daß die Steuerspannungsdifferenz den Bilddaten am Ende der jeweiligen aktiven Zeile hinzuaddierbar ist.

4. Bildsynchronisieranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die in dem genannten Bildspeicher gespeicherte Steuerspannungsdifferenz mittels des genannten Digital-Analog-Wandlers in ein Analog-Signal wieder umsetzbar ist und daß eine Ausgangsabtasteinrichtung (36) vorgesehen ist, die diesem Analog-Signal entsprechende Analog-Spannung zur Steuerung der genannten Phasenschiebereinrichtung festzuhalten gestattet.

5. Bildsynchronisieranordnung nach Anspruch 4, dadurch

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gekennzeichnet, daß eine Analog-Austasteinrichtung (37) am Ausgang des genannten Digital-Analog-Wandlers vorgesehen ist, derart, daß das Auftreten der umgesetzten Steuerspannung an dem Bildsignalausgang verhindert ist.

6. Bildsynchronisieranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die genannte Abtasteinrichtung eine Abtast- und Halteschaltung (62) umfaßt, welche die abgetastete Steuerspannung von dem Eingangsoszillator während einer Zeile festzuhalten gestattet.

7. Bildsynchronisieranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Meßeinrichtung eine Subtrahiereinrichtung (63) umfaßt, die mit einem ersten Eingang die Steuerspannung von dem genannten Eingangsoszillator aufzunehmen gestattet und die mit einem zweiten Eingang die Haltesteuerspannung von der Abtasteinrichtung für die vorhergehende Zeile aufzunehmen gestattet, derart, daß sie eine Ausgangsspannung entsprechend der Spannungsdifferenz zwischen aufeinanderfolgenden Zeilen abgibt, und daß eine zweite Abtasteinrichtung (65) vorgesehen ist, welche die festgestellte Spannungsdifferenz zum Zwecke der Umsetzung durch den genannten zweiten Analog-Digital-Wandler festzuhalten gestattet.

β. Bildsynchronisieranordnung nach Anspruch 3» dadurch gekennzeichnet, daß Folgesteuereinrichtungen (30,91) vorgesehen sind, welche durch die genannten Steuereinrichtungen derart betrieben sind, daß eine Folgesteuerung der Schalt- und Verriegelungseinrichtungen erfolgt.

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9. Bildsynchronisieranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannung der digitalen Speichereinrichtung der genannten Phasenschiebereinrichtung über einen Sägezahngenerator (85) zugeführt ist.

10. Bildsynchronisieranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Bildspeicher einen Vollbildspeicher (25) enthält.

11. Bildsynchronisieranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die digitale Speichereinrichtung einen gesonderten Speicher (90) für den Bildspeicher enthält und daß ein zweiter Digital-Analog-Wandler (92) vorgesehen ist, durch den das digitale Speichersignal in ein zur Steuerung der genannten Phasenschiebereinrichtung dienendes Analog-Signal umsetzbar ist.

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