DE2657561B1 - Nachlade-Referenzschaltungsanordnung fuer einen Halbleiterspeicher - Google Patents
Nachlade-Referenzschaltungsanordnung fuer einen HalbleiterspeicherInfo
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Description
Die Erfindung betrifft eine Nachlade-Referenzschaltungsanordnung für einen Halbleiterspeicher nach dem
Oberbegriff des Patentanspruchs 1.
65 Speicher für Datenverarbeitungsanlagen, deren
Speicherzellen aus mit bipolaren Transistoren und Schottky-Dioden als Lese-Schreib-Ankoppelelemente
aufgebauten Flip-Flops bestehen und als Lastelemente hochohmische Widerstände benutzen, sind z. B. aus dem
IBM TDB, Vol. 16, Nr. 6, November 1973, Seiten 1920 und 1921 bekannt. Dieser Speicher hat den Nachteil, daß
beim Bitabtasten die Zellenknotenpotentiale nicht schnell genug wieder auf solche Potentiale gebracht
werden, bei denen eine Speicherzelle durch Lese-/ Schreiboperationen benachbarter Speicherzellen nicht
gestört wird. Daraus ergibt sich, daß bis zum nächsten Lese-Schreib-Zyklus relativ lang gewartet werden muß,
so daß ein derartig aufgebauter Speicher relativ langsam ist. Aus der DE-OS 25 11 518 ist eine Lösung
für derartige Speicher bekanntgeworden, die durch eine bestimmte Struktur der peripheren Schaltkreise und
Schreib/Lese-Phasen einerseits sowie der Nachlade- und Auffrisch-Phasen andererseits ohne Veränderung
der Speicherzelle eine Verringerung der Zykluszeit bei kleinen Speicherzellströmen erreicht. Dies geschieht in
erster Linie dadurch, daß die Bitleitungsströme während der Selektionsphase, in der in die Speicherzelle
geschriebenen bzw. aus ihr gelesen wird, extern gesteuert werden. Die während der Aqffrisch-Phase
auftretenden erhöhten Bitleitungsströme werden dazu benutzt, um die Zellenknotenpotentiale auf solche
Potentiale zu bringen, bei denen eine Speicherzelle durch Lese/Schreib-Operationen benachbarter
Speicherzellen nicht mehr gestört werden. Während der Schreiboperation wird von einer geschalteten Stromquelle
ein hoher Schreibstrom über eine Bitleitung zu der einzuschreibenden Speicherzelle geführt.
Obwohl diese Lösung den Aufbau eines sehr schnellen Halbleiterspeichers mit sehr geringer Leistung
und geringem Gesamtleistungsverbrauch ermöglicht, hat diese Lösung den Nachteil, daß der im
selektierten Zustand in die Wortleitung fließende Strom noch zu groß ist und außerdem die Bitleitungspegel
noch in einem Bereich liegen, daß eine bitseitig halbselektierte Speicherzelle dann umgeschrieben werden
kann, wenn ein Schreib- und Lesevorgang an einer defekten Speicherzelle innerhalb des Speichers stattfindet.
Dadurch, daß sich eine einzelne defekte Speicherzelle innerhalb eines Speicherchips des Speichers auf
andere Speicherzellen nachteilig auswirken kann, ist nicht sichergestellt, daß eine nachgeschaltete Fehlerkorrekturschaltung
die Fehler eliminieren kann, sondern im Gegenteil die Fehlerkorrekturmöglichkeit beim Auftreten
eines weiteren Einzelfehlers innerhalb des Chips außer Kraft setzt, so daß fehlerhafte Informationen
gespeichert bzw. gelesen werden.
Der Erfindung liegt die Aufgabe zugrunde, eine Nachlade-Referenz-Schaltungsanordnung für einen
Halbleiterspeicher zu schaffen, die zur Erzielung einer möglichst kurzen Zugriffszeit das Bitleitungspotential
auf einen Pegel einstellt, der im unselektierten Zustand noch keinen Strom in die Zellen fließen läßt und im
selektierten Falle in die wortleitungsmäßig selektierten Speicherzellen den zufließenden Strom gering hält und
die außerdem die Bitleitungspegel so festhält, daß eine bitseitig halbselektierte Speicherzelle nicht umgeschrieben
werden kann, wenn ein Schreib- oder Lesevorgang an einer defekten Speicherzelle stattfindet.
Die erfindungsgemäße Lösung ergibt sich aus dem kennzeichnenden Teil des Patentanspruchs 1.
Die vorliegende Lösung hat den Vorteil, daß vermieden wird, daß eine einzelne defekte Speicherzelle
innerhalb eines Speicher-Halbleiterplättchens die durch eine dem Speicher-Halbleiterplättchen nachgeschaltete
Fehlerkorrekturschaltung eliminiert werden kann, sich auf andere Speicherzellen auswirkt und somit beim
Auftreten eines weiteren Einzelfehlers die Fehlerkorrekturmöglichkeit einfach umgeht. Außerdem wird eine
relativ kurze Zugriffszeit erreicht, da der Bitleitungspegel vor dem Lesevorgang optimal durch die angegebenen
Maßnahmen eingestellt wird. Daraus ergibt sich, daß auch die Wortleitungsströme relativ klein werden, |0
wodurch die gesamte Verlustleistung eines Speichers herabgesetzt wird; eine Erhöhung der Speicherdichte ist
die Folge.
Die Erfindung wird nun anhand von Ausführungsbeispielen, die in den Zeichnungen dargestellt sind, näher
beschrieben.
In der Zeichnung bedeutet
F i g. 1 ein Blockschaltbild eines Speichers, in dem die erfindungsgemäße Schaltung verwendet wird,
F i g. 2 eine Schaltungsanordnung zur Einstellung der Bitleitungspegel und zur Gewährleistung einer sicheren
Betriebsweise eines Speichers mit defekten Speicherzellen,
F i g. 3 eine Fehlerfall-Referenzschaltung und
Fig.4 ein schaltungstechnisch abgewandeltes Beispiel
nach F i g. 3.
Gemäß Schaltbild nach F i g. 1 besteht ein Speicher vorzugsweise aus diodengekoppelten Speicherzellen
mit bipolaren Transistoren, aus der Lese/Schreib-Schaltung 1, die über die Bitleitungen BL 0 und BL1 mit den
Speicherzellen 0 bis π verbunden ist. Außerdem ist die Lese/Schreib-Schaltung noch mit dem eigentlichen
Bitdecodierer 2 verbunden. Die Speicherzellen (0 bis n) sind außerdem über die Wortleitungen mit dem
Wortleitungsdecodierer 3 verbunden. Die Bitleitungen J5
BO und Bi der Speicherzellen sind außerdem
spaltenweise je mit einer Nachladeschaltung 4 verbunden. Die Nachladeschaltungen 4 sind über die
Referenzleitung 5 mit der erfindungsgemäßen Schaltung verbunden. Diese besteht aus der Ruhezustand-Referenzschaltung
6 und der Fehlerfall-Referenzschaltung 7. Die Ruhezustand-Referenzschaltung 6 wird über
die Nachladesteuerleitung 8 von einem abgeleiteten Taktsignal des nicht gezeigten Taktgenerators des
Speichers gesteuert. Im nachfolgenden wird nun die Wirkungsweise der Schaltung nach F i g. 1 beschrieben.
Im Ruhezustand liegt an der Nachladesteuerleitung 8 kein Signal an. Das bedeutet, daß die Ruhezustand-Referenzschaltung
6 aktiviert ist. Sie bestimmt damit den Pegel auf der Referenzleitung 5. Die Fehlerfall-Referenzschaltung
7 wird durch die Ruhezustand-Referenzschaltung übersteuert Das Signal auf der Referenzleitung
5 steuert ihrerseits die Nachladeschaltung 4, der das mit ihm verbundene Bitleitungspaar, z. B. BL 0 und
BLi auf dem Ruhezustandspegel festhält. Innerhalb eines Speichers ist pro Bitleitungspaar eine Nachladeschaltung
4 vorhanden. Nach dieser Beschreibung der Wirkungsweise der Schaltung im Ruhezustand wird nun
die Wirkungsweise beim Lesen einer gespeicherten Information beschrieben. Um die Wirkungsweise der
Nachladeschaltung 4 erkennen zu können, ist in F i g. 2 eine detaillierte Schaltung einer solchen Schaltung mit
den dazu erforderlichen Verbindungen zu einer Speicherzelle angegeben. Wie bereits angegeben,
werden im Ruhezustand die Bitleitungen BL 0 und BL1
auf gleichem Potential gehalten. Der Pegel ist bestimmt durch den Strom durch die zwei Stromquellen Ti und
T2, die mit den entsprechenden Bitleitungen 5LO bzw.
BL1 direkt verbunden sind und den als Schottky-Dioden
ausgeführten Entkoppeldioden Di und D 2, deren
gemeinsamer Kathodenanschluß mit der Referenzleitung 5 verbunden ist.
Leseoperation ohne Fehlerfall im Speicher
Bei der Leseoperation wird die Ruhezustand-Referenz-Schaltung 6 durch das Nachladesteuersignal auf
der Leitung 8 deaktiviert. Daraus ergibt sich, daß das Potential auf der Referenzleitung 5 ansteigt Obwohl das
Potential auf der Leitung 5 ansteigt, bleibt zunächst das Potential auf den Bitleitungen BL 0 und BL1 erhalten,
weil die Streukapazität groß gegenüber den Kapazitäten in den Sperrschichten der Schottky-Dioden sind.
Gleichzeitig mit der Deaktivierung der Ruhezustand-Referenz-Schaltung
6 wird die Lese/Schreib-Schaltung 1 aktiviert, d.h. im vorliegenden Falle in den
Lesezustand gebracht Gleichzeitig wird über den Wortleitungsdecodierer 3 die gewünschte Wortleitung
WL aktiviert, was bedeutet daß diese Wortleitung auf ein niedrigeres Potential (um etwa 1 Volt) geschaltet
wird. Zusätzlich zu dem geringen Nachladestrom aus den Stromquellen Ti und Γ2 fließt jetzt ein Lesestrom
über die Bitleitungen BL 0 und BL1 in die selektierte
Speicherzelle. Zu diesem Zeitpunkt ist das Bitleitungspotential auf den beiden Bitleitungen BL 0 und BL I
nicht mehr gleich, sondern wird durch den in der Speicherzelle gespeicherten Wert, entweder 1 oder 0,
bestimmt. Gegenüber dem Bitleitungspotential im Ruhezustand ist jetzt das Potential auf einer der beiden
Leitungen, abhängig vom gespeicherten Wert, niedriger oder höher. Die Dioden Di und D 2 sind im
Sperrzustand.
Schreiboperation ohne Fehlerfall im Speicher
Während einer normalen Schreiboperation herrschen bezüglich der Nachladeschaltung 4 gleiche Verhältnisse
wie bei der beschriebenen Leseoperation, d.h. die Dioden D1 und D 2 sind gesperrt. Lediglich die Größe
der Ströme und Potentiale auf den Bitleitungen BLO und BL1 ist gegenüber dem Lesevorgang anders.
Operationen während eines Fehlerfalls im Speicher
Im täglichen Betrieb eines Speichers kann es vorkommen, daß eine Speicherzelle defekt wird. Dies
würde normalerweise bewirken, daß eine mit dem Speicher verbundene Fehlerkorrekturschaltung diesen
Fehler korrigieren würde, solange sich dieser Fehler nur auf die defekte Speicherzelle selbst auswirkt. Tritt nun
solch ein Fehler auf, der durch den Defekt einer Zelle eine andere Zelle beeinflußt, dann kann es vorkommen,
daß die vorhandene Fehlerkorrekturschaltung diesen Fehler nicht mehr korrigieren kann, weil innerhalb eines
Wortes z. B. zwei Bitfehler vorliegen. Im nachfolgenden wird nun beschrieben, wie bei Auftreten eines solchen
Fehlers beim Lesen oder Schreiben die Fehlerfall-Referenz-Schaltung
7 eine Fortpflanzung dieses Fehlers verhindert. Als Beispiel sei nun angenommen, daß in
Fig.2 bei dem Punkte ATdie Leitung unterbrochen ist.
Es können selbstverständlich auch andere Fehler innerhalb der Speicherzelle die gleiche Auswirkung
haben. Es sei nun angenommen, daß die Speicherzelle in F i g. 2 in den Zustand gebracht werden soll, in dem das
Potential auf der Bitleitung BL 0 angehoben wird, d. h., es soll eine binäre Null geschrieben werden. Weil nun
z. B. eine Leitung bei X unterbrochen ist, würde jetzt während des Schreibens ohne Vorhandensein erfindungsgemäßen
Fehlerfall-Referenzschaltung 7 das
Bitleitungspotential auf der Bitleitung 5LO so weit ansteigen, daß Strom in eine mit dieser Bitleitung
verbundene, aber nicht selektierte Speicherzelle fließen würde. Dadurch würde deren gespeicherter Inhalt
zerstört. Durch die Fehlerfall-Referenzschaltung 7 wird jetzt der Pegel auf der Referenzleitung 5 so
festgehalten, daß der Strom jetzt nicht in die nicht selektierte Speicherzelle fließen kann, sondern er fließt
in diesem Falle über die Schottky-Diode Di und die Referenzleitung 5 in die Fehlerfall-Referenzschaltung 7.
Anhand der F i g. 3 wird nun ein schaltungsmäßiges Ausführungsbeispiel für die kombinierte Ruhezustand-
und Fehlerfall-Referenzschaltung beschrieben. Angesteuert wird die kombinierte Schaltung über die
Nachladesteuerleitung, die über den Vorwiderstand R170 mit der Basis des Transistors Π 70 verbunden ist,
wodurch dieser entweder ein- oder ausgeschaltet wird. Im Ruhezustand ist der Transistor 7/170 leitend und der
Transistor Γ171 gesperrt. Die Transistoren 7/172, 7Ί73 und T174 mit den dazugehörigen Widerständen R 172,
R 173 und R174 stellen ein Äquivalent zur Speicherzelle
dar. Die durch eine Schottky-Diode begrenzte Kollektorspannung des Transistors 7/172 stellt den
Ein-Transistor einer Speicherzelle (gleiches lay-out) dar, die Widerstände R173 und 174 halbieren die Schottky-Diodenspannung,
d.h. Transitor 7/173 addiert und Transistor Γ174 subtrahiert eine Spannung VBE Ohne
die guten Trackingeigenschaften der Schaltung zu verschlechtern, können Unterschiede in den Spannungen
VBE aufgrund verschieden großer Ströme durch eine entsprechende Wahl des Teilungsverhältnisses im
Spannungsteiler R173//? 174 berücksichtigt werden.
Bevor die Wirkungsweise der Schaltung anhand F i g. 3 detailliert erklärt wird, sollen nachfolgend die Bedeutungen
der verwendeten Spannungsbezeichnungen aufgeführt werden:
Va = Spannung am Punkte A,
Vbe = Spannung über der Basis-Emitter-Strecke eines Transistors,
Vsbd = Spannung über einer Schottky-Diode,
Vblo oder Vbli = Spannung auf der Bitleitung,
Vsat = Spannung, Transistorsättigungsspannung,
Vs = Versorgungsspannung (ca. 4 Volt),
Ve = Spannung am Punkte E bzw. an der Basis des
Vblo oder Vbli = Spannung auf der Bitleitung,
Vsat = Spannung, Transistorsättigungsspannung,
Vs = Versorgungsspannung (ca. 4 Volt),
Ve = Spannung am Punkte E bzw. an der Basis des
Transistors 7/179,
Vd = Spannung am Punkte D bzw. am Emitter des Transistors T 179.
Vd = Spannung am Punkte D bzw. am Emitter des Transistors T 179.
Am Punkte A steht gegenüber der Spannung VS eine Spannung:
Va — VBE. ri72 —1/2 VSBD. τπ2 + VBE. 7-173 — VBE
VA*VBE-1/2VSBD,
VA fts 550 mV.
Die Transistoren T175 und Γ176 sind dauernd eingeschaltet und entsprechend den nicht näher
beschriebenen Wortleitungs-Treiber-Transistoren 7/300 und 7/301 in F i g. 2. Am Punkt C, dem Ausgang
der Nachladeschaltung 4, liegt somit eine Spannung, die gegenüber der Spannung VS um die Sättigungsspannung
der Transistoren 7/175 und ΤΊ76 plus der Spannung VA (ca. 550 mV) höher liegt. Dieser Ausgang
C treibt über die Nachlade-Schottky-Dioden D1 und
D 2 (pro Bitleitungspaar) die Bitleitungen 5L0 und BL1. Da auch die Speicherzellen über Schottky-Dioden
Di und D 2 an die Bitleitungen 5L0 und 5Ll
angeschlossen sind, kompensieren sich diese Spannungen. Im Ruhezustand stellt sich auf den Bitleitungen eine
Spannung (bezogen auf die Spannung VS) von
Vblo = VBL1 = VBE+ 2 VSAT+ 1/2 VSBD
= 0,800 V + 0,15 V + 0,25 V
= 1,2 Volt
= 1,2 Volt
ein. Während der Selektionsphase wird die Nachladeschaltung 4 durch das Nachladesteuersignal auf der
Nachladesteuerleitung 8 abgeschaltet (Transistor 7/170 wird ausgeschaltet, Transistor Γ171 wird eingeschaltet,
Transistor 7/173 unterbricht den Referenzstromkreis).
Während eines Lesezyklus entlädt sich die Kapazität einer Bitleitung unmittelbar nach der Selektion einer
Wortleitung über den »EIN«-Transistor der Speicherzelle auf die Spannung
= VBi
rSATi
während sich die andere Bitleitung über die Stromquelle 7/1 um den Betrag einer halben Schottky-Dioden-Spannungauf
VBL1 = VBE+2VSAT+VSBD
auflädt.
Während eines Schraub-Zyklus tritt nun der rechte Teil der Schaltung, nämlich die Fehlerfall-Referenzschaltung
7 in Aktion. Der Spannungspegel am Punkt 5 der erfindungsgemäßen Schaltung wird jetzt so hoch
gewählt, daß bei einem normalen Schreibvorgang die selektierte Speicherzelle einwandfrei geschrieben werden
kann. Falls aber eine defekte Speicherzelle geschrieben wird, muß verhindert werden, daß der
Bitleitungspegel einen zu hohen Wert erreicht und Schreibstrom in nicht selektierte Speicherzellen fließen
kann. Dadurch würden wie beschrieben die nicht selektierten Speicherzellen gestört Der Schreibstrom
wird jetzt über die Transistoren 7/176, 7/177 und 7/178
abgeleitet. Der Spannungspegel am Punkt D bzw. Punkt E der erfindungsgemäßen Kombinationsschaltung wird
durch das Spannungsteilerverhältnis der Widerstände R 177 und R178 bestimmt Es ergibt sich (bezogen auf
die Spannungs VS):
VE = (V8 - VBE)
vD=vE-vBE,
R
178
R 177 + J? 178
R178
'BEi
vD - (vs - vBE)
Κ177 + Α178
= 0,466 V.
Daraus errechnet sich eine maximale Bitleitungsspannung über der Spannung VSvon
V-BLUAX — VD+ VBE+ VSAT+ Vm
Vsbd
= 0,466 V + 0,8 V + 0,075 V + 0,5 V
= 1,841 V.
= 1,841 V.
Diese Schaltung hat den Vorteil, daß vor einem Lesevorgang gewissermaßen durch eine Speicherzellen-Äquivalentschaltung
ein sehr genauer Bitleitungspegel eingestellt wird, der für kürzeste Zugriffszeit
geeignet ist. Um eine Zelle zu lesen, braucht die selektierte Bitleitung nur minimal umgeladen werden.
Da nur die Potentialdifferenz zwischen Bitleitungen und Zellknoten von Bedeutung ist, muß garantiert sein, daß
das Bitleitungspotential sehr exakt den Spannungen innerhalb einer Speicherzelle folgt, wie es durch die
vorgeschlagene Schaltung erreicht ist. Die Spannung auf den Bitleitungen wird durch den Spannungsabfall an
einer Blindzelle bestimmt, die garantiert, daß die Potentialdifferenz zwischen den Bitleitungen und
Speicherzellknoten trotz Temperaturschwankungen und Prozeßänderungen bei der Herstellung konstant
bleibt.
Die in F i g. 4 gezeigte Schaltung unterscheidet sich von der in F i g. 3 gezeigten Schaltung dadurch, daß der
gesättigte Transistor ΤΊ76, der für die Ruhezustand-Referenzschaltung
6 und für die Fehlerfall-Referenzschaltung 7 gemeinsam war, wegfällt. Die Potentialkorrektur
wird für die Fehlerfall-Referenzschaltung 7 durch andere Wahl der Größen der beiden Widerstände R 177
und R 178 ausgeglichen. Für die Ruhezustand-Referenzschaltung 6 wird der Potentialausgleich durch Einfügen
des Transistors Π 76, an dessen Basis der Spannungsteiler, bestehend aus den Widerständen R175 und R 176,
liegt, bestimmt. Diese Schaltungsvariante hat den Vorteil, daß der Pegel auf der Referenzleitung 5 nicht
mehr von gesättigten Transistoren abhängt.
Obwohl nur zwei Schaltungsbeispiele anhand diodengekoppelter Speicherzellen mit bipolaren Transistoren
beschrieben worden sind, ist es auch ohne weiteres möglich, die erfindungsgemäßen Gedankengänge auf
andere Speicherzellen, insbesondere solche mit Feldeffekttransistoren anzuwenden.
Hierzu 4 Blatt Zeichnungen
809 515/497
Claims (5)
1. Nachlade-Referenzschaltung für einen Halbleiterspeicher, dessen Speicherzellen aus bipolaren
Transistoren und Schottky-Dioden als Lese-Schreibankoppelelemente sowie hochohmigen Widerständen
als Lastelemente bestehen und der außerdem Nachladeschaltungen zur Aufrechterhaltung der
gespeicherten Information und der erforderlichen Spannungen auf den Leitungen aufweist, dadurch
gekennzeichnet, daß eine Ruhezustand-Referenzschaltung (6) über eine Nachladesteuerleitung
(8) von einem abgeleiteten Taktsignal gesteuert wird, daß mit der Ruhezustand-Referenzschaltung
(6) eine Fehlerfall-Referenzschaltung (7) verbunden ist und daß beide über eine Referenzleitung (5) mit
den Nachladeschaltungen (4) verbunden sind, daß der Pegel der Spannung auf den Bitleitungen (BL 0
und BLi) im Ruhezustand durch den Strom bestimmt wird, der durch zwei Stromquellen (Ti
und T2) fließt, die mit den Bitleitungen direkt verbunden sind und den als Schottky-Dioden
ausgeführten Entkoppeldioden (D 1 und D 2), die ein gemeinsamer Kathodenanschluß mit der Referenzleitung
(5) verbindet.
2. Nachlade-Referenzschaltungsanordnung nach
Anspruch 1, dadurch gekennzeichnet, daß die Ruhezustand-Referenzschaltung (6) ein Schaltungsäquivalent (7172, Γ173 und Γ174 sowie #171,
R 173 und R 174) zur Speicherzelle enthält, das über
zwei vorgeschaltete, sich immer im gegensätzlichen Schaltzustand befindliche Transistoren gesteuert
wird, die ihrerseits von der Nachladesteuerleitung (8) das Steuersignal erhalten.
3. Nachlade-Referenzschaltungsanordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet,
daß die Fehlerfall-Referenzschaltung (7) aus zwei hintereinander geschalteten Transistoren (Till,
Γ178) besteht, wovon der eine Transistor (T 177) mit
seinem Kollektor mit dem Kollektor des Transistors (THS) der Speicherzellen-Äquivalenzschaltung verbunden
ist, und daß zwischen der Basis des einen Transistors (Tl78) und dem Emitter des als Diode
dienenden Transistors (T177) ein weiterer Transistör (Ti79) angeordnet ist.
4. Nachlade-Referenzschaltung nach<len Ansprüchen
1 bis 3, dadurch gekennzeichnet, daß die Ruhestand-Referenzschaltung (6) im Ruhezustand
aktiviert ist und daß Potential auf der Referenzlei- so tung (5) bestimmt, und zwar so, daß die Fehlerfall-Referenzschaltung
(7) von der Ruhezustand-Referenzschaltung (6) übersteuert wird.
5. Nachlade-Referenzschaltungsanordnung nach den Ansprüchen 1 bis 4 dadurch gekennzeichnet, daß
die Ruhezustand-Referenzschaltung (6) einen Transistor (Ti76, Fig.4) für den Potentialausgleich
enthält, an dessen Basis ein Spannungsteiler (R 175 und R1%) angeschlossen ist, und daß die Potentialkorrektur
für die Fehlerfall-Referenzschaltung (7) durch Änderung der Größen der beiden Widerstände
(R 177 und R 178) ausgeglichen wird.
Priority Applications (5)
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|---|---|---|---|
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| FR7733079A FR2374725A1 (fr) | 1976-12-18 | 1977-10-24 | Circuit de reference de rechargement pour une memoire a semi-conducteurs |
| GB48393/77A GB1550969A (en) | 1976-12-18 | 1977-11-21 | Semiconductor store |
| JP14731577A JPS5391636A (en) | 1976-12-18 | 1977-12-09 | Recovery standard circuit for semiconductor memory |
Applications Claiming Priority (1)
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| DE2657561A DE2657561B1 (de) | 1976-12-18 | 1976-12-18 | Nachlade-Referenzschaltungsanordnung fuer einen Halbleiterspeicher |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2657561B1 true DE2657561B1 (de) | 1978-04-13 |
| DE2657561C2 DE2657561C2 (de) | 1978-12-07 |
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ID=5995929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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- 1977-12-09 JP JP14731577A patent/JPS5391636A/ja active Granted
Cited By (1)
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|---|---|---|---|---|
| EP0027883A1 (de) * | 1979-10-29 | 1981-05-06 | International Business Machines Corporation | Speicherzellennachbildung zur Referenzspannungserzeugung für Halbleiterspeicher in MTL-Technik |
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Legal Events
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