[go: up one dir, main page]

DE2547792C3 - Verfahren zur Herstellung eines Halbleiterbauelementes - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelementes

Info

Publication number
DE2547792C3
DE2547792C3 DE2547792A DE2547792A DE2547792C3 DE 2547792 C3 DE2547792 C3 DE 2547792C3 DE 2547792 A DE2547792 A DE 2547792A DE 2547792 A DE2547792 A DE 2547792A DE 2547792 C3 DE2547792 C3 DE 2547792C3
Authority
DE
Germany
Prior art keywords
semiconductor wafer
layer
coating
etching
elevations
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2547792A
Other languages
English (en)
Other versions
DE2547792A1 (de
DE2547792B2 (de
Inventor
Yoshio Kokubunji Tokio Hom-Ma
Tadao Tokio Kaji
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP49122559A external-priority patent/JPS586306B2/ja
Priority claimed from JP12575275A external-priority patent/JPS5249772A/ja
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE2547792A1 publication Critical patent/DE2547792A1/de
Publication of DE2547792B2 publication Critical patent/DE2547792B2/de
Application granted granted Critical
Publication of DE2547792C3 publication Critical patent/DE2547792C3/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/2633—Bombardment with radiation with high-energy radiation for etching, e.g. sputteretching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/312—Organic layers, e.g. photoresist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/02—Contacts, special
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/105—Masks, metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauelementes, bei dem die Oberfläche der Halbleiterscheibe durch lonenbeschußätzung abge tragen wird.
Halbleiterbauelemente werden gewöhnlich durch Verfahrensschritte wie das Eindiffundieren von Störstoffen, die Bildung von Isolatorschichten und/oder das Ätzen der Oberfläche der Halbleiterscheibe bzw. der darauf angeordneten Schichten hergestellt Wie weiter unten anhand von F i g. 1 im einzelnen ausgeführt wird, entstehen bei all diesen Verfahrensschritten auf der Halbleiterscheibe jeweils Schichten, insbesondere Isolatorschichten, die Erhebungen in Form von Wülsten, Vorsprüngen, Stufen oder dergleichen aufweisen. Halbleiterscheiben die Isolatorschichten, Kontaktschichten, Leiterbahnen und ähnliche für den Aufbau des Halbleiterbauelementes erforderliche Bestandteile tragen, sind bei der Herstellung nach bisher gebräuchli chen Verfahren immer verhältnismäßig stark uneben. Derartige Unebenheiten treten also bereits durch das Anbringen von Leiterbahnen auf der Oberfläche der Halbleiterscheibe auf. Werden nun bei einem Halbleiterbauelement Leiterbahnen in mehreren Ebenen
bo angeordnet, so weist beispielsweise die zweite Leiterbahnebene auch die Unebenheiten der ersten Leiterbahnebene auf. Beim Aufbringen der weiteren Leiterbahnebenen werden somit sämtliche Unebenheiten summiert. Überschreiten die Unebenheiten ein gewisses
πι Maß, so sind die elektrischen Verbindungen insbesonde re in den oberen Leiterbahnebenen nicht mehr gewährleistet.
Der Erfindung liegt die Aufgabe zugrunde, ein
Verfahren zur Herstellung von Halbleiterbauelementen mit vollkommen planer Oberfläche zu schaffen, so daß sämtliche durch Oberflächen-Unebenheiten bedingten Schwierigkeiten vermieden werden.
Die Lösung dieser Aufgabe nach der Erfindung ist im Kennzeichen des Patentanspruchs 1 angegeben.
Zwar ist es aus der Zeitschrift «Solid State Technology«, Band 14 (1971), Nr. 12 (Dezember), Seiten 43 bis 48, bekannt, die Oberfläche einer Halbleiterscheibe durch Ionenbeschußätzung abzutragen. Dieses Verfahren ist jedoch nicht ohne weiteres zur Planierung der Oberfläche einer Halbleiterscheibe anwendbar, weil dabei nicht nur die Erhebungen abgetragen sondern auch die tiefer gelegenen Stellen der Halbleiterscheibe angegriffen würden. Dadurch würde einerseits die Oberfläche nicht eben und andererseits würden Teile der Halbleiterscheibe entfernt, die für die Funktion des Halbleiterbauelements wichtig sind.
Demgegenüber vermittelt die Erfindung ein Verfahren, mit dem sich die Oberfläche von den unerwünsch- ten Erhebungen befreien läßt, ohne daß die Gefahr besteht, daß unter der so gebildeten Ebene liegende Bereiche durch die Ätzung angegriffen werden. Die nach dem erfindungsgemäßen Verfahren derart gebildete, vollkommen ebene Oberfläche der Halbleiterscheibe gestattet es, die anschließend aufgetragenen Leiterbahnen, Kontaktschichten oder sonstigen Oberzüge bei sonst gleichen elektrischen und mechanischen Eigenschaften dünner zu machen als dies bei unebenen Oberflächen bisher möglich war. Ist es beispielsweise auf unebenen Oberflächen erforderlich, eine Leiterbahn zur Erzielung der erforderlichen Zuverlässigkeit mit einer Dicke von mindestens 0,8 bis 1 μπι zu versehen, so braucht dieselbe Leiterbahn auf einer glatten Oberfläche nur 0,5 μπι dick zu sein. Die Erfindung ist somit auch unter dem Gesichtspunkt der Raumersparnis und Miniaturisierung von Vorteil.
Das Verfahren nach der Erfindung wird in der nachstehenden Beschreibung anhand der Zeichnungen näher erläutert In den Zeichnungen zeigen
Fig. la bis Id, auf die oben kurz Bezug genommen wurde, in schematischer Querschnittdarstellung vier Stadien der Herstellung eines Planartransistors nach dem Stand der Technik,
F i g. 2a bis 2c eine Folge schematischer Querschnittdarstellungen eines Halbleiterbauelements entsprechend drei Herstellungsstadien nach einem Ausführungsbeispiel des Verfahrens nach der Erfindung,
F i g. 3a bis 3f schrmatische Querschnittdarstellungen eines Halbleiterbauelements in sechs Stadien eines Ausführungsbeispiels des Verfahrens nach der Erfindung,
F i g. 4 einen Querschnitt durch ein Halbleiterbauelement in einem Herstellungsstadium nach einem weiteren Ausführungsbeispiel des Verfahrens nach der Erfindung,
F i g. 5a bis 5d in schematischer Querschnittdarstellung vier Herstellungsstadien eines Halbleiterbauelementes nach einem weiteren Ausführungsbeispiel des Verfahrens nach der Erfindung und μ
Fig.6 ein schematischer Querschnitt eines Halbleiterbauelements in einem Herstellungsstadium nach einem weiteren Ausführungsbeispiel des Verfahrens nach der Erfindung.
Zum besseren Verständnis der Erfindung ist in den v> Fig. la bis Id zunächst noch einmal die Herstellung eines Planartransistors nach dem Stand der Technik Das geh luchliche Planarverfahren zur Herstellung von Halbleiterbauelementen geht von einer ebenen Halbleiterscheibenoberfläche aus, die mit einer Isolatorschicht überzogen wird. In dieser Isolatorschicht werden nach dem Photoätzverfahren Diffusionsfenster geöffnet, durch die hindurch in die Halbleiterscheibe die Dotierungssubstanzen diffundiert werden.
In der Fig. la ist für die Herstellung eines Planartransistors in einer integrierten Schaltung der erste Verfahrensschritt des Eindiffundierens von Dotierungssubstanzen zur Herstellung der Isolatiocsbereiche in die Halbleiterscheibe gezeigt Dazu wird auf der ebenen Oberfläche einer p-Si-Scheibe 1 epitaktisch eine n-Si-Schicht 2 aufgewachsen. Auf der Oberfläche 9 der n-Si-Schicht 2 wird durch thermische Oxidation eine Siliciumdioxidschicht 4 hergestellt Nach Maßgabe der aufzubauenden Schaltungsanordnung werden vorbestimmte Teilbereiche der Siliciumdioxidschicht 4 durch Ätzen entfernt, so daß die entsprechenden Oberflächenbereiche der n-Si-Schicht 2 freiliegen. Zum Ätzen bedient man sich eines photolithographischen Verfahrens. Dieser Vorgang wird auch als »öffnen eines Fensters« bezeichnet Anschließend werden p-leitende Isolationsbereiche 3 in der zuvor hergestellten n-Si-Schicht 2 erzeugt Dazu werden in die n-Si-Schicht 2 durch die geöffneten Fenster hindurch Dotierungssubstanzen eindiffundiert. Die Diffusionstiefe wird dabei so gesteuert, daß die p-lsolationsbereiche 3 sich bis in die p-Si-Scheibe 1 hinein erstrecken. Während dieser Diffusion bildet sich auf den freiliegenden Oberflächenbereichen der n-Si-Schicht 2 erneut eine dünne Oxidschicht Der nach Abschluß dieser Diffusion erhaltene Sichtenaufbau ist in der F i g. 1 a gezeigt.
Anschließend wird in der in F i g. 1 b gezeigten Weise die Basiszone des Planartransistors hergestellt. Dazu wird ein Bereich der Siliciumoxidschicht 4, der über der von den Isolationsbereichen 3 begrenzten n-Si-Schicht 2 liegt nach einem photolithographischen Verfahren abgeätzt, so daß ein Teilbereich der darunter liegenden n-Si-Schicht 2 freigelegt wird. Anschließend wird die p-leitende Basiszone 5 durch Eindiffundieren von Dotierungssubstanzen durch die freiliegende Oberfläche der n-Si-Schicht 2 hindurch in dieser n-Si-Schicht 2 ausgebildet Auch dabei entsteht wiederum auf den freiliegenden Oberflächenbereichen der n-Si-Schicht 2 eine neue Siliciumoxidschicht
Nachdem auf diese Weise die Basiszone 5 hergestellt ist wird in der in Fig. Ic gezeigten Weise die Emitterzone gebildet. In der neugebildeten Siliciumoxidschicht wird durch Photoätzen ein Diffusionsfenster zur p-Basiszone 5 geöffnet. Durch Diffusionsdotierung wird anschließend in der p-Basiszone 5 eine n-leitende Zone 6 hergestellt, die als Emitterzone dient Auf der während der Diffusion freiliegenden Oberfläche der p-Basiszone 5 bildet sich dabei wiederum eine dünne Siliciumoxidschicht aus.
Schließlich wird in der in F i g. Id gezeigten Weise die Emitterelektrode hergestellt Photolithographisch wird in der während der letzten Verfahrensstufe durch die Diffusion gebildeten Siliciumoxidschicht ein Kontaktfenster zur Oberfläche der n-Emitterzone 6 geöffnet. Auf die Siliciumoxidschicht 4 und die freiliegenden Oberflächenbereiche der n-Emitterzone 6 wird anschließend eine Aluminiumschicht aufgedampft, die als Kontaktelektrode der Emitterzone 6 dient.
Durch die während jeder selektiven Diffusion am Boden des geöffneten Fensters erneut gebildeten Siliciumoxidschichten wird für das fertige Halbleiter-
bauelement eine stark gestufte Oberfläche erhalten, wie sie beispielsweise in der F i g. Ic gezeigt ist.
Durch die beispielsweise in der Fig. Ic gezeigte starke Stufung der Oberflächen von nach dem Planarverfahren hergestellten Halbleiterbauelementen besteht vor allem die Schwierigkeit der Herstellung von Kontaktschichtflächen und Leiterbahnen auf solchen Oberflächen. So besteht beispielsweise bei der in F i g. Id gezeigten Oberflächenstruktur an den Kanten 8 der Stufen in der Isolatorschicht 4 die Gefahr eine:r zu dünnen Ausbildung der aufgedampften Leiterschicht 7, wobei an diesen Stellen leicht Brüche oder Leitungsunterbrechungen auftreten können. Das verringert die Zuverlässigkeit der so hergestellten Halbleiterbauelemente und die Wirtschaftlichkeit ihrer Herstellung.
Das Verfahren nach der Erfindung wird zunächst grundsätzlich anhand der F i g. 2a bis 2c erläutert Die Figuren zeigen die Abarbeitung der Oberflächenerhebungen C und D auf einer Halbleiterscheibe 21. Auf diese unebene Oberfläche wird ein beim Auftrag flüssiger Überzug 23 aufgetragen, der zumindest angenähert die gleiche Ätzbarkeit gegenüber Ätzverfahren durch lonenbeschuß besitzt wie die Halbleiterscheibe 21. Da der Überzug 23 flüssig aufgetragen wird, schafft er bereits nach dem Auftrag in der in Fig.2a gezeigten Weise eine ebene Oberfläche. Die Dicke des Überzugs 23 ist dabei zumindest so bemessen, daß auch die höchste Oberflächenerhebung auf der Halbleiterscheibe 21 unter der Oberfläche des Überzugs 23 liegt Der flüssig aufgetragene Überzug 23 kann nach dem Auftrag durch Trocknen, Erwärmen oder in anderer Weise verfestigt und ausgehärtet werden.
Die so beichichtete Halbleiterscheibe wird durch Beschüß mit Ionen allmählich abgetragen (geätzt). Dabei werden zunächst nur die Oberfläche und der obere Bereich des Überzugs 23 und dann zusammen mit dem Überzug 23 auch die Erhebungen C und D auf der Oberfläche der Halbleiterscheibe 21 in der in Fig.2b gezeigten Weise abgetragen.
Die Ionenbeschußätzung wird dabei so lange fortgesetzt, bis die Oberflächenunebenheiten bzw. die Oberflächenvorsprünge zusammen mit dem Überzug 23 vollständig abgetragen sind, so daß die in Fig.2c dargestellte Halbleiterscheibe 21 erhalten wird, auf deren planer Oberfläche eine Isolatorschicht 22 aufgetragen ist
Auf der so hergestellten glatten Oberfläche können in bekannter und gebräuchlicher Weise Halbleiterbauelemente aufgebaut werden, beispielsweise durch Bildung von Isolatorschichten, öffnen von Fenstern, Eindiffundieren von Dotierungssubstanzen und Herstellen von Kontaktschichten und Leiterbahnen.
Die nach dem Verfahren nach der Erfindung zu glättenden Oberflächen sind unter Zugrundelegung der gebräuchlichen Halbleiterbauelemente überwiegend Oberflächen von Schichten aus Silicium, SiO2, Phosphosilicatglas, Borosilicatglas, Si3N* oder Aluminium. Für all diese Fälle sollte der Überzug 23 aus einem Werkstoff bestehen, dessen Ätzbarkeit so weit wie nur irgend möglich der Ätzbarkeit der Schicht mit der zu glättenden Oberfläche entspricht In der Praxis wird sich diese Bedingung in den meisten Fällen jedoch nur angenähert verwirklichen lassen. Unterschiede in der Ätzgeschwindigkeit zwischen dem Werkstoff für den Überzug 23 und dem Material der Halbleiterscheibe 21 von bis zu 50% können dabei ohne weiteres hingenommen werden. Vorzugsweise sollte jedoch die Ätzgeschwindigkeit des Überzugs 23 innerhalb von ± 30% der Ätzgeschwindigkeit der Oberflächenschicht der Halbleiterscheibe 21 liegen.
Üblicherweise sind die auf der tlauptoberfläche einer Halbleiterscheibe auftretenden Erhebungen etwa 0,7 bis ι > 1 \vm dick. Wenn die Ätzgeschwindigkeit des Überzugs 23 innerhalb eines Bereiches von ±30% der Ätzgeschwindigkeit der Oberflächenerhebungen liegt, beträgt die Dicke der Oberflächenunebenheiten nach dem Ätzen etwa 0,2 bis 0,3 μπι. Oberflächen mit Unebenhei ten im Bereich von 0,2 bis 03 μηη werden in der Praxis jedoch bereits als ausreichend und im wesentlichen eben angesehen.
Als Werkstoff für den Oberzug 23 werden, wenn die Oberflächenschicht aus Si, S1O2, Phosphosilicatglas, Borosilicatglas, S13N4 oder Aluminium besteht, vorzugsweise folgende Werkstoffe eingesetzt:
(1) im Handel erhältliche Negativ- oder Positivphotolacke;
(2) durch Elektronenstrahl härtbare Positivlacke, vorzugsweise Polymethylmethacrylat und Polybuten-1- sulfon;
(3) durch Elektronenstrahl härtbare Negativlacke, vorzugsweise epoxidiertes Polybutadien, Glycidylmethacrylat-Äthylacrylat-Copolymer und Polyglycidyl- methacrylat;
(4) Polyimidharze und Polyimid-isoindochinazolidindion-Harz und
(5) bei tiefen Temperaturen schmelzendes und Überzüge bildendes Glas.
Unter den vorstehend genannten Werkstoffen werden für das Überziehen von Schichten aus Siliciumnitrat Negativphotolacke, Positivphotolacke, Positivlacke und Negativlacke für die Entwicklung und Härtung durch Elektronenstrahlen vorzugsweise eingesetzt !nsbeson dere wird jedoch Positivphotolack mit Vorteil verwen det
Für Halbleiterscheiben mit Schichten aus SiO2, Si3N4, Phosphosilicatglas oder Borosilicatglas werden vorzugsweise Negativphotolacke, Polyimidharze oder Polyimid-Isoindochinazolindion-Harz eingesetzt Für Halbleiterscheiben mit Schichten aus Aluminium werden als Werkstoff für den Überzug 23 Positivphotolack, Positiv- und Negativlack für die Entwicklung und Härtung mit Elektronenstrahlen verwendet
Die Photolacke werden auf die zu glättenden Oberflächen in für Photolacke und Harze bekannter Weise aufgebracht
Zum Ätzen der zu bearbeitenden Oberflächen werden vorzugsweise Ionen verwendet, die durch die
so Kathodenzerstäubung oder mittels anderer gebräuchlicher und bekannter lonenstrahlgeneratoren erzeugt und auf die zu bearbeitende Oberfläche aufgestrahlt werden. Wenn der auf die zu glättende Oberfläche aufgetrage-
ne Überzug aus einem dielektrischen Werkstoff besteht wird zum Ätzen vorzugsweise die RF-Kathodenzerstäubung eingesetzt
-Für das Ätzen durch RF-Kathodenzerstäubung werden vorzugsweise folgende Parameter gewählt:
(1) 0,1 bis 10 W/cm2, vorzugsweise 0,1 bis 5 W/cm: HF-Leistung
(2) Mantelpotential kleiner als 2000 V, vorzugsweise 700 bis 1500V,
(3) 5χ 10-2bis 1 χ 10-*TorrAr-Druck,
(4) Sauerstoffkonzentration kleiner als 0,1%,
(5) Temperatur der Halbleiterscheibe: kleiner als di< Schmelztemperatur des auf die Oberfläche aufge brachten Werkstoffs; etwa 4500C für Polyimid
Isoindochinazolindion-Harz; etwa 400°C für PoIyimid-Harz; etwa 200 bis 30O0C, vorzugsweise 100 bis 2000C, für Lacke.
Wenn das Mantelpotential über 2000 V liegt, werden im Oberzug Durchschlagkanäle erzeugt. Bei einer Sauerstoffkonzentration von größer als 0,1% werden Harze und Lacke so rasch geätzt, so daß die angestrebte Steuerung der Abtragung zur Herstellung ebener Oberflächen kaum noch durchführbar ist
Bei-der Abtragung der Oberfläche mit Ionenstrahlen werden vorzugsweise folgende Parameter eingehalten:
(1) 20 eV bis 90 keV, vorzugsweise 20 eV bis 30 keV, insbesondere 3 keV bis 10 keV, Ionenenergie,
(2) 1xl0-3bis3xl0-6TorrVakuum,
(3) Substrattemperatur wie bei HF-Kathodenzerstäubung,
(4) 0,5 bis 5mA/cm2 Stromdichte.
Bei einer Ionenenergie von kleiner als 20 eV wird der Überzug nicht wirksam geätzt. Bei einer Ionenenergie von größer als 90 keV wird der Überzug beschädigt, wird also kaum noch die gewünschte glatte Oberfläche erhalten. Mit zunehmender Stromdichte nimmt die Ätzgeschwindigkeit zu. Zumindest innerhalb der angegebenen Grenzen wirkt sich eine Veränderung der Stromdichte kaum auf das Ebenmaß der geglätteten Oberfläche aus.
In den Tabellen I und II sind eine Reihe relativer Ätzgeschwindigkeiten bei verschiedenen Werkstoffen für die Halbleiterscheibe und den Überzug zusammengestellt Dabei ist als relative Ätzgeschwindigkeit das Verhältnis der Ätzgeschwindigkeit des jeweiligen Werkstoffes zur Ätzgeschwindigkeit von S1O2 definiert
In der Tabelle I sind relative Ätzgeschwindigkeiten beim Abtragen der Werkstoffe des Überzugs durch HF-Kathodenzerstäubung gezeigt, wobei die Kathodenzerstäubung unter folgenden Bedingungen durchgeführt wird: HF-Leistung 3 W/cm*, Mantelpotential 1080 V, Aigondruck 5 χ IO-3 Torr, Ätzdauer 30 bis 100 min, Scheibentemperatur etwa 30O0C und Ätzgeschwindigkeit des SiO212,7 nm/min.
In der Tabelle II sind die relativen Ätzgeschwindigkeiten, bezogen auf die Ätzgeschwindigkeit von SiO2, zusammengestellt, die für den Abtrag der Werkstoffe des Überzugs durch Ionenstrahl erhalten werden, wobei folgende Parameter eingestellt sind: Ionenenergie 1,0 keV, Stromdichte 1,0 mA/cm2, Argondruck 5xl0"3 Torr, Scheibentemperatur etwa 3000C und Ätzgeschwindigkeit des SiO2 30,0 nm/min.
Tabelle I
Werkstoff
Relative Ättgeschwindigkeit
SiO2 1,0
Phosphosilicatglas niedergeschlagen durch chemische Reaktion aus der Dampfphase; 1,2% P2Os) 1,0
Si U
S13N4 (niedergeschlagen durch chemische Reaktion aus der Dampfphase) 0,83
Al 1-13
KTFR (Negativphotolack der Eastman Kodak Chemical Co.) 0,75-24
KMER (Negativphotolack der Eastman Kodak Chemical Co.) 0,75-2,0
50
55
€0
Werkstoff Relative Ätzgc-
sehwindigkeit
AZ 1350 (Positivphotolack der
Shipley Co.) 0,7-1,0
AZ 1350 H (Positivphotolack der
Shipley Co.) 0,9-2,0
Waycote (Negativphotolack der
Philip A. Kunt Chemical Co.) U
Polyimidharz 0,8
Polyimid-isoindochinazolin-
dion-Harz 0,8
Tabelle 11
Werkstoff Relative Ätzge
schwindigkeit
SiO2 1.0
Phosphosilicatglas (niederge
schlagen durch chemische
Reaktion aus der Dampfphase;
P2O51,2%) 1,0
Si 03
Al 1.1-U
KTFR (Negativphotolack der
Eastman Kodak Chemical Co.) Ο35
KMER (Negativphotolack der
Eastman Kodak Chemical Co.) 1,0
AZ1350 (Positivphotolack der
Shipley Co.) 1,5
Polyimidharz 1.0
Polyimid-isoindochinazolin-
dion-Harz 1,0
Polymethylmethacrylat 2,1
Anhand der F i g. 3a bis 3f, die Querschnitte durch ein Halbleiterbauelement in verschiedenen Herstellungsstadien zeigen, ist nachstehend ein Ausführungsbeispiel des Verfahrens nach der Erfindung näher beschrieben.
Auf der Oberfläche einer Si-Scheibe 31 werden nacheinander zunächst eine SiO2-Schicht 37 und dann eine SiäN^Schicht 35 abgeschieden. Anschließend wird die Si3NvSchicht 35 selektiv geätzt (F i g. 3a). Anschließend wird die SiO2-Schicht 37 unter Verwendung der selektiv geätzten Si3N«-Schicht 35 als Maske geätzt wobei ein Bereich der Oberfläche der Si-Scheibe 31 freigelegt wird (F i g. 3b). Dabei wird ein Bereich 36 aus der SiO2-Schicht 37 und der Si-Scheibe 31 herausgeätzt Der freiliegende Oberflächenbereich der Si-Scheibe 31 wird anschließend in trockenem Sauerstoff durch 20 Stunden Erhitzen auf 1000°C oxidiert Dabei wird die SiOrSchicht 34 gebildet In der in F i g. 3c gezeigten Art weist die SiO2-Schicht 34 rund um den Atzbereich 36 Erhebungen F auf. Dies ist auf eine Volumenvergrößerung bei der Umsetzung des Silicium zum SiO2 zurückzuführen. Die Höhe der Erhebungen F liegt üblicherweise im Bereich von 0,5 bis L2 um.
Nach Entfernen der Si3N«-Schicht 35 wird ein Negativphotolack (z. B. KTFR) auf die Oberfläche der zusammengewachsenen SiOrSchichten 34 und 37 aufgetragen. Der Auftrag erfolgt nach dem Rotationsverfahren bei einer Drehzahl von 3000 U/min. Dabei wird der Photolack in einer Dicke von 1,5 um aufgetragen. Der aufgetragene Photolack wird einer ersten Wärmebehandlung bei etwa 70° C unterzogen, mit UV-Licht belichtet, entwickelt und einer abschlie-
Benden Wärmebehandlung im Temperaturbereich von etwa 100 bis 2000C unterzogen. Dabei wird die in F i g. 3d gezeigte Photolackschicht 33 erhalten.
Der so erhaltene Schichtenaufbau wird dann der HF-Kathodenzerstäubung ausgesetzt. Folgende Bedingungen werden eingehalten: RF-Leistung 2 W/cm2, Mantelpotential 700 V, Argondruck 5 χ 10~J Torr und Scheibentemperatur 150° C. Die Ätzgeschwindigkeit der SiO2-Schicht 34 beträgt unter diesen Bedingungen 0,15 bis 0,20 nm/s, während die Ätzgeschwindigkeit des Photolacküberzugs 33 1,2 bis 1,5 nm/s beträgt. Die Ätzgeschwindigkeit des Photolacküberzugs ist also etwa 15% kleiner als die Ätzgeschwindigkeit der SiO2-Schicht Trotz dieser Differenz wird ein planer Materialabtrag in der in Fig.3e gezeigten Weise is erhalten.
Nach etwa 190 min sind der gesamte Photolacküberzug 33 und die Oberflächenerhebungen F der SiO2-Schicht 34 vollständig abgetragen. Die Oberfläche der SiOrSchicht 34 ist vollkommen plan.
Auf die so geglättete Oberfläche wird eine Leiterschicht 32 in der in F i g. 3f gezeigten Weise aufgebracht Diese Leiterschicht ist absolut homogen und weist keinerlei Dickenunterschiede auf, da sie keine Stufen und Kanten zu überwinden hat Sie zeichnet sich daher durch eine hohe Zuverlässigkeit aus. Ein Brechen oder Durchschmelzen der Leiterschicht bzw. der aus dieser Schicht hergestellten Leiterbahnen ist nicht zu befürchten.
Der erhaltene Schichtenaufbau des herzustellenden Halbleiterbauelements weist noch einen zweiten Vorteil auf. Nach dem Stand der Technik müssen die Aluminiumleiterbahnen auf Oberflächen mit Oberflächenunebenheiten von mindestens 0,5 μπι aufgebracht werden. Um eine verläßliche elektrische Leitung mit ü einiger Sicherheit zu gewährleisten, müssen die Leiterschichten etwa 0,8 bis 1 μπι dick sein. Beim anschließenden Ätzen der ganzflächig aufgebrachten Leiterschichten nach dem Photoätzverfahren sind feine Gestaltungen mit engen Toleranzen kaum zu erhalten, -to Beim Belichten des Photolacks wird das durch die hellen Bereiche der Maske fallende Licht an den Oberflächenunebenheiten der Halbleiterscheibe, die sich auf der Aluminiumoberfläche markieren, unkontrolliert reflektiert und gestreut Bei der Herstellung von Halbleiterbauelementen nach diesem Verfahren müssen daher Abstände zwischen zwei Leiterbahnen von 4 bis ti μπι und Breiten der Leiterbahnen selbst von 8 bis 10 μτη eingehalten werden, wenn die Dicke der Leiterbahn 1 μπι beträgt Unter diesen Bedingungen ist eine höhere Integrationsdichte der Leiterbahnen und damit auch der Halbleiterbauelemente in integrierten Schaltungen .nicht erhältlich. Dagegen können bei vorheriger Bearbeitung der Oberfläche der Halbleiterscheibe des Halbleiterbauelementes die Leiterbahnen sehr dünn, beispielsweise mit Stärken von etwa 0,5 um, ausgebildet werden. Dadurch und durch die fehlenden reflektierenden Kanten kann der Abstand der Leiterbahnen voneinander auf 2 bis 3 um und die Breite der Leiterbahnen auf 4 bis 6 um verkleinert werden. Die ω Integrationsdichte der Halbleiterbauelemente kann dadurch spürbar erhöht werden.
Zur Erläuterung eines weiteren Ausführungsbeispiels des Verfahrens nach der Erfindung ist in der F i g. 4 ein weiterer Schnitt durch ein Halbleiterbauelement gezeigt Der dargestellte Schichtenaufbau der Halbleiterscheibe entspricht dem des in Fig. Id gezeigten Halbleiterbauelements, jedoch ohne Leiterschicht 7. In F i g. 4 sind die Diffusionszonen 5 und 6 der klareren Darstellung halber nicht eingezeichnet. Die Oberfläche ist statt dessen mit einem Photolacküberzug (KTFR) 10 versehen.
Die bei der Herstellung der Leiterschichi: 7 nach dem Stand der Technik auftretenden Schwierigkeiten sind bei der Diskussion anhand der F i g. 1 erläutert worden. Diese Schwierigkeiten lassen sich vermeiden, wenn man die Oberfläche nach dem Verfahren der Erfindung glättet.
In der zuvor beschriebenen Weise wird der Photolacküberzug 10 in einer Dicke aufgebracht, die zumindest der Dicke der SiO2-Schicht 4 entspricht. Der dabei erhaltene Schichtenaufbau ist in der Fig.4 gezeigt
Diese beschichtete Halbleiterscheibe wird dann der HF-Kathodenzerstäubung ausgesetzt Dabei werden der Photolacküberzug 10 und die SiOrSchicht 4 bis auf die Ebene 20 abgetragen. Nach Entfernen des verbliebenen Photolacküberzugs wird eine Leiterschicht aufgebracht die sich durch besonders hohe Zuverlässigkeit auszeichnet
Ein weiteres Ausführungsbeispiel des Verfahrens nach der Erfindung ist anhand von vier Querschnitten in den F i g. 5a bis 5d dargestellt. Auf einer Halbleiterscheibe 41 ist eine SiO2-Schicht 44 hergestellt Eine erste Leiterschicht 45 aus Aluminium ist in einer Dicke von 0,5 bis 1 μιη auf der Oberfläche der SiOrSchicht 44 ausgebildet Auf dieser ersten Leiterschicht 45 und der freiliegenden Oberfläche der SiO2-Schicht 44 ist eine weitere SiO2-Schicht 46 mit einer Dicke von 0,5 bis 1 μπι ausgebildet (F i g. 5a).
Auf diese zweite SiOi-Schicht 46 wird in einer Dicke von 1 bis 2 um ein Polyimidharzüberzug 43 aufgetragen. Das Harz wird dabei in Form eines Vorpolymers nach dem Rotationsverfahren bei 3000 U/min aufgetragen und anschließend eine Stunde unter Stickstoffatmosphäre bei 350° C auspolymerisiert (F i g. 5b).
Die so beschichtete Halbleiterscheibe wird im Ionenstrahl geätzt. Dabei werden folgende Bedingungen eingehalten: Ionenenergie 7 keV, Ionenstrom 1,4 raA/cm2, Vakuum 5 χ 10~s Torr und Scheibentemperatur 1500C. Unter diesen Bedingungen beträgt die Ätzgeschwindigkeit der SiO2-Schicht 03 bis 0,4 nm/s und die Ätzgeschwindigkeit des Polyimidharzes 0,40 bis 0,45 nm/s.
In der F i g. 5c ist das herzustellende Halbleiterbauelement in einem Zwischenstadium des Ätzprozesses gezeigt Das Ätzen wird über diesen Zustand hinaus fortgesetzt bis die Oberfläche der ersten Leiterschicht 45 freiliegt In diesem Zustand liegen die Oberfläche der zweiten SiO2-Schicht 46 und die Oberfläche der ersten Leiterschicht 45 in einer Ebene.
Auf das so erhaltene Halbleiterbauelement wird eine zweite Alunüniumschicht in einer Dicke von 0,7 bis 1,0 um aufgedampft und anschließend selektiv geätzt Dabei werden zweite Leiterbahnen 42 erhalten (Fig.5d).
Bei wiederholter Durchführung dieser Verfahrensstufen können Planar-Halbleiterbauelemente mit mehreren Leiterbahnen in praktisch beliebiger Vielschichtig-. keit aufgebaut werden.
Ein weiteres Ausführungsbeispiel ist anhand eines im Querschnitt gezeigten Halbleiterbauelementes in der Fig.6 veranschaulicht Auf einer Halbleiterscheibe 51 liegt eine SiOrSchicht 52 mit einem Fenster 55. Darauf ist eine bis auf die Oberfläche der Halbleiterscheibe 51 im Fenster durchgreifende Aluminiumschicht aufge-
dampft. Diese Aluminiumschicht 53 weist eine die Form des Fensters 55 abbildende Vertiefung auf. In den Randbereichen tritt die für die Planarverfahren übliche Stufenstruktur auf. Auch diese Stufen können durch das Verfahren der Erfindung abgetragen werden.
Auf die Oberfläche der Aluminiumschicht 53 wird ein Positivphotolacküberzug 54 (z.B. AZ 1350) in einer Stärke aufgetragen, die zumindest der Höhe der Stufe in der Aluminiumschicht entspricht (F i g. 6). Das erhaltene Halbleiterbauelement wird dann in der im vorhergehendei. Beispiel beschriebenen Weise und unter den gleichen Bedingungen mit einem Ionenstrahl abgetragen. Das Ätzen wird dabei so lange fortgeführt, bis die Oberfläche der SiO2-Schicht 52 freiliegt Da die Ätzgeschwindigkeiten des Photolacks und des Aluminiums praktisch gleich sind, liegen nach Beendigung des Ätzverfahrens die Oberfläche der verbliebenen Aiuminiumschicht 53 und die Oberfläche der SiO2-Schicht 52 in einer Ebene.
Auf die so hergestellte vollkommen plane Oberfläche wird dann eine Aluminiumschicht aufgedampft aus der dann durch selektives Ätzen die gewünschten Leiter
bahnen geformt werden. Durch Wiederholen der zuvor beschriebenen Verfahrensstufen können praktisch beliebig vielschichtige Halbleiterbauelemente hergestellt werden. Unter Beibehaltung vollkommen planer Oberflächenschichten können nach Belieben auch elektrische Verbindungen zwischen den einzelnen Leiterbahnebenen hergestellt werden.
Statt der in den zuvor beschriebenen Beispielen vorzugsweise eingesetzten Werkstoffe für den Oberflächenüberzug, nämlich statt der beiden Photolacke und des Polyimidharzes, können in der zuvor beschriebenen Weise prinzipiell selbstverständlich alle anderen bekannten Werkstoffe verwendet werden, die die gleiche oder doch zumindest fast die gleiche Ätzgeschwindigkeit wie der Werkstoff der zu glättenden Oberfläche haben.
Als Isoiatorschicht wird in den vorstehenden Beispielen eine SKVSchicht verwendet. Beim Aufbau mehrschichtiger Halbleiterbauelemente können jedoch auch andere Isolatorschichten, vor allem Phosphosilicatglas, Borosilicatglas und S13N4, verwendet werden.
Hierzu 3 Blatt Zeichnungen

Claims (14)

Patentansprüche:
1. Verfahren zum Herstellen eines Halbleiterbauelementes bei dem die Oberfläche der Halbleiterscheibe durch lonenbeschußätzung abgetragen wird, dadurch gekennzeichnet, daß auf die Erhebungen (F) aufweisende Oberfläche einer beschichteten oder unbeschichteten Halbleiterscheibe (31,34) ein Oberzug (33) in einer Dicke größer als die Oberflächenerhebungen (F) und aus einem Material, dessen Ätzgeschwindigkeit mindestens angenähert gleich der der Erhebungen aufweisenden Oberflächenschicht (34) der Halbleiterscheibe (31, 34) ist, flüssig aufgetragen und dann durch Härten oder Abbinden verfestigt wird, und daß der Oberzug (33) und die Oberflächenschicht (34) der Halbleiterscheibe (31,34) über die Dicke der Erhebungen (F) der Oberflächenschicht (34) hinaus durch eine lonenbeschußätzung abgetragen wird, so daß eine ebene Oberfläche der Oberflächenschicht (34) erhalten wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Oberflächenschicht aus Silicium die Erhebungen (Q D) aufweisende Oberfläche der Halbleiterscheibe (21) aus Silicium bildet
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Oberflächenschicht (34) aus SiO3, Si3N4, Phosphosilicatgias oder Borosilicatglas die Erhebungen (F) aufweisende Oberfläche der Halbleiterscheibe (31,34) bildet
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Oberflächenschicht (53) aus Aluminium die Erhebungen aufweisende Oberfläche der Halbleiterscheibe(51,52,53)bildet
5. Verfahren nach Anspruch 2, 3 oder 4, dadurch gekennzeichnet, daß der Überzug aus einem Negativ- oder Positivphotolack, einem durch Elektronenstrahl härtbaren Positiv- oder Negativlack, einem Polyimid- oder Polyimid-isoindochinazolindion-Harz oder einem bei verhältnismäßig tiefen Temperaturen schmelzenden Glas besteht.
6. Verfahren nach: Anspruch 5, dadurch gekennzeichnet daß der durch Elektronenstrahl härtbare Positivlack aus Polytnethylmethacrylat oder Polybuten-1-sulfon oder der durch Elektronenstrahl härtbare Negativlack, aus einem epoxidiert en Polybutadien, einem Glycidylmethacrylat-Äthylacrylat-Copolymer oder einem Polyglycidylmethacrylat besteht
7. Verfahren nach Anspruch 2, dadurch gekennzeichnet daß der Überzug aus einem Negativ- oder Positivphotolack, Polymethylmethacrylat, Polybuten- 1-sulfon, epoxidierten Polybutadien, Glycidylmethacrylat-Äthylacrylat-Copolymer oder Polyglycidylmethacrylat besteht
8. Verfahren nach Anspruch 3, dadurch gekennzeichnet daß der Überzug aus einem Negativphotolack, oder einem Polyimid- oder Polyimid-isoindochinazolindion-Harz besteht.
9. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Überzug aus einem Positivphotolack, Polymethylmethacrylat, Polybuten-1-sulfon, epoxidierten Polybutadien, Glycidylmethacrylat-Äthylacrylat-Copoljimer oder Polyglycidylmethacrylat besteht
10. Verfahren nach einem der Ansprüche 1 bis 9. dadurch gekennzeichnet, daß als lonenbeschußätzung die Ätzung mittels HF-Kathodenzerstäubung oder Ionenstrahl eingesetzt wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die H F-Kathodenzerstäubung angewandt wird, wobei folgende Bedingungen eingehalten werden: HF-Leistung 0,1 bis 10 W/cm2, Mantelpotential kleiner als 2000 V, Argondruck 5 χ 10-2 bis 1 χ 10-4 Torr, Sauerstoffkonzentration kleiner als 0,1%, und eine Temperatur der ίο Halbleiterscheibe, die niedriger als der Schmelzpunkt des für den Oberzug verwendeten Materials ist
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet daß die HF-Leistung 0,1 bis 5 W/cm2, das Mantelpotential 700 bis 1500 V und die Temperatur der Halbleiterscheibe zwischen 100 und 200° C beträgt
13. Verfahren nach Anspruch 10, dadurch gekennzeichnet daß die Ionenstrahlätzung ange wandt wird, wobei folgende Bedingungen eingehal ten werden: Ionenenergie 20 eV bis 90 keV, Vakuum lxl0-3bis5xl0-6 Torr, Ionenstromdichte 03 bis 5 mA/cm2, und eine Temperatur der Halbleiterscheibe, die niedriger als der Schmelzpunkt des für den
Überzug verwendeten Materials ist
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet daß die Ionenenergie 20 eV bis 30 keV und die Temperatur der Halbleiterscheibe zwischen 100 und 2000C beträgt
JO 15. Verfahren nach Anspruch 14, dadurch
gekennzeichnet daß die Ionenenergie zwischen 3 keV und 10 keV beträgt
DE2547792A 1974-10-25 1975-10-24 Verfahren zur Herstellung eines Halbleiterbauelementes Expired DE2547792C3 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP49122559A JPS586306B2 (ja) 1974-10-25 1974-10-25 ハンドウタイソウチノ セイゾウホウホウ
JP12575275A JPS5249772A (en) 1975-10-18 1975-10-18 Process for production of semiconductor device

Publications (3)

Publication Number Publication Date
DE2547792A1 DE2547792A1 (de) 1976-05-20
DE2547792B2 DE2547792B2 (de) 1977-12-22
DE2547792C3 true DE2547792C3 (de) 1978-08-31

Family

ID=26459656

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2547792A Expired DE2547792C3 (de) 1974-10-25 1975-10-24 Verfahren zur Herstellung eines Halbleiterbauelementes

Country Status (3)

Country Link
US (1) US4025411A (de)
DE (1) DE2547792C3 (de)
NL (1) NL165002C (de)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2629996A1 (de) * 1976-07-03 1978-01-05 Ibm Deutschland Verfahren zur passivierung und planarisierung eines metallisierungsmusters
US4092442A (en) * 1976-12-30 1978-05-30 International Business Machines Corporation Method of depositing thin films utilizing a polyimide mask
JPS5425178A (en) * 1977-07-27 1979-02-24 Fujitsu Ltd Manufacture for semiconductor device
US4180432A (en) * 1977-12-19 1979-12-25 International Business Machines Corporation Process for etching SiO2 layers to silicon in a moderate vacuum gas plasma
US4244799A (en) * 1978-09-11 1981-01-13 Bell Telephone Laboratories, Incorporated Fabrication of integrated circuits utilizing thick high-resolution patterns
US4222816A (en) * 1978-12-26 1980-09-16 International Business Machines Corporation Method for reducing parasitic capacitance in integrated circuit structures
JPS5595340A (en) * 1979-01-10 1980-07-19 Chiyou Lsi Gijutsu Kenkyu Kumiai Preparation of semiconductor device
JPS5626450A (en) * 1979-08-13 1981-03-14 Hitachi Ltd Manufacture of semiconductor device
US4274909A (en) * 1980-03-17 1981-06-23 International Business Machines Corporation Method for forming ultra fine deep dielectric isolation
US4289842A (en) * 1980-06-27 1981-09-15 Eastman Kodak Company Negative-working polymers useful as electron beam resists
US4514479A (en) * 1980-07-01 1985-04-30 The United States Of America As Represented By The Secretary Of The Navy Method of making near infrared polarizers
US4307179A (en) * 1980-07-03 1981-12-22 International Business Machines Corporation Planar metal interconnection system and process
US4307180A (en) * 1980-08-22 1981-12-22 International Business Machines Corp. Process of forming recessed dielectric regions in a monocrystalline silicon substrate
JPS57204133A (en) * 1981-06-10 1982-12-14 Hitachi Ltd Manufacture of semiconductor integrated circuit
JPS5828838A (ja) * 1981-08-14 1983-02-19 Comput Basic Mach Technol Res Assoc 薄膜磁気ヘッドの製造方法
US4397724A (en) * 1981-08-24 1983-08-09 Bell Telephone Laboratories, Incorporated Apparatus and method for plasma-assisted etching of wafers
CA1169022A (en) * 1982-04-19 1984-06-12 Kevin Duncan Integrated circuit planarizing process
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
FR2537779B1 (fr) * 1982-12-10 1986-03-14 Commissariat Energie Atomique Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre
EP0146613B1 (de) * 1983-06-13 1990-12-05 Ncr Corporation Verfahren zur herstellung von halbleiterstrukturen
US4604162A (en) * 1983-06-13 1986-08-05 Ncr Corporation Formation and planarization of silicon-on-insulator structures
FR2559293B1 (fr) * 1984-02-03 1988-09-09 Commissariat Energie Atomique Nouvelle tete magnetique d'ecriture et de lecture pour enregistrement magnetique et son procede de fabrication
US4515652A (en) * 1984-03-20 1985-05-07 Harris Corporation Plasma sculpturing with a non-planar sacrificial layer
FR2566181B1 (fr) * 1984-06-14 1986-08-22 Commissariat Energie Atomique Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
US4594769A (en) * 1984-06-15 1986-06-17 Signetics Corporation Method of forming insulator of selectively varying thickness on patterned conductive layer
US4708767A (en) * 1984-10-05 1987-11-24 Signetics Corporation Method for providing a semiconductor device with planarized contacts
US4541169A (en) * 1984-10-29 1985-09-17 International Business Machines Corporation Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip
US4665007A (en) * 1985-08-19 1987-05-12 International Business Machines Corporation Planarization process for organic filling of deep trenches
US4672023A (en) * 1985-10-21 1987-06-09 Avantek, Inc. Method for planarizing wafers
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4654121A (en) * 1986-02-27 1987-03-31 Ncr Corporation Fabrication process for aligned and stacked CMOS devices
US4816112A (en) * 1986-10-27 1989-03-28 International Business Machines Corporation Planarization process through silylation
US4867838A (en) * 1986-10-27 1989-09-19 International Business Machines Corporation Planarization through silylation
US4789646A (en) * 1987-07-20 1988-12-06 North American Philips Corporation, Signetics Division Company Method for selective surface treatment of semiconductor structures
DE3801976A1 (de) * 1988-01-23 1989-08-03 Telefunken Electronic Gmbh Verfahren zum planarisieren von halbleiteroberflaechen
US5759360A (en) * 1995-03-13 1998-06-02 Applied Materials, Inc. Wafer clean sputtering process
US5527736A (en) * 1995-04-03 1996-06-18 Taiwan Semiconductor Manufacturing Co. Dimple-free tungsten etching back process
US5930639A (en) * 1996-04-08 1999-07-27 Micron Technology, Inc. Method for precision etching of platinum electrodes
US5744400A (en) * 1996-05-06 1998-04-28 Accord Semiconductor Equipment Group Apparatus and method for dry milling of non-planar features on a semiconductor surface
US7230292B2 (en) * 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
US20060244345A1 (en) * 2005-05-02 2006-11-02 Mallory Sonalert Products, Inc. Pluggable terminal block assembly for audible signal alarm power connection
US8506828B1 (en) 2011-06-28 2013-08-13 Western Digital (Fremont), Llc Method and system for providing a magnetic recording transducer using an ion beam scan polishing planarization
US8480911B1 (en) 2011-06-30 2013-07-09 Western Digital (Fremont), Llc Method and system for providing a read sensor in a magnetic recording transducer using focused ion beam scan polishing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3506506A (en) * 1967-07-14 1970-04-14 Ibm Capacitor defect isolation
GB1230421A (de) * 1967-09-15 1971-05-05
US3740280A (en) * 1971-05-14 1973-06-19 Rca Corp Method of making semiconductor device
US3816196A (en) * 1971-06-07 1974-06-11 Gen Electric Passivation of photoresist materials used in selective plasma etching
US3791858A (en) * 1971-12-13 1974-02-12 Ibm Method of forming multi-layer circuit panels
NL7213625A (de) * 1972-10-07 1974-04-09

Also Published As

Publication number Publication date
NL7512562A (nl) 1976-04-27
NL165002B (nl) 1980-09-15
DE2547792A1 (de) 1976-05-20
DE2547792B2 (de) 1977-12-22
NL165002C (nl) 1981-02-16
US4025411A (en) 1977-05-24

Similar Documents

Publication Publication Date Title
DE2547792C3 (de) Verfahren zur Herstellung eines Halbleiterbauelementes
DE2628407C2 (de) Verfahren zum Herstellen von dielektrischen Isolationszonen
DE69706910T2 (de) Herstellungsverfahren einer T-förmigen Gate-Elektrode in einem Halbleiterbauelement, und die T-förmige Gate-Elektrode
DE3021206C2 (de) Verfahren zur Herstellung von Leiterbahnen auf Halbleiterbauelementen
DE2953117A1 (en) Fabrication of integrated circuits utilizing thick high-resolution patterns
DE2723944C2 (de) Verfahren zum Herstellen einer Anordnung aus einer strukturierten Schicht und einem Muster
EP0286708B1 (de) Verfahren zur Herstellung von Kontaktöffnungen in einer Doppellagenisolation
DE1967363C2 (de)
DE68923305T2 (de) Elektrische Leitungen für elektronische Bauelemente.
DE3886882T2 (de) Methode zur Ausbildung von Verbindungen zwischen leitenden Ebenen.
EP0057254B1 (de) Verfahren zur Erzeugung von extremen Feinstrukturen
DE3203898C2 (de)
EP0008359A2 (de) Verfahren zum Herstellen einer Dünnfilmstruktur
DE2636971A1 (de) Verfahren zum herstellen einer isolierenden schicht mit ebener oberflaeche auf einem substrat
DE3933965A1 (de) Mesfet und verfahren zu dessen herstellung
EP0338102A1 (de) Verfahren zur Herstellung von integrierten Halbleiterstrukturen welche Feldeffekttransistoren mit Kanallängen im Submikrometerbereich enthalten
DE2556038C2 (de) Verfahren zur Herstellung von Feldeffekttransistoren mit Schottky-Gate für sehr hohe Frequenzen
DE68922474T2 (de) Verfahren zum Herstellen einer integrierten Schaltung einschliesslich Schritte zum Herstellen einer Verbindung zwischen zwei Schichten.
EP0218039B1 (de) Verfahren zur Übertragung feinster Fotolackstrukturen
DE69201291T2 (de) Musterbildungsverfahren.
DE2451486A1 (de) Verfahren zum herstellen kleinster oeffnungen in integrierten schaltungen
DE1929084B2 (de) Ätzlösung für ein Verfahren zum Herstellen eines Halbleiterbauelementes
EP0003733B1 (de) Verfahren zur Erzeugung abgestufter Fenster in Materialschichten aus Isolations- bzw. Elektrodenmaterial für die Herstellung einer integrierten Halbleiterschaltung und nach diesem Verfahren hergestellter MIS-Feldeffekttransistor mit kurzer Kanallänge
DE2703473C2 (de)
EP0153902A2 (de) Halbleiter-Leistungsbauelement, insbesondere Thyristor und Gridistor, sowie Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)
8328 Change in the person/name/address of the agent

Free format text: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBEL-HOPF, U., DIPL.-CHEM. DR.RER.NAT., PAT.-ANW., 8000 MUENCHEN