DE2461581A1 - Adaptives deltamodulationssystem - Google Patents

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BLUMBACH ■ WESER · BERGtEN & KRAMER

PATENTANWÄLTE IN WIESBADEN UND MÜNCHEN

DIPL.-ING.P.G.BLUMBACHDIPL.-PHYS.DR.W.WESER.DIPL.-ING.DRJUR.P.BERGEN DIPL-ING. R. KRAMER

62WIESBADEN 8 MÖNCHEN 60,FLOSSMANNSTRASSE15

TELEFON(089) 883603/883604

7V874-2

FUJITSU LIMITED

1015» Kamikodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa-ken, Japan

Adaptives Deltamodulationssystem

Die Erfindung "betrifft ein adaptives Deltamodulationssystem, das mehrere vorausgehende Bits eines Ausgangssignals einer adaptiven Deltamodulation prüft und eine Quantisierungsstufengroße dieses Ausgangssignals sprungartig ändert, um dieses zu kompandieren.

Ein solches System korrigiert automatisch das zwischen einem Codiereranschluß und einem Decodiereranschluß übertragene und in einer Adaptionslogikschaltung des Systems auftretende Deltanodulationssignal.

Bei einem herkömmlichen adaptiven Deltamodulationssystem wird in Codiereranschluß ein analoges Eingangssignal auf den ersten

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Eingangsanschluß eines Komparators eines adaptiven Codierers gegeben. Das Ausgangssignal des Komparators wird über eine Integrators chaltung auf einen zweiten Eingangsanschluß des Komparators zurückgeführt, um das Ausgangssignal der Integratorschaltung mit dem analogen Eingangssignal zu vergleichen und zu bestimmen, ob das digital-codierte Ausgangssignal vom Komparator "O" oder "1" ist, je nachdem, ob das Ausgangssignal der Integratorschaltung großer oder kleiner als das analoge Eingangssignal ist. Das Ausgangssignal des Komparators wird auf eine Adaptionslogikschaltung gegeben. Die Adaptxonslogikschaltung prüft, ob die kontinuierlichen Bitausgangssignale des Komparators konstant bleiben (das heißt: "Q" oder "1") oder nicht, und sie ändert sprungartig die Quantisierungsstufengröße entsprechend einem Kompandierungsgesetz und bildet den Signalausgang der adaptiven Deltamodulation. Im Decodier er an Schluß wird das empfangene Signal der adaptiven Deltamodulation auf eine Adaptionslogikschaltung gegeben, die derjenigen im Codiereranschluß gleich ist, mit der Ausnahme, daß sie eine inverse Kompandierungsfunktion ausübt. Und das Ausgangssignal der Adaptionslogikschaltung wird über einem Integrator auf ein Tiefpaßfilter geführt, an dessen Ausgang ein demoduliertes analoges Ausgangssignal auftritt.

Mit dem oben erwähnten herkömmlichen System kann bekanntlich ein ausreichender Dynamikbereich erhalten werden, wenn das Kompandierungsgesetz und eine geeignete Anzahl unterschiedlicher

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Stufengrößen ausgewählt werden« Jedoch "besteht folgendes Problem: Wenn das Signal demoduliert wird, sind die Anfangsbedingungen des Codierer- und des Decodiereranschlusses nicht koinzident. Wenn die Anfangsbedingungen der Codierer- und Decodier er anschlüsse nicht voreingestellt werden, wird deshalb der Adaptationslogikschaltungsgleichlauf oder die Adaptionslogikschal tungsübereinstimmung zwischen dem Codierer- und dem Decodiereranschluß durch Verzögerungen gestört, das heißt, es tritt ein Nachlauf oder mangelnde Übereinstimmung (mistracking) auf und es kann kein normales Funktionieren des Systems erwartet werden* Wenn die adaptive Logikschaltung in den Codierer- und den Decodiereranschlüssen normal betrieben wird, ist eine mangelnde Übereinstimmung auf eine fehlerhafte Übertragungsleitung zurückzuführen. Die Methoden zur Überwindung obigen Mangels bestehen (I) in einer Übertragung mit minimaler Stufengröße nach einem Zustand eines unbesetzten Kanals oder (II) in der Übertragung mit maximaler Stufengröße im Falle einea? Überlastung. Im normalfunktionierenden Zustand ist jedoch die Wahrscheinlichkeit, die maximale Stufengröße zu realisieren, sehr gering, und die Funktion des Zustandes eines unbesetzten Kanals wird nicht realisiert, wenn ein Hintergrundrauschen vorhanden ist oder ein Datensignal über einen akustischen Koppler übertragen wird. Deshalb sollte die oben erwähnte mangelnde Übereinstimmung mit Hilfe anderer geeigneter Vorrichtungen korrigiert werden.

Zum Zweck der Ausschaltung dieses Nachlaufens oder mangelnden

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Übereinstimmens ist ein Verfahren vorgeschlagen worden, bei dem neben der Übertragungsleitung für das aktive Deltamodulationssignal eine langsame, sogenannte low-speed-Übertragungsleitung vorgesehen ist, um Information hinsichtlich des Zustandes der Adaptionslogikschaltung im Codiereranschluß und zur Korrektur der mangelnden Übereinstimmung oder des mangelnden Gleichlaufs

zum Decodiereranschluß zu senden. Dieses Verfahren kann einen mangelnden Gleichlauf vollständig eliminieren. Es ist jedoch eine weitere Übertragungsleitung erforderlich, und dies macht die Vorrichtung kompliziert.

Bei einer anderen vorgeschlagenen Methode wird die Stufengröße zweier gleichartiger Bits (das heißt: "O" ¹¹O" oder "1" "1") um eine Stufengröße erhöht, oder, wenn diese"zwei Bits von unterschiedlicher Art sind (das heißt: "O" "1" oder ⁿ1" "0") wird die Stufengröße auf minimale Höhe herabgesetzt. Bei"dieser lahode übertragen die Adaptionslogikschaltungen im Codiereranschluß und im Decodiereranschluß immer dann, wenn nacheinander unterschiedliche Signale erzeugt werden, die minimale Stufengröße, und ein mangelnder Gleichlauf kann automatisch korrigiert werden. Allerdings kann bei dieser Methode kein ausreichender Dynamikbereich erhalten werden, wenn beispielsweise ein Sprachsignal übertragen wird.

Aufgabe der vorliegenden Erfindung ist es, den erwähnten Mangel

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zu beseitigen und ein adaptives Deltamodulationssystem verfügbar zu machen, das automatisch den mangelnden Gleichlauf des adaptiven Deltamodul ationssignis in der Adaptionslogikschaltung im Oodierer- und im Decodiereranschluß innerhalb eines ausreichend großen Dynamikbereichs korrigiert·

Diese Aufgabe wird erfindungsgemäß gelöst mit einem adaptiven Deltamodulationssystem der eingangs beschriebenen Art, das sich auszeichnet-durch eine Detektoreinrichtung zum Peststellen mehrerer vorausgehender Bits des Ausgangssignals der adaptiven Deltamodulation und zum Ändern der Stufengröße des Ausgangssignals, und eine Zähleinrichtung zum Zählen der Ausgangsbits der adaptiven Deltamodulation vom Zeitpunkt der Stufengrößenänderung ab, und zwar unabhängig davon, ob das Ausgargsignal "0^w oder "1" ist, und zum Verändern der Stufengröße, unabhängig öder abhängig von der Detektoreinrichtung, wenn der Zählstand einen Wert erreicht, der entsprechend der momentanen Quantisierungsstufengröße vorausbestimmt st, um so die mangelnde Übereinstimmung zu korrigieren, die in einer Adaptionslogikschaltung zwischen einem Codierer- und einem DecodiereranschluB erzeugt wird.

Im folgenden wird die Erfbadung mit weiteren Merkmalen und Vorteilen anhand eines Ausführungsbeispiels näher erläutert. In der zugehörigen Zeichnung zeigen:

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Fig. 1 ein Blockdiagramm eines herkömmlichen adaptiven Deltamodulationssystems;

Fig. 2 ein Blockdiagramm des erfindungsgemäßen adaptiven Deltamodulationssystems j

Fig. JA bis 31 detaillierte Schal tungsdiagrainme der einzelnen in Fig. 2 dargestälten Blöcke.

Fig. Λ zeigt ein herkömmliches adaptives Deltamodulationssystem. Auf der Seite des Codiereranschlusses wird ein analoges Eingangssignal Λ auf einen Eingangsanschluß eines Komparators 2 gegeben. Das Ausgangssignal des Komparators 2 wird über einen Verbindungspunkt 3 auf eine Integratorschaltung 4· geführt, die das Ausgangssignal des Komparators 2 integriert. Das Ausgangssignal der Integratorschaltung 4- wird auf einen anderen EingangsanSchluß des Komparators 2 gegeben. Der Komparator 2 vergleicht das analoge Eingangssignal 1 und das Ausgangssignal 5 der Integratorschaltung 4 und führt Jenachdem, ob das analoge Eingangssignal größer oder kleiner als das Ausgangssignal der Integratorschaltung 4-ist, einer Adaptionslogikschaltung 6 das digitale Signal ^W1" oder "0" zu. Die Adaptionslogikschaltung 6 bestimmt, ob zwei aufeinanderfolgende Eingangsbits gleicher Art (das heißt, "Λ" "1" oder "O" "Ο") oder verschiedener Art (das heißt, "1^M "O" öder ⁿOⁿ "1") sind, ändert sprungartig die Stufengröße, mit welcher das analoge Eingangssignal quantisiert wird, um dieses

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zu kompandieren, und sendet das Ausgangssignal der Adaptionslogikschaltung 6 zum Decodiereranschluß. Im Decodiereranschluß wird das empfangene adaptive Deltamodulationssignal 11 auf eine Adaptionslogikschaltung 12 gegeben, die derjenigen im Codiereranschluß gleich ist mit der Ausnahme, daß eine inverse Kompandierungsfunktion ausgeübt wird. Das Ausgangssignal der Adaptionslogikschaltung 12 wird über einen Verbindungspunkt .13 und eine Integratorschaltung 14 auf ein Tiefpaßfilter 15. geführt, an dessen Ausgang ein cLemoduliertes analoges Ausgangssignal 16 auftritt.

Eine Grundidee der vorliegenden Erfindung ist die, daß zusätzlich zum herkömmlichen Adaptionslogikgesetz, das die Stufengröße ändert, ein .Gesetz verwendet wird, das entsprechend der momentan verwendeten Stufengröße bestimmt wird.

Tabelle I zeigt eine Beziehung zwischen Sende- und Empfangssignalen und Stufengrößen entsprechend dem herkömmlichen Adaptionslogikgese-j;z: das bedeutet, wenn N1 aufeinanderfolgende Bits gleichen Signals vorliegen (das heißt, "0",¹¹O",.... oder "1","I" _rrt«) wird die Stufenhöhe verdoppelt,"und wenn N2 aufeinanderfolgende Bits unterschiedlichen Signals auftreten (das heißt, ⁿO", ⁿ1", ¹¹O", "1" ... oder "1", "0", ⁿ1", W, ,,.), wird die Stufenhöhe"halbiert."In Tabelle"! "sind die Stellen, an denen zwischen dem Codierer- und dem Decodiereranschluß hinsicht-

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lieh der Stufengrößen ein Mangel an Gleichlauf oder Übereinstimmung auftritt, wenn ein Fehler (mit χ markiert) in der Übertragungsleitung erzeugt wird, mit * markiert·

Tabelle I

Sende-Code	1	1	1	1	0	0	0	0	1	1	1	0	1	0	0	1	0	0
Empfangs-Code	1	1	1	X 0	0	0	0	0	1	1	1	0	1	0	0	1	0	0
Sende-Schrittgröße 2	2	2	3	3	3	3	4	4	4	4	4	4	3	3	3	3	3
Empfangs-Schrittgröße2	2	2	2	2	2	3	3	3	3	3	3	3	2	2	2	2	* OJ

In Tabelle I ist angenommen, daß N1«4, N2»4 und L (eine Anzahl diskreter Stufengrößen) =»4 ist, und numerische Werte der Schrittgröße zeigen die Hummer der Schrittgröße. Das heißt, die Nummern 4, 3> 2, 1 entsprechen Schrittgrößenwerten 1, 1/2, 1/4, 1/8. Die Änderung der Schrittgrößen bestimmt die auf das Eingangssignal wirkenden Kompandierungseigenschaften·

Wenn, wie klar aus Tabelle I ersichtlich ist, einmal ein Fehler erzeugt worden ist, wird die Zeitdauer mangelnder Übereinstimmung zwischen Sendeschrittgröße und Empfangsschrittgröße verlängert, d.h. es wird mangelnder Gleichlauf erzeugt.

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Die vorliegende Erfindung umfaßt zusätzlich zum herkömmlichen Adeptionslogikgesetz folgendes Gesetz: "Wenn K^ Bits vom Zeitpunkt der Stufengrößenänderung abgezählt werden, teilt sich die Stufengröße um die Hälfte". Dabei bedeuten: K₁ « 4 χ 2 ^(L " *? + 1

2 : maximale Stufengröße

2^: verwendete Stufengröße (1<-£<L)

Tabelle II zeigt die Beziehung zwischen den Sende- und Empfangssignalen und den Sende- und Empfangs-Stufengrößen, wenn das Adaptionslogikgesetz auf die Erfindung angewendet wird. In Tabelle II ist außerdem die Stufengrößendiskrepanz zwischen dem Codierer- und dem Decodiereranschluß beim Auftreten eines Fehlers (mit χ markiert) auf der Übertragungsleitung mit Sternen gekennzeichnet. Wenn herkömmliches Gesetz und erfindungsgemaßes Gesetz gleichzeitig realisiert werden, sollte das herkömmliche Gesetz Priorität genießen.

Tabelle II

3ende-Code	1	Λ	1	1	0	0	0	0	1	1	1	0	1	0	0	1	0	0
				χ
Empfangs-Gode	1	Λ	1	0	0	0	0	0	1	Λ	1	0	Λ	0	0	1	0	0
Sende-Stufengröße	2	2	2	3	3	3	3	4	4	4	4	3	3	2	2	2	2	2
Eknpf angs-Stuf engröße	2	2	2	2	2	2	3				3	3	3	2	2	2	2	2

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In Tabelle II ist neben dem Adaptionslogikgesetz, für welches angenommen wird, daß N1=4- mid N2=4- ist, auch L=4- entsprechend dem in Gleichung (1) dargestellten Gesetz angewendet. Das bedeutet, wenn hinsichtlich Nr. 4· vier Bits gezählt werden, teilt sich die Stufengröße um die Hälfte; wenn hinsichtlich Hr· 4 acht Bits gezählt werden, teilt sich die Stufengröße des weiteren um die Hälfte$und wenn hinsichtlich Nr. 4 sechzehn Bits gezählt werden, teilt sich die Stufengröße nochmals um die Hälfte.

Bei Anwendung des obengenannten Adaptionslogikgesetzes kann die Diskrepanz (mit Sternen markiert)·zwischen Sende- und Bnpfangs-Stufengrößen gegenüber der in Tabelle I dargestellten Zeitdauer verkürzt werden.

Für den Fall, daß die Adaptionslogik verwirklicht wird, ist folgender Algorithmus vorzuziehen, und zwar vom Gesichtspunkt seiner Eigenschaften und seines Schaltungsaufbaus.

Nimmt man an, daß sich die Proportion der Stufengröße darstellt als 1 : a : a : ··...: a (wobei a eine positive ganze Zahl ist, L die Zahl der Quantisierungsstufengrößen), ergibt sich generell eine Adaptionslogik gemäß der folgenden Tabelle III.

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Tabelle III

A	Ή aufeinanderfolgende gleiche Signal-Bits ■	Multiplikation der Stufen größe mit a
B	M aufeinanderfolgende alternierende Signal-Bits ' ' . - - - .	Multiplikation der Stufen größe mit 1_ a
η	Wenn E^Bits vom Zeitpunkt der Stufengrößenänderung gezählt sind	Multiplikation der Stufen größe mit 1_ a

In Tabelle III ist E^ der Wert einer ganzen Zahl, und er ist durch den Wert der Stufengröße bestimmt* Das bedeutet, E1 ist der Wert einer ganzen Zahl entsprechend der Stufengrößen Hr.Ί (einer minimalen Stufengröße), E2 ist der Wert einer ganzen Zahl entsprechend der Stufengrößen Nr. 2 und genau so ist En (1^ η <L) der Wert einer ganzen Zahl entsprechend der Stufengrößenzahl n. -

Pur den Zweck einer generellen Vervdrklichung der Adaptionslogik ist es günstigv die Werte der Parameter L, N, M, a, En (1£ η <L) so zu bestimmen, wie sie in Tabelle IY dargestellt sind.

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- 12 Tabelle IY

Dir.	L	a	I	M	E4=16j	En (1< η <	L)	E7=8
1	6	CVJ	4	6	E4=24j	E2 = 32, E5 - 12,		E4=32 E8=8
2	7	2	4	6	El=«*»,	E2 = 48, E5 - 16,	E3=32 E6=12,	E4=48
3	8	2	4	6	El =*>,	E2 = 64, E6 = 16,	E3=48, E7=12,	E4=48
4	4	4	7	8	El=-*,	E2■- 96,	E3=64,
r	4	4	5	6	E2 = 96,	E3=64,

In Tabelle IV besteht der Unterschied zwischen Nr. 1, 2 und 3 lediglich darin, daß die Zahlen der Adaptionsstufengröße 6, 7 bzw. 8 sind. Es wird a=2 gewählt, weil dann die Wirkung der Adaptionslogik verstärkt sichtbar, der Schaltungsaufbau vereinfacht und die Stabilität des Systems verbessert wird. Was die Werte von Ή und M betrifft, so werden beide generell so gewählt, daß sie entweder gleich sind oder zueinander eine Differenz von 1 aufweisen. Häufig wird im Pail der vorliegenden Erfindung eine kleine Stufengröße verwendet. Deshalb ist es vorzuziehen, einen Wert von IT zu wählen, der geringfügig größer als derjenige von M ist. Wenn der Wert von En groß ist, ist eine lange Zeitdauer für das Eorrigieren der Adaptionsabweichung oder mangelnden Adaptionsübereinstimmung erforderlich, Jedoch ist die Adaptionseigenschaft ersichtlich besser. Wenn jedoch der Wert von En klein ist, kann die Adaptionsabweichung leicht korrigiert werden, allerdings ist die

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Adaptionseigenschaft weniger gut. Deshalb sollten "bei der Wahl des Wertes En obige "umstände in Betracht gezogen werden. Werte von En, die in den Nummern 1 bis 3 in Tabelle IV dargestellt sind, sind so gewählt, daßv sie den oben erwähnten Erfordernissen genügen. Außerdem können diese Werte von En leicht und unter Verwendung eines binären Zählers realisiert werden.

Pur die Nummern 4 und 5 in Tabelle IV ist das Verhältnis (a) zwischen Stufengrößen zu 4 gewählt, um die Zahl der Adaptionsstufengrößen (L=4) zu verringern und den Dynamikbereich zu erhöhen, um so eine ökonomische Adaptionslogikschaltung zu verwirklichen. In diesem Fall sollten die Werte von N und M mit Vorsicht ausgewählt werden, um irgendeine Instabilität in der Adaptionslogikschaltung zu verhindern. Tatsächlich sollte N^a Mga. sein, und wenn N=a, sollte für M eine ungerade Zahl gewählt werden, um die Adaptionslogikschaltung in stabilem Zustand zu halten. Deshalb sind für Nr. 4 in Tabelle IV die Werte N=7, M=8 und für Nr. 5 in Tabelle IV die Werte N=5, M*= 6 gewählt, um obigen Bedingungen zu genügen. Die Begründung dafür, daß die Werte von En für die Nummern 4 und 5 in Tabelle IV beträchtlich größer als diejenigen Werte von En für die Nummern 1 bis 3 in Tabelle IV sind, ist in dem folgenden erläutert. Da ⁿa" einen großen Wert hat (a«4), wird die effektive Funktion von C in Tabelle IV erheblich, und die Adaptionseigenschaft beeinträchtigt. Des-

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halb ist es notwendig, daß die Punktion von C in Tabelle IV verringert wird.

Pig. 2 stellt ein Blockdiagramm einer Ausführungsform gemäß der vorliegenden, oben erläuterten Erfindung dar. Während in Pig. 2 das analoge Eingangssignal 1, der Komparator 2 und die Integratorschaltung 4 wie in Pig. 1 dargestellt, vorgesehen sind, wird das deltamodulierte Ausgangssignal des Komparators 2 über eine Verzögerungsschaltung 22 und eine Exklusiv-ODER-Torschaltung 23 in eine Adaptionslogikschaltung 6 und gleichzeitig über einen integrierenden Stufengenerator 32, der dem Verbindungspunkt 3 in Pig« 1 entspricht, auf eine Integratorschaltung 4 gegeben.

Die erfindungsgemäße Adaptionslogikschaltung 6 verwendet vier Zähler. Dabei zählt ein 3-Bit-Zähler 24 die Bitfolge des Bitmusters 1111..., oder 000 eines Signals des Deltamodulationsausgangs. Ein 3-Bit-Zähler 29 zählt die Bitfolge des Bitmusters 1010 ... oder 0101 ..·, und ein 8-Bit-Zähler 30 zählt unabhängig vom Ausgangssignal die Taktimpulse vom Zeitpunkt ab, zu dem sich die Quantisierungsstufengröße ändert. Diese drei Zähler sind bezüglich des Ausgangs der Exklusiv-ODER-Torschaltung 23 und des Ausgangs des Abtasttaktes 21 über UND-Torschaltungen 45, 47 bzw. 46 parallel verbunden. Wenn Zahler 24 im Betrieb ist, wird Zähler 29 durch einen Inverter 34 gesperrt, während der Zähler 30 die kombinierte Bitfolge

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im Zähler 24 und im Zähler 29 über eine ODER-Tor schaltung 41 zählt»

Ein 3-Bit-Aufwärts/Abwärts-Zähler 26 bestimmt die Quantisierungsstufengröße.

Eine Schwellenwertsehaltung 25 stellt die Zeit fest, zu welcher der Zähler 24 den Wert 4 erreicht und der Aufwärts/ Abwärts-Zähler 26 über eine UND-Torschaltung 37 aufwärts zählt, um die Stufengröße um eine Stufe zu erhöhen, während eine Schwellenwertschaltung 28 den Zeitpunkt feststellt, zu dem der Zähler 29 den Wert 5 erreicht und der Abwärts/ Aufwärts-Zähler 26 über eine ODER-Torschaltung 29 und eine UND-Torschaltung 38 abwärts zählt, um in der Stufengröße um eine Stufe niedriger zu werden. Außerdem wird den UND-Tor schaltungen 37» 38 vom Abtasttakt 21 ein Taktimpuls zugeführt. Wenn der Wert des Zählers 26 in die Logikschaltung 27 eingegeben und der der maximalen Stufengröße entsprechende Pegel durch die Logikschaltung 27 festgestellt wird, wird der Zähler 26 über einen Inverter 43 und die UND-Torschaltung 37 am. Aufwärtszählen gehindert, während für den Fall, daß durch die Logikschaltung 27 der der minimalen Stufengröße entsprechende Pegel festgestellt wird, der Zähler 26 über einen Inverter 44 und eine UND-Torschaltung 36 am Abwärtszählen gehindert wird. Für den Fall, daß der Wert des Zählers 26 keiner Stufengröße entspricht, wird dieser Zähler zurückgesetzt.

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■ Der Wert des Zählers 26 wird durch eine Logikschaltung 31 abgelesen, und die zu jedem Zeitpunkt verwendete Stufengröße wird festgestellt. Der Schwellenwertpegel wird entsprechend der Stufengröße bestimmt, und wenn der Wert des Zählers 30 dem Schwellenwertpegel gleich ist, zählt der Zähler 26 über die ODER-Torschaltung 39 und die IMD-Torschaltung 38 herab, um die Stufengröße um eine Stufe zu verringern. Um bei der vorliegenden Erfindung eine Priorität für das Aufwärtszählen des Zählers 26 zu geben, das durch das Ausgangssignal der Schwellenwertschaltung 25 bewirkt wird, ist zwischen dem Ausgang der Schwellenwertschaltung 25 und der UND-Torschaltung 38 ein Inverter 36 vorgesehen, um das Abwärtszählen des Zählers 26 zu unterbinden, so daß der Zähler 26 aufwärts zählt, wenn sowohl der Ausgang der Schwellenwertschaltung 25 als auch der Ausgang der Logikschaltung ?1^B wird. Das Ausgangssignal der logischen Schaltung 31 und das Ausgangssignal der Schwellenwertschaltung 28 werden auf eine ODER-Torschaltung 39 gegeben. Deshalb zählt der Zähler 26 abwärts, wenn der Wert "1" wenigstens entweder von der Logikschaltung 31 oder der Schwellenwertschaltung 28 auf die ODER-Torschaltung 39 gegeben wird, und der Ausgang der Schwellenwertschaltung 25 "O" ist·

Der Zähler 24 wird zurückgestellt, wenn zwei aufeinanderfolgende Bits des durch die ODER-Torschaltung 35 gelangenden

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deltaniodulierten Ausgangssignals unterschiedlicher Art sind, öder wenn die Stufengröße um einen Wert erhöht wird. Gleichermaßen wird der Zähler 29 zurückgestellt, wenn zwei aufeinanderfolgende Bits des durch die ODER-Schaltung 40 gelangenden deltamodulierten Ausgangssignals gleicher Art sind, oder wenn · die Stufengröße um eine Stufe verringert wird. Der Zähler 30 wird zurückgestellt, wenn über eine ODER-Torschaltung 42 eine Änderung bezüglich der Stufengröße bewirkt wird. Der Wert des Zählers 26 wird vom integrierenden Stufengenerator 32 gelesen, in welchem die Wellenform einer korrekten Stufe erzeugt und auf eine Integratorschaltung 43 gegeben wird, nachdem ihr eine positive oder negative Polarität entsprechend dem deltamodulierten Signalausgang gegeben worden ist. Das Ausgangssignal der Integratorschaltung 41 wird mit dem analogen Eingangssignal 1 im Komparator 1 verglichen. In der Verzögerungsschaltung 22 wird das deltamodulierte Signal um eine Abtastzeit verzögert, und die Exklusiv-ODER-Torschaltung 23 liefert die Eingangssignale der Adaptionslogikschaltung, in_wdem sie den Code "1" abgibt, wenn die aufeinanderfolgenden beiden Bits gleicher Art sind, und den Code ¹¹O", wenn die aufeinanderfolgenden zwei Bits unterschiedlicher Art sind.

Als nächstes werden die Schaltungen der einzelnen Abschnitte des Blockdiagramms der Fig· 2 im einzelnen erläutert. Fig.

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zeigt die 3-Bit-Zähler 24 und 29, die drei JK Flip-Flops 51, 52 und 53 aufweisen. Der auf einen Eingangsanschluß CL gegebene Taktimpuls wird dem Anschluß Cl des JK-H¹Up-E¹Iop 51 zugeführt, und das Ausgangssignal des Anschlusses Q eines jeden JK-Flip-Flop wird auf die Ausgangsanschlüsse 01 bis 03 geführt. Fig. 3B zeigt die Schwellenwertschaltung 25, die zwei Inverter 54·, ^3 aufweist, und eine UND-Torschaltung 56, welche das Ausgangssignal "1" abgibt, wenn der Ausgang des Zählers 24·, der auf Eingangs anschlüsse 11, 12 und 13 der Schwellenwertschaltung 25 geführt wird, "4" erreicht. Fig. 30 zeigt die Schwellenwertschaltung 28, die einen Inverter 57 und eine UND-Torschaltung 58 aufweist, und diese UND-Torschaltung 58 gibt ein Ausgangssignal "1" ab, wenn der auf die Eingangsanschlüsse 11, 12 bzw. 13 geführte Ausgang des Zählers 29 den Eingangswert "5" erreicht. Fig. 3D zeigt den 8-Bit-Zähler, der gleich aufgebaut ist, wie der in Fig. 3A dargestellte 3-Bit-Zähler, mit der Ausnahme, daß er acht JK-Flip-rFlops 59 bis 66 enthält. Fig. 3E stellt den Aufwärts/Abwärts-Zähler 26 dar, der JK-Flip-Flops 73 bis 75, und Torsehaltungen 77, 78, 80, 81 und ODER-Torschaltungen 76, 79, 82 aufweist. Wenn das Eingangssignal dieses Zählers 26 von einem Eingangsanschluß Cu kommt, wird die Stufengröße erhöht, während diese verringert wird, wenn das Eingangssignal von einem Eingangsanschluß Cd kommt. Fig. 3Ϊ¹ zeigt die Logikschaltung 27»

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die Inverter 68 bis 70 und UND-Tors chaltmgen 71 und 72 aufweist. Die Logikschaltung 27 empfängt an ihren Eingangsanschlüssen 11, 12, 13 das Ausgangssignal des Aufwärts/ Abwärts-Zählers 26.und gibt über die UND-Torschaltung 72 das Ausgangssignal "1" ab, wenn ein Wert entsprechend der maximalen Stufengröße festgestellt wird, während sie über die UND-Torschaltung 71 das Ausgangssignal "1" abgibt, wenn ein Wert entsprechend der minimalen Stufengröße festgestellt wird. Fig. 3G stellt die Logikschaltung 31 dar, die EingangsanSchlüsse 11 bis 18, einen Decodierer 83» und Torschaltungen 84 bis 89 und eine ODER-Torschaltung 90 aufweist. Die Schaltung des Decodierers 83 wird später in Fig. 31 erläutert. In der Logikschaltung 31 wird der Wert des Aufwärts/Abwärts-Zählers 26 mittels eines Decodierers zur Feststellung des StufengrÖßenwertes gelesen. Darauf wird der dieser Stufengröße entsprechende Schwellenwertpegel durch den Ausgang des Decodierers 83 - die Ausgänge des 8-Bit-Zählers 30 werden auf die Eingangsanschlüsse 11 bis 18 geführt - und die UND-Torschaltungen 84· bis 89 bestimmt und von einem AusgangsanSchluß 01 über eine ODER-Torschaltung 90 abgegeben. Fig. 3H stellt den integrierenden Stufengenerator 32 dar, der Eingangsanschlüsse 11 bis 13 für den Empfang des Ausgangssignal's des Aufwärts/Abwärts-Zählers, einen Decodierer 91» einen DA-Wandler 92, einen Inverter 93» Schalter 94» 95 und einen Differentialverstärker 96 einschließlich zweier Widerstände R aufweist. Das Eingangs-

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signal auf den Eingangsanschlussen 11.bis 13 wird durch den Decodierer 91 decodiert und mittels eines bekannten DA-Wandlers 92 in einen Analogwert umgewandelt. Darauf wird diesem durch die über einen Eingangsanschluß 14 vom Komparator 2 empfangene Steuerspannung entweder eine positive oder eine negative Polarität gegeben, um anschließend auf die Integratorschaltung geführt zu werden. Pig. 31 zeigt die Decodierer 83 und 91» die Inverter 101 bis 103 und UED-Torschaltungen 104 bis 111 aufweisen und zum Lesen des 3-Bit-Eingangssignals verwendet werden, um einen Stufengroßenwert zu erhalten.

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Claims (5)

PATENTANWÄLTE BLUMBACH, WESER, E-EROENAKRAMiR, β LUNCHEN βθ, FLOSSMANNSTR. 1 β - 21 Patentansprüche

1. Adaptives Deltamodulationssystem, das mehrere vorausgehende Bits eines Ausgangssignals einer adaptiven Deltamodulation prüft und eine Quantisierungsstufengröße dieses Ausgangssignals sprungartig ändert, um dieses zu kompandieren, gekennzeichnet durch eine Detektoreinrichtung zum Feststellen mehrerer vorausgehender Bits des Ausgangssignals der adaptiven Deltamodulation und zum Ändern der Stufengröße des Ausgangssignals, und eine Zähleinrichtung zum Zählen der Ausgangsbits der adaptiven Deltamodulation vom Zeitpunkt der Stufengrößenänderung ab, und zwar unabhängig davon, ob das Ausgangssignal ¹¹O" oder "1" ist, und zum Verändern der Stufengröße, unabhängig oder abhängig von der Detektoreinrichtung, wenn der Zählstand einen Wert erreicht, der entsprechend der momentanen Quantisierungsstufengröße vorausbestimmt ist, um so die mangelnde Übereinstimmung zu korrigieren, die in einer Adaptionslogikschaltung zwischen einem Codierer - und einem Decodiereranschluß erzeugt wird.

2. Adaptives Deltamodulationssystem nach Anspruch 1, dadurch gekennzeichnet, daß ein Komparator mit einem ersten Eingangsanschluß für den Empfang eines analogen Eingangssignals, eine das Aus-

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gangssignal des !Comparators empfangende Adaptionslogikschaltung und eine Integratorschaltung vorgesehen ist, welche die Ausgangssignale des Komparators und der Adaptionslogikschaltung empfängt und ihr Ausgangssignal auf einen zweiten Eingangsanschluß des Komparators gibt, und daß die Adaptionslogikschaltung aufweist:

a) einen mit dem Komparatorausgang verbundenen ersten Zähler, der die Anzahl aufeinanderfolgender identischer Signalbits innerhalb einer Folge adaptiver Delamodulationsbits zählt;

b) einen zweiten Zähler, der mit dem Ausgang des Komparators verbunden ist und die Anzahl aufeinanderfolgender alternierender Signalbits innerhalb einer Folge adaptiver Deltamodulationsbits zählt;

c) einen Aufwärts/Abwärts-Zähler, der entsprechend dem Ausgangssignal des ersten Zählers aufwärts und entsprechend dem Ausgangssignal des zweiten Zählers abwärts zählt;

d) eine erste Logikschaltung, die das Ausgangssignal des Aufwärts/Abwärts-Zählers empfängt und ein Aufwärtszählen dieses Aufwärts/Abwärts-Zählers unterbindet, wenn sie einen Wert feststellt, der dem maximalen Stufenwert dieses Aufwärts/Abwärts-Zählers entspricht, und die ein Abwärtszählen dieses Aufwärts/ Abwärts-Zählers unterbindet, wenn sie einen Wert

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feststellt, der dem minimalen Stufenwert dieses Aufwärts/Abwärts-Zählers entspricht;

e) eine zweite Logikschaltung, die den Wert des Aufwärts/ Abwärt s zähl eic s liest, die jeweils verwendete Stufengröße feststellt .und den Schwellenwert entsprechend dieser Stufengröße "bestimmt;

f) einen dritten Zähler, der das Ausgangssignal der zweiten Logikschältung empfängt, Takte vom Zeitpunkt der Stufengrößenänderung abzählt und"den Aufwärts/ Abwärts - Zähler um eine Stufengröße herabsetzt, wenn der gezählte Wert den durch die zweite Logikschaltung bestimmten^chwellenwert erreicht; ·

g) einen integrierenden Stufengenerator, der den Wert des Aufwärts/Abwärts - Zählers liest, diesen Wert in eine analoge Wellenform umwandelt und dieses analoge Signal auf die Integratorschaltung führt, nachdem die Polarität dieses analogen Signals unter Verwendung des Ausgangssignals des Komparators bestimmt ist.

3) Adaptives Deltamodulationsystem nach Anspruch 2, dadurch ,gekennzeichnet, daß die Adaptionslogikschaltung aufweist:

a) eine erste Schwellenwertschaltung, die zwischen den ersten Zähler und den Aufwärts/Abwärts-Zähler geschaltet ist und den Zeitpunkt feststellt, zu welchem das Ausgangssignäl des erster Zählers einen vorausbestimmten Wert erreicht, und

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b) eine zweite Schwellenwertschaltung, die zwischen den zweiten Zähler und den Aufwärts/Abwärts-Zähler geschaltet ist und den Zeitpunkt feststellt, zu welchem das Ausgangssignal des zweiten Zählers einen vorausbestimmten Wert erreicht.

4) Adaptives Deltamodulationssystem nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sie aufweist:

a) eine Verzögerungsschaltung, die an den Ausgang des Komparators angeschlossen ist, um die Bits der adaptiven Modulation um die einer Abtastperiode entsprechende Zeit zu verzögern, und eine

b) EXCLUSIV- oder Torschaltung, die an den Ausgang der Verzögerungsschaltung angeschlossen ist, und die eine "lⁿ an die Adapationslogikschaltung abgibt, wenn zwei gleichartige Bits aufeinanderfolgen, und eine "0", wenn zwei verschiedenartige Bits aufeinanderfolgen.

5) Adaptives Delatemodulationssystem nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Adaptionslogikschaltung einen Inverter aufweist, der zwischen dem Ausgang der ersten Schwellenwertschaltung und dem Aufwärts/Abwärts-Zähler vorgesehen ist, sodaß der Aufwärts/Abwärts-Zähler aufwärtszählt, wenn das Ausgangssignal dieser ersten Schwellenwertschaltung und das Ausgangssignal der zweiten Logxkschaltung gleichzeitig "1" wird.

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