DE2450528C3 - Einrichtung zur Anpassung von Taktsignalen Informationssignale auf Übertragungsleitungen mit unterschiedlichen Laufzeitverhältnissen - Google Patents

Description

Die vorliegende Erfindung betrifft eine Einrichtung zur Anpassung von Taktsignalen an Informationssignale auf Übertragungsleitungen mit unterschiedlichen Laufzeitverhältnissen nach dem Oberbegriff des Anspruchs 1.

In Datenverarbeitungsanlagen, die mit hohen Geschwindigkeiten arbeiten, bildet die Verteilung von Takt- oder Zeitgeberimpulsen zur Ablaufsteuerung ein Problem. Vorgegebene Takt- bzw. Zeitgeberimpulse müssen von der Schaltung, die diese Impulse erzeugt, mittels Leitungen an die verschiedenen Funktionseinheiten der Anlage verteilt werden. Diese Leitungen sowie im Übertragungsweg liegende Torschaltungen etc. bewirken für die Taktsignale unterschiedliche Verzögerungen. Ein Parameter, der die Verzögerung bzw. Laufzeit beeinflußt, ist z. B. die Länge der Leitung.

Um die unerwünschten Verschiebungen oder Phasenunterschiede in den Zeitgebersignalen zu vermeiden, hat man abgestimmte Übertragungsleitungen vorgesehen. Hierbei werden durch geeignete Schaltungsmaßnahmen die Taktsignale in den kürzeren Leitungen soweit verzögert, daß sie schließlich bei der Benützung mit den Taktsignalen, die durch die längsten Leitungen übertragen werden, phasengleich sind. Die Abstimmung einer großen Zahl von Übertragungsleitungen ist ein zeitraubender Vorgang. Außerdem sind die zusätzlichen passiven Abstimmelemente ungünstig bei der Großintegration von Schaltungen (LSI), bei der überdies die zur Abstimmung erforderlichen Meßpunkte kaum noch zugänglich sind. Die Schwierigkeiten, die sich aus Laufzeitverzögerungen ergeben, denen Signalübertragungsleitungen unterworfen sind, sind sehr deutlich in dem Buch von Speiser, »Digitale Rechenanlagen«, Springer-Verlag, Berlin 1967, Seiten 24 und 25 beschrieben.

Die dort erläuterte Lösung bedient sich bestimmter Zwischenspeicher (Flipflops), in denen die Signale kurzzeitig liegen bleiben können. Eine Einschränkung der Anwendbarkeit dieses Verfahrens ist darin zu sehen, daß die zwischen den Zwischenspeichern entstehende

so Verzögerung weniger als τ betragen muß, wenn τ das Intervall zwischen zwei Taktimpulsen ist.

Da diese Zwischenspeicher in der Schaltungsstruktur der verwendeten Datenverarbeitungsanlage fest verdrahtet sind, ist ihre Verwendung auf flexible, d. h. auch nachträglich noch veränderbare und auch vor- oder umprogrammierbare Weise nicht möglich, was negative Auswirkungen auf Lagerhaltung und konstruktionsbedingte Anpassung bei Datenverarbeitungsanlagen mit modularem Aufbau, bei denen Module entfernt oder

w) hinzugefügt werden können, hat. Weiter von Nachteil ist auch die mühevolle Einstellung der Anpassung im Felde, wenn eine Vielzahl von passiven Bauelementen einzustellen ist, um unterschiedliche Kabellängen und Maschinenausrüstungen einer Kundeninstallation aus-

hi ungleichen.

Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung für die Verteilung von Taktgebersignalen zu schaffen, die eine einfache Anpassung an vorliegende

Verhältnisse erlaubt und deren Verteilschema durch gespeicherte und damit änderbare Daten festgelegt werden kann, und die eine Auswahl aus und Kombination von verschiedenen Eingangssignalen erlaubt.

Gelöst wird diese Aufgabe durch die im Hauptanspruch angegebenen Merkmale.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen des Gegenstandes der Erfindung sind Gen Unteransprfxhen zu entnehmen.

Die Einrichtung zur Anpassung von Takt- an Informationssignale auf Übertragungsleitungen nach der Erfindung gestattet in sehr vorteilhafter Weise die programmierbare Verteilung von Zeitsteuersignalen, insbesondere in Datenverarbeitungsanlagen. Sie ist an ιϊ nahezu alle Betriebs- und Konstruktionsgegebenheiten, die sich aus Belastung- und Raumverhältnissen ergeben, anpaßbar. Sie kann ferner dazu verwendet werden, die in einer Datenverarbeitungsanlage erforderlichen Signalfolgen für das Hochfahren der Signalverhältnisse im Einschaltfall bereitzustellen. Außerdem ist sie geeignet, durch Kombination der Eingangssignale, Impulse vorgegebener Länge zu erzeugen.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen beschrieben. Es zeigt:

F i g. 1 ein Blockschaltbild der beschriebenen Einrichtung;

F i g. 2 die zur Steuerung der in F i g. 1 gezeigten Einrichtung verwendeten Signale;

Fig.3 Schaltungseinzelheiten eines Ausschnitts dsr to in F i g. 1 gezeigten Matrixanordnung;

F i g. 4 genauere Einzelheiten eines Speicherelementes und eines Koordinatenschalters sowie der Spaltenausgangspuffer der in F i g. 1 gezeigten Matrixanordnung; r>

F i g. 5 ein Blockschaltbild der Adressiereinrichtung der in F i g. 1 dargestellten Einrichtung;

F i g. 6 Schaltungseinzelheiten eines der in F i g. 5 gezeigten Wortdecodierer WD; und

F i g. 7 Schaltungseinzelheiten eines der in F i g. 5 gezeigten Bitdecodierer BD.

In F i g. 1 und F i g. 3 ist das Kernstück der Einrichtung dargestellt: Eine Matrixanordnung 10 von Koordinatenschaltern 12 mit zwölf Zeilen und vierzehn Spalten (12 χ 14-Matrix). Jedem Koordinatenschalter 12 4> ist eine Speicherzelle 14 zugeordnet. Jede Speicherzelle 14 kann entsprechend ihrem jeweiligen Inhalt den zugeordneten Koordinatenschalter 12 steuern. Die Funktion der Matrixanordnung 10 ist am besten aus Fig.3 ersichtlich, in der die Koordinatenschalter 12 funktionell als je zwei separate UND-Glieder 16 und 18 gezeigt sind. Jedes der beiden UND-Glieder 16 und 18 wird von der zugehörigen Speicherzelle 14 (SP.Z.) gesteuert. Die Eingabe-Taktsignale werden an die Eingänge Xa und Xa' der einzelnen UND-Glieder 16 und 18 angelegt, und werden von diesen je nach dem Inhalt der betreffenden Speicherzelle 14 entweder durchgelassen oder gesperrt.

Wenn die Speicherzelle eine »1« enthält und z.B. Xa= 1 ist (also Xa' = 0), dann gibt das obere UND-Glied ω 16 an seinem Ausgang eine >;. ,> ab, weil an seinen beiden Eingängen eine »1« vorliegt. Der Positiv- oder Aktivausgang 20 des Koordinatenschalters ist mit der Ka-Ausgangsleitung 22 verbunden. Gleichzeitig gelangen das »!«-Signal von der Speicherzelle 14 und das t>^r> »0«-Signal von der Leitung Xa' an das andere UND-Glied 18, das eine »0« auf dem Komplementausgang 24 abgibt.

Die Ausgänge aller zu je einer Spalte gehörenden Koordinatenschalter-UN'D-Glieder sind mit der Ya-Leitung 22 bzw. der Ya'-Lehung 26 der betreffenden Spalte im Vielfach verbunden. Die Ausgabe-Taktsignale a und 3' werden von den betreffenden Leitungen 22 (Ya) und 26 (Ya') abgenommen. Da es sich um eine 12 χ 14-Matrixanordnung handelt, müssen mit jeder Ka-Leitung 22 und jeder Va'-Leitung 26 je zwölf Koordinatenschalterausgangsleitungen 20 bzw. 24 im Vielfach verbunden werden. Die Matrixanordnung 10 hat vierzehn Spalten 22,26, deren jeder zwölf Paare von Eingabe-Taktsignalen auf den Leitungen Xa, Xa' zugeführt werden.

In die Speicherzellen 14 der Matrixanordnung 10 kann mit Hilfe eines Wortdecodiertreibers 28, eines Bitdecodiertreibers 30 und eines als Schieberegister ausgebildeten Adreßregisters 32 eingeschrieben werden. Adressen werden mit Hilfe der Schiebetaktsignale 1 und 2 in das Schieberegister 32 eingeschoben. Eine Adresse wird in Parallelform aus dem Schieberegister entnommen; die ersten vier Bits der Adresse gehen an den Wortdecodiertreiber 28, und die letzten vier Bits gehen an den Bitdecodiertreiber 30^

Zwölf Leitungspaare XA und XA bilden den Ausgang des Wortdecodiertreibers 28. Diese Signale werden der Matrixanordnung 10 zugeführt zur Bestimmung der Zeile einer ausgewählten Speicherzelle 14. Der Bitdecodiertreiber 30 erzeugt zwölf Ausgangssignale auf den Leitungen YA, mit denen diejenige Spalte in der Matrixanordnung 10 ausgewählt wird, welche der vorliegenden Adresse entspricht. Die Speicherzelle 14 und der Koordinatenschalter 12, welche am Schnittpunkt der ausgewählten Zeile und Spalte liegen, entsprechen der vorliegenden Speicheradresse.

Die Eingabe-Taktsignalpaare a und a' werden der Takt-Treiberschaltung 34 zugeführt, und von deren Ausgängen gelangen die Taktimpulspaare auf den Leitungen Xa, Xa' zu den Koordinatenschaltern. Derjenige Schalter, dessen zugehörige Speicherzelle 14 eine »1« enthält, ist geschlossen; die Taktimpulse durchlaufen diesen Schalter und erscheinen am Ausgang als positives Taktsignal a und als komplementäres Taktsignal a'.

Aus dem oben Gesagten ist ersichtlich, daß immer jeweils nur eine Bitstelle adressiert bzw. nur ein Bit eingeschrieben wird. Für ein vollständiges Verteilungsmuster sind also 168 Schreiboperationen erforderlich. Sobald eine Adresse in das Schieberegister 32 eingegeben ist, erscheint ein Impuls auf der Schreibfreigabeleitung, und die einzuschreibenden Daten werden durch den Wortdecodierer 28 und den Bitdecodierer 30 eingegeben. Jede Adresse besteht aus acht Bits; zur Bitzeit 8 wird das Schieberegister also voll, und dann erscheint der Impuls auf der Schreibfreigabeleitung. In diesem Zeitpunkt findet die Adressierung in der Matrixanordnung statt, und es wird eine »1« oder eine »0« eingeschrieben entsprechend dem auf der vorliegenden Signal (»1« oder »0«). Die Zeit, welche benötigt wird, um einen Bitwert in d'e Matrixanordnung einzugeben, beträgt 9 T, wobei Tgleich der Periode des Schiebetaktes ist (s. F i g. 2). Um alle 168 Bitwerte in die Matrixanordnung einzugeben, wird also ein Zeitraum von 1512 Γ benötigt. Wenn in einer Speicherzelle 14 eine »1« steht, so bedeutet dies, daß der zugeordnete Koordinatenschalter geschlossen ist, wodurch eine Verbindung zwischen einem Takteingang und einem Taktausgang hergestellt ist. Andererseits bedeutet eine gespeicherte »0«, daß der Koordinatenschalter geöffnet

und damit die Verbindung unterbrochen ist.

Wenn das Verteilungsmuster eingeschrieben ist, können die Taktsignale a, a' mittels der Koordinatenschalter 12 einfach dadurch verteilt werden, daß das Signal auf der Taktfreigabeleitung aktiviert wird, während alle übrigen Steuerleitungen deaktiviert werden. Während der Einschreibeperiode (Taktfreigabesignal inaktiv) erscheint an allen Taktausgängen das Signal für »0« unabhängig vom Zustand der Taktsignaleingänge. Mit anderen Worten: bei einer Schreiboperation werden die Ausgänge nicht beeinflußt. Während der Leseperiode, d. h. wenn das Taktfreigabesignal aktiv und das Schreibfreigabesignal inaktiv ist, werden die Werte an den Ausgängen durch die Werte an den Takteingängen beeinflußt. Die Adresse im Schieberegister 32 hat keinen Einfluß auf das Verteilungsmuster in der Matrixanordnung und somit auch keinen Einfluß auf die Taktausgabe. Wenn die Einrichtung nur zum Verteilen benützt wird, wird in jeder Spalte nur eine einzige »1« gespeichert. Die übrigen gespeicherten Bits sind dann alle »0«. Wenn Taktimpulse unterschiedlicher Dauer benötigt werden, so kann man dies dadurch erreichen, daß man mehr als nur eine »1« pro Spalte speichert. Da zwischen einer Spalte und allen Eingängen eine »ODER«-Verknüpfung besteht (Vielfachverbindung), können Impulse unterschiedlicher Dauer dadurch erreicht werden, daß man unterschiedliche Eingabetaktsignale verwendet. Die Dauer der Ausgangsimpulse hängt dann von der Dauer und vom Abstand der Eingabe-Taktimpulse ab.

Schaltungseinzelheiten eines Koordinatenpunktes der Matrixanordnung sind in Fig. 4 gezeigt. Die Transistoren 71, 72, 73 und 74 mit den Kollektor Kollektorwiderständen RX und R 2 bilden eine Speicherzelle 14. Der Ausgang der Speicherzelle 14 ist mit einem Koordinatenschalter 16,18 verbunden, das als Paar von UND-Gliedern wirkt, wie es in F i g. 3 gezeigt ist. Der Koordinatenschalter besteht aus zwei Teilen: den Eingabegliedern 16 und 18 und den Ausgabepuffern 40 und 41. Die Eir.gabeglieder bestehen aus den Transistoren 75 und 76 und de η Widerständen R 3 und R 4. Jeder Ausgabepuffer bests ht aus den Transistoren 77, 78 und 79 sowie den Widerständen R5, R6, R7 und RS. Die aus einer Speicherz alle 14 und einem Paar UND-Gliedern 16 und 18 gebildete Einheit wird als Matrixzelle bezeichnet mit 72 EIN (71 AUS) = binär »1« und mit 72 AUS (71 EIN) = binär »0«. Um Daten in eine Speicherzelle einzugeben, wird die Leitung YA erregt, und komplementäre Signale werden auf die Leitungen XA und XA gegeben. Eine· binäre »1« wird gespeichert wenn XA erregt und XA im Ruhezustand ist. Wenn dagegen XA im Ruhezustand und XÄ erregt ist, wird eine binäre »0« gespeichert.

Wenn die Speicherzelle eine binäre »0« enthält bleiben die Ausgangs-Taktsignale a und ä immer passiv (im Ruhezustand) und werden nicht von den Eingängen Xa und Xa¹ beeinflußt Die Ausgangs-Taktsignale entsprechen dagegen den Eingangssignalen, wenn eine binäre »1« gespeichert ist

Einzelheiten der Speicherzelle sind in F i g. 4 dargestellt Wenn die Speicherzelle eine binäre »0« enthält ist 72 im AUS-Zustand (71 im EIN-Zustand), und sein Kollektor ist auf dem oberen Potential. Dadurch ist 75 im AUS-Zustand unabhängig davon, ob sich 76 im AUS- oder EIN-Zustand befindet Da 75 im AUS-Zustand ist ist die Basis von 78 auf dem oberen Potential; damit ist 78 im AUS-Zustand, so daß der Ausgang des Emitter-Folgers 79, d. h. das Ausgangssignal a, auf dem unteren Pegelwert ist.

Wenn 72 im EIN-Zustand und 71 im AUS-Zustan ist, was die Bedingungen für eine gespeicherte »1« sine ist der Kollektor von 72 auf niedrigem Potentia

·') demzufolge ist 75 entweder im EIN- oder AUS-Zu stand je nachdem, in welchem Zustand sich 76 befindet Wenn das Signal Xa auf dem oberen Pegelwert ist, wa die Eingabe einer »1« bedeutet, dann ist 76 in AUS-Zustand. Demzufolge ist die Basis von 75 auf den

i'< oberen Potential und 75 ist im EIN-Zustand. De Kollektor von 75 ist dabei auf niederem Potentia dadurch auch die Basis von 78, wodurch 78 in AUS-Zustand ist. Folglich ist der Kollektor von 78 um damit auch die Basis von 79 auf dem oberen Potential also ist 79 im EIN-Zustand. Das Ausgabe-Taktsigna wird vom Emitter von 79 abgenommen; es ist auf den oberen Wert, wenn 79 im EIN-Zustand ist. Diest Tatsachen gelten sowohl für die Schaltung 16 an Xa-Eingang als auch für die Schaltung 18 an

-" Xa'-Eingang. Ergebnis: wenn eine Speicherzelle in »1«-Zustand ist, entsprechen die betreffenden Ausgabe Taktsignale a und a' den zur betreffenden Zeili gehörenden Eingabesignalen Xa bzw. Xa'.

Der Transistor 77 dient dazu, die Kollektorspannunj

2i von 75 zu begrenzen, um 75 außerhalb der Sättigunj zu halten. Dadurch wird eine wesentliche Verbesserun; bezüglich der Verzögerung, welche durch die Vielfach schaltung der Transistoren 75 beeinflußt wird, erziel Bekanntlich sind elf andere 75-Kollektoren von el

i<i anderen Zellen der Anordnung an den Spaitenleitungei 22 bzw. 26 im Vielfach angeschlossen, was eine ODER-Funktion entspricht, und mit den betreffendet Ausgabepuffern 40 bzw. 41 verbunden.

Die Adressiereinrichtungen für die Speicherzellen 1

)5 der Matrixanordnung sind in F i g. 5 als Blockschaltbik gezeigt. Die verschiedenen Funktionen, welche di Blöcke in F i g. 5 ausführen, können durch zahlreich! bekannte Schaltungen verwirklicht werden.

Die Wortcodierer WDo... WDw der Adressierein

<*o richtungen besteht aus in Serie verbundenen Strom schaltern (F i g. 6). Wie aus den F i g. 5 und 6 ersichtlicl ist, werden von der Dateneingabeleitung über dei Dateneingabetreiber D1 und Leitung 42 die zwöl oberen Stromschaltereingänge (Basis von 716) beauf

^5 schlagt. Wenn bei einem, nämlich dem gewählten Wortcodierer alle vier von den Schieberegisterpuffen B kommenden Adreß-Signale auf dem unteren Pegel wert sind, dann bewirkt die aus den Transistoren 71 bis 714 bestehende UND-Schaltung, daß ein von de Stromquelle CSG abgegebener Strom von 2 mA durcl den oberen Stromschalter fließt Als Folge davon wir — je nach dem anliegenden Dateneingabewert — de Signalpegel entweder auf der Leitung XA oder auf dei Leitung XÄ auf den unteren Wert gehen. Bei den el anderen Wortdecodierern ist je mindestens eil Adreß-Signal auf dem oberen Pegelwert so daß be ihnen kein Strom durch die oberen Stromschalter (716 717) fließen kann; damit bleiben die Signale sowohl au der Leitung XA als auch auf der Leitung XA auf den oberen Pegelwert Einzelheiten der Wortdecodierer Schaltung sind in F i g. 6 dargestellt

Wenn ein Wortdecodierer ausgewählt wird (jeweil: einer von zwölf), ist das Eingangssignal für die viei Transistoren 711, 712, 713 und 714 auf dem unterer Pegelwert, die Transistoren sind also im AUS-Zustand Demzufolge ist 715, der als Stromschalter angeordne ist im EIN-Zustand. 715 wirkt als Stromquelle für di< oberen Stromschalter 716 und 717. Im ober

angegebenen Zustand (T\5 EIN) bewirkt ein hoher Pegelwert (binare »I«) auf der Dateneingabe-Leitung 42, daß 7"16 in den EIN-Zustand geht, wahrend ΓΙ7 im AUS-Zusiand bleibt, so daß das Signal auf der Leitung XA auf dem oberen und auf der Leitung XA auf dem unteren Pegelwert ist. Als Folge davon wird eine binäre »1« in die Speieherzelle eingeschrieben, wie sie in K i g. 4 gezeigt ist. Wenn dagegen das Signal auf der Dateneingabe-Leitung 42 auf dem unteren Pegelwert ist (binär »0«), bleibt 7~16 im AUS-Zustand, während 7~17 in den EIN-Zusiand geht, so daß das Signal auf der Leitung XA auf dem unleren und auf der Leitung XA auf dem oberen Pcgelwert ist. Dies bewirkt das Einschreiben einer binären »0« in die Speicher/eile. Wenn ein VVorieJecouierer VVOnicht ausgewählt ist. ti. h. wenn das Eingangssignal für mindestens einen der Transistoren TII. 7"12, 7Ί3 und 7~14 auf dem oberen Pegelwert ist, dann ist T15 im AUS-Zusland, wodurch die Stromquelle von 7"16 und 7"I7 abgetrennt wird, so daß die Signale sowohl auf der Leitung XA und als auch auf der Leitung XA auf hohem Potential bleiben. In diesem Zustand kann die Speicherzelle (E ig. 4) nicht von der Bitleitung YA beeinflußt werden.

Aus E i g. 5 ist ersichtlich, daß der Wortdecodier-Treiber aus zwölf Wortdecodierern VVO,... IVDn besteht, leder dieser Wortdecodierer gibt ein Paar von Signalen auf die Leitungen XA, XA ab, die komplementär sind und mit denen jeweils ein ausgewähltes von den zwölf Wortleitungspaaren der programmierbaren Matrixschalteranordnung 12 erregt werden kann. Das Schieberegister 32 hat acht Stufen SRQ ... SR 7; die ersten vier davon werden zur Adressierung der zwölf Wortlcitungspaare benützt. Die vier Ausgangssignale der vier ersten Stufen des Schieberegisters werden zwischengespeichert und den zwölf Wortdecodierern IVQi... WDw als 4-Bil-Eingabe-Codewörler zugeführt. Durch die verschiedenen Zustandskombinationen der vier Schieberegisterstufen SR 0 ... SR 3 wird jeweils ein bestimmter der Worttreiber WD_n... WDw erregt; dies ist eine Decodierung der in das Schieberegister eingegebenen Daten. Der jeweils gewählte Worttreiber aktiviert mit seinem Ausgangssignalpaar eines der zwölf Wortleitungspaare der Anordnung. Die zum Betrieb der Worttreiber IVQ₁... WD_U benötigten Ströme werden von den Stromquellen CSG abgegeben. Das Dateneingabesignal wird durch den Treiber D 1 an jeden der Worttreiber WDk, ...WDw angelegt. Das Eingabebit durchläuft nur den Wort treiber, der durch den jeweiligen Schieberegisterinhalt ausgewählt wurde. Wenn das Schieberegister geladen wird, oder wenn der Zustand der Eingabedaten (d. h. des Eingabebits) geändert wird, erregt der Sehreibfreigabc-Treiber D3 die beiden Ausgangsleitungen der Pufferspeicherelemenie bei der Schieberegisterstufe SRO. Da jeder Worttreiber mit einer dieser beiden Leitungen verbunden ist. wird während dieser Zeit keine der Wortleitungen ausgewählt. Es werden nur die Ausgangssignalc des Puffers B aufrechterhalten, wogegen die Ausgänge des Schieberegisters 32 selbst sich frei ändern können, so daß man das Schieberegister einwandfrei laden kann. Das Taktfreigabesigna! schalte! über den Treiber D 2 alle Stromquellen CSCi ab während der Leseperiode, um die Verlustleistung und den Si rom verbrauch herabzusetzen.

Der Bitdecodierer 30, der in F i g. I gezeigt ist, besteht aus vierzehn Bitdecodierern BDk>... BD] ι (E ig. 5). Sie sind mil den letzten vier Stufen SR 4 ... SR 7 des achtstufigen Schieberegisters 32 über die Puffer B und die Bitaddierteiler BAS verbunden, um eine Decodierung der möglichen 4-Bit-Kombinationen zu bewirken. Man sieht, daß die Ausgänge YA der Bitdecodierer je eine der vierzehn Bitleitungen in der Anordnung 10 auswählen. Es wird schließlich diejenige Speicherzelle ausgewählt, für die einerseits die mit den Transistorbasen verbundene Leitung YA auf dem oberen Potential ist, und für die andererseits eine der beiden Wortleitungen XA und XA auf niedrigem Potential ist.

Der in F i g. 7 dargestellte Bitdecodierer ist im wesentlichen eine Dioden-UND-Schaltung mit vier Eingängen. Wenn alle vier Signale von den Bitaddierteilern (BAS) auf dem hohen Pegelwert sind, leiten die vier Transistoren 7"2O, Γ21, Γ22 und 723, welche als Dioden arbeiten, nicht. Der Ausgang YA ist dann auf dem oberen Potential. Damit wird die betreffende Spähe der Koordinatenschaltermatrix, die in Fig.4 gezeigt ist, ausgewählt (eine aus vierzehn). Wenn aber eines der vier Eingangssignale auf dem unteren Pegelwert ist, leitet der betreffende Transistor, und damit geht Ausgang YA auf das niedrige Potential. Die entsprechende Spalte der Koordinatenschaltermatrix ist dann nicht gewählt.

Hierzu 4 Blatt Zeichnungen

Claims (6)

1. Patentansprüche:

   I. Einrichtung zur Anpassung von 1 aktsignalen an Informationssignale auf Übertragungsleitungen mit unterschiedlichen Laufzeitverhältnissen, mit einer Mehrzahl von Signaleingängen und einer Mehrzahl von Signalausgängen sowie einer Matrixanordnung von Koordinatenschaltern, durch welche die Eingänge wahlweise mit den Ausgängen verbunden werden können, gekennzeichnet durch eine Taktsignalquelle, die an ihren Ausgangsleitungen jeweils Taktsignale unterschiedlicher Phasenlage und Impulsbreite abgibt, eine Mehrzahl von Speicherzellen (14), wobei mit jedem der Koordinatenschalter (12) je eine Speicherzelle verbunden ist in der Weise, daß ihr Inhalt den Schaltzustand des zugehörigen Koordinatenschalters bestimmt und durch Einrichtungen (28, 30, 32, Fig. 1) um in einem Initialisierungszyklus in jede der Speicherzellen vor dem Anlegen der Taktsignale einen Datenwert einzugeben, so daß die jeweils an den Signaleingängen, die mit den Ausgangsleitungen der Taktsignalquelle verbunden sind, anliegenden Taktsignale unterschiedlicher Phasenlage und Impulsbreite in der durch den in jeder Speicherzelle enthaltenen Datenwert definierten Weise jeweils auf die gewünschten Signalausgänge schaltbar sind.
2. 2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingänge (Xa, Xa') und Ausgänge (Ya, Ya') zur Eingabe bzw. Ausgabe von komplementären Signalen (a, a') paarweise angeordnet sind, und daß jeder Koordinatenschalter (12) zwei Ausgangsleitungen (20; 24) aufweist.
3. 3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jeder Koordinatenschalter (12) ein Paar von UND-Gliedern (16, 18) aufweist, deren erste Eingänge mit je einer der beiden Eingangsleitungen (Xa, Xa') der betreffenden Zeile und deren zweite Eingänge mit einem Ausgang der zugeordneten Speicherzelle (14) verbunden sind.
4. 4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Ausgänge aller ersten UND-Glieder (16) der Paare von UND-Gliedern in den Koordinatenschaltern (12) einer Spalte mit der ersten Ausgangsleitung (Ya, 22), und die Ausgänge aller zweiten UND-Glieder (18) der Paare von UND-Gliedern in den Koordinatenschaltern dieser Spalte mit der zweiten Ausgangsleitung (Ya', 26) der betreffenden Spalte verbunden sind.
5. 5. Einrichtung nach einem oder mehreren der Ansprüche 1 und 3, dadurch gekennzeichnet, daß jede Speicherzelle (14, Fig.4) durch eine bistabile Kippschaltung gebildet wird, die mit den UND-Gliedern (16, 18) des zugeordneten Koordinatenschalters (12) eine Schaltungseinheit bildet.
6. 6. Einrichtung nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Eingabeeinrichtung (28, 30, 32) aus einem als Schieberegister ausgebildeten Adreßregister (32) sowie Decodierschaltungen (28, 30) besteht, mit denen jeweils eine Zeile und eine Spalte der

   jo Matrixanordnung (10) ausgewählt werden können derart, daß bei Vorliegen eines aktiven Datensignals auf einer zu den Dekodierschaltungen führenden Dateneingabeleitung in die im Schnittpunkt der ausgewählten Zeile und Spalte liegenden Speicherzelle (14) ein den zugeordneten Koordinatenschalter (12) steuernder Binärwert eingegeben wird.