DE2255210B2

DE2255210B2 - Datenspeicherschaltung

Info

Publication number: DE2255210B2
Application number: DE2255210A
Authority: DE
Inventors: Edward Charles Hopewell N.J. Ross (V.St.A.)
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1971-11-22
Filing date: 1972-11-10
Publication date: 1974-07-25
Also published as: JPS4863649A; FR2160969B1; DE2255210A1; CA993105A; DE2255210C3; GB1401487A; US3781570A; JPS5112979B2; FR2160969A1

Description

Die Erfindung betrifft eine Datenspeicherschaltung mit einem Halbleiterbauelement, das zwei verschiedene Zustände annehmen kann. Die Datenspeicherschaltung ist für Schieberegister, insbesondere für dynamische Schieberegister, in denen Information statisch speicherbar ist, geeignet.

Dynamische Schieberegister erfordern normalerweise weniger Schaltungselemente und sind daher weniger kostspielig als statische Schieberegister. Jedoch verwenden dynamische Schieberegister Kondensatoren

für die zeitweilige Speicherung, und während des Umlaufs der gespeicherten Daten muß Energie in die Register eingegeben werden, um den Ladungsverlust in diesen Kondensatoren zu kompensieren. Dynamische Schieberegister kommen daher im allgemeinen mit einem geringeren Schaltungsaufwand aus als statische Schieberegister, benötigen jedoch mehr Betriebsenergie, und außerdem ist wie bei anderen dynamischen Systemen die Möglichkeit des Auftretens von Fehlern verhältnismäßig groß, da die einzelnen Stufen ständig zwischen verschiedenen Betriebszuständen geschaltet werden. Ein weiterer Nachteil von mit Halbleiterbauelementen arbeitenden Schieberegistern besteht darin, daß die gespeicherte Information zerstört werden kann, wenn die Energiezufuhr auch nur kurzzeitig unter-Drochen wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Datenspeicherschaltung zu schaffen, die bei einem Schaltungsaufwand, der mit dem von dynamischen Schaltungen vergleichbar ist, die obigen Schwierigkeiten vermeidet.

Eine Datenspeicherschaltung der eingangs genannten Art ist erfindungsgemäß gekennzeichnet durch eine Einrichtung, die zur dynamischen Übertragung von binären Datenbits durch die Speicherschaltung das Halbleiterbauelement auf den einen Zustand einstellt und in diesem Zustand hält; und durch eine Einrichtung zum statischen Speichern der Datenöits mit einer Einrichtung, die bei Empfang einer Steuerspannung und des der Schaltung zugeleiteten Bits das Halbleiterbauelement, wenn das zugeleitete Bit den einen Wert hat, in den einen Zustand und, wenn das zugeleitete Bit den anderen Wert hat, in den anderen Zustand schaltet. Es wird also je nach dem Wert des eingegebenen Ditenbits die Schwellenspannung des Halbleiterbauelements auf entweder den einen oder den anderen der beiden Zustände eingestellt.

Die Erfindung wird nachstehend an Hand der Zeichnung im einzelnen erläutert. Es zeigt

Fig. 1 ein idealisiertes Diagramm der Schwellenspannung (Vt) als Funktion der angelegten Gate-Substrat-Spannung eines für die erfindungsgemäße Schaltung verwendbaren MNOS-Transistors;

Fig. 2 ein die Arbeitscharakteristik eines MNOS-Transistors mit den Eigenschaften nach Fig. 1 wiedergebendes Diagramm;

Fig. 3 das Schaltschema eines Schieberegisters mit erfindungsgemäßer Datenspeicherschaltung; und

Fig. 4 ein Diagramm, das in der Schaltung nach Fig. 3 auftretende Signal- und Spannungsverläufe wiedergibt.

Ein bekannter Typ von Halbleiterbauelementen, der für die erfindungsgemäße Datenspeicherschaltung geeignet ist, hat eine veränderliche Schwellenspannung (Vt), die auf elektrischem Wege auf je einen von mehreren Werten eingestellt werden kann, indem man zwischen die Steuerelektrode (Gate-Elektrode) und das Substrat des Bauelements eine Spannung mit einer einen gegebenen Wert übersteigenden Amplitude legt, wobei die eingestellte Schwellenspannung (V_T) über einen erheblichen Zeitraum erhalten bleibt. Zu diestr Klasse von Halbleiterbauelementen gehören Feldeffekttransistoren mit einem MIS-Aufbau (Metallisolator-Halbleiter), in dem Ladung gespeichert werderv kann.

Ein spezielles, jedoch nicht einschränkend aufzufassendes Beispiel hierfür ist ein Feldeffekttransistor, dessen Isolierschicht aus einer Siliciumnitrid-Siliciumdioxyd-Doppelschicht besteht und der gewöhnlich als MNOS-Transistor (Metall-Nitrid-Oxyd-SUicium) be zeichnet wird. Ein solcher MNOS-Transistor kann nach üblichen Verfahren für MOS-Transistoren (Metall-5 Oxyd-Halbleiter) hergestellt werden, außer daß unmittelbar vor dem Metallisierungsvorgang das Gate-Oxyd sehr dünn gemacht und zwischen dem Siliciumdioxyd und der Gate-Elektrode eine Nitridschicht angebracht wird. Der so erhaltene Transistor kann entweder einen P-Kanal oder einen N-Kanal haben und weist zwei die beiden Enden des stromführenden Kanals bildende Hauptelektroden sowie eine Gate-Elektrode zum Steuern der Stromleitung im Kanal auf. Der Transistor hat die gleichen allgemeinen Eigenschäften wie- ein herkömmlicher MOS-Transistor, außer daß auf Grund der zusätzlichen isolierenden Nitridschicht über dem dünnen Oxydgebiet an oder nahe der Grenzfläche zwischen den beiden Isolatoren Ladung gespeichert werden kann, so daß sich die in Fig. 1 und 2 gezeigten Charakteristiken ergeben.

Fig. 1 zeigt in idealisierter Darstellung die Hysteresischarakteristik der Schwellenspannung Vt als Funktion der anliegenden Gate-Substrat-Spannung (V_Gss) für einen P-Kanal-MNOS-Feldeffekttransistor. V_T ist definiert als diejenige Gate-Source-Spannung, bei der ein Stromfluß im Kanal des Feldeffekttransistors einsetzen kann. Der mit Vtl bezeichnete Punkt entspricht dem Tiefwert von Vt, und der mit Vth bezeichnete Punkt entspricht dem Hochwert von Vt- Beispielsweise kann Vtl den Wert —2 Volt und Vth den Wert — 10 Volt haben. Die Bezugsspannungen Vref* und Vref' sind diejenigen Gate-Source-Spannungen, bei denen der Feldeffekttransistor seinen Zustand ändert, d. h. umschaltet. Die Werte von Vref* und Vref' hängen von dem jeweils verwendeten Bauelement sowie von der verwendeten Impulsbreite ab; im vorliegenden Fall sei vorausgesetzt, daß diese Werte zwischen — 15 Volt und +15 Volt liegen. Das heißt, wenn zwischen Gate und Substrat (oder Halbleiterkörper) eine Spannung von 15 Volt in einer die Stromleitung unterbindenden Polarität gelegt wird, schaltet der Transistor auf die niedrige Schwellenspannung (Vtl), während bei Anlegen einer Spannung von 15 Volt zwischen Gate und Substrat (oder Halbleiterkörper) in einer die Stromleitung bewirkenden Polarität der Transistor auf die hohe Schwellenspannung (Vth) schaltet.

Fig. 2 zeigt die Arbeitscharakteristik des P-Kanal-MNOS-Feldeffekttransistors mit der Hysteresischarakteristik nach Fig. 1. Für den einen Zustand (Kurve A) beträgt die Schwellenspannung (Vtl) —2 Volt, während sie für den anderen Zustand (Kurve B) —10 Volt (Vth) beträgt. Das heißt, im einen Fall (Kurve A) erfolgt Stromleitung, wenn die Gate-Elektrode um 2 Volt negativer ist als die Source-Elektrode, und im anderen Fall (Kurve B) erfolgt Stromleitung, wenn die Gate-Elektrode um 10 Volt negativer ist als die Source-Elektrode. Sobald die Schwellenspannung Vt einmal eingestellt ist, verhält sich der MNOS-Transistor wie ein MOS-Transistor mit dieser gegebenen Schwellenspannung, vorausgesetzt, daß die Gate-Spannung nicht den Wert dei einen oder der anderen Bezugsspannung übersteigt.
Die Schaltungsanordnung nach Fig. 3 enthält zwei Stufen eines «-stufigen Schieberegisters, wobei die einzelnen Stufen identisch ausgebildet sind. Jede Stufe hat einen ersten Abschnitt (P-Kanal-Feldeffekttransistoren Ti, Tl, T3), der durch einen ersten Takt-

impuls ((P₁) gesteuert wird, und einen zweiten Abschnitt Ks₁ und Vd_x auf +20 Volt und die Spannungen Ks₂, (P-Kanal-Feldeffekttransistoren TA, TS, T6), der durch Kp₂ sowie die Taktimpulse <p_x und ^₂ ^a"f 0 Volt geeinen zweiten Taktimpuls (<p₂) gesteuert wird. Der die schaltet.

Datensignale empfangende Eingang 16 ist an die Gate- Bei Kb₁ = +20 Volt und ^₁ = 0 Volt ist der Tran-

Elektrode des verstärkenden und polaritätsumkehren- 5 sistor Tl leitend und erscheint am Schaltungspunkt 30 den Transistors Tl angeschlossen. Die Source-Drain- im wesentlichen die volle Kd _X-Spannung von +20VoIt. Strecke dieses Transistors Tl liegt zwischen einem Bei Ks₁ = +20 Volt ist der Transistor 7Ί, dessen Anschluß 3, dem eine Betriebsspannung Ks₁ zugeleitet Gate-Spannung entweder 0 oder —10 Volt beträgt, ist, und einem Schaltungspunkt 30. Die Source-Drain- ebenfalls leitend und liegt am Schaltungspunkt 30 im Strecke des als Last arbeitenden Transistors Tl liegt io wesentlichen die volle Vs j-Spannung. Selbst wenn der zwischen dem Schaltungspunkt 30 und einem An- Transistor TX gesperrt wäre, würde die Spannung von Schluß] 5, dem eine Betriebsspannung Kdj zugeleitet +20 Volt am Schaltungspunkt 30 dadurch nicht beist. Die Source-Drain-Strecke des als Torelement ar- einflußt. Der Transistor Γ3 ist leitend, da seine (dem beitenden Transistors T3 liegt zwischen dem Schal- Schaltungspunkt 30 gemeinsame) Source-Elektrode tungspunkt 30 und der Gate-Elektrode 46 des Tran- 15 +20 Volt und seine Gate-Elektrode 36 eine Spannung sistors Γ4. Ein Anschluß 7, dem der ^-Taktimpuls von 0 Volt (^₁ = 0) führt. Es gelangt daher zur Gatezugeleitet ist, ist an die Gate-Elektrode 26 des Tran- Elektrode 46 des Transistors TA im wesentlichen die sistors Tl und an die Gate-Elektrode 36 des Tran- volle Spannung von +20 Volt von Kd₁ und K_Sl. Die sistors T3 angeschlossen. Spannung von +20 Volt an der Gate-Elektrode des

Der als Verstärker und Polaritätsumkehrer arbei- ao Transistors TA ergibt sich durch Aufladung der Gatetende Transistor TA ist ein MNOS-Feldeffekttransistor Kapazität über die Kanäle der Transistoren Tl und mit den oben erläuterten, in Fig. 1 und 2 wiedergege- T3. Dies beansprucht eine endliche Zeitspanne,
benen, Eigenschaften. Um ihn von den anderen Tran- Bei Kd₂ = 0 Volt und <p₂ = 0 Volt sind die Transistoren der Stufe zu unterscheiden, sind bei ihm sistoren TS und T6 gesperrt und liegt der Schaltungszwischen der Gate-Elektrode und dem Halbleiter- 25 punkt 60 an keinerlei Potential. Da dem Schaltungskörper Strichelchen gezeichnet. Die Source-Drain- punkt 60 niemals eine positive Spannung zugeführt ist, Strecke des Transistors TA liegt zwischen einem beträgt sein Potential 0 Volt oder weniger. Mithin Schaltungspunkt 60 und einem Anschluß 9, dem eine führt die an den Schaltungspunkt 60 angeschlossene Betriebsspannung Vs₂ zugeleitet ist. Die Source- Elektrode (Drain-Elektrode) des Transistors TA eine Drain-Strecke des als Last arbeitenden Transistors T5 3° Spannung von höchstens 0 Volt, und die an den Anliegt zwischen dem Schaltungspunkt 60 und einem Schluß 9 angeschlossene Elektrode (Source-Elektrode) Anschluß 11, dem eine Bttriegsspannung Vd₂ züge- des Tiansistors TA führt die Spannung Vs₂, die ebenleitet ist. Die Source-Dratn-Strecke des als Torelement falls 0 Volt beträgt. Der Transistor TA führt daher an arbeitenden Transistors Γ6 liegt zwischen dem Schal- seiner Gate-Elektrode eine Spannung von +20 Volt tungspunkt 60 und der Gate-Elektrode 16 α eines 35 und an seiner Source-Drain-Strecke eine Spannung Transistors TIa. Ein Anschluß 13, dem der <p₂-Takt- von 0 Volt, und durch diese Spannungen wird der impuls zugeleitet wird, ist an die Gate-Elektrode 56 Transistor TA (sowie sämtliche entsprechenden MNOS-des Transsitors TS und an die Gate-Elektrode 66 des Transistoren in den anderen Registerstufen) auf den Transistors 7"6 angeschlossen. Die gestrichelt darge- niedrigen Schwelleni,pannungszustand (V_Tl) eingestellten Kondensatoren Cl und Cl stellen die Gesamt- 4° stellt.

kapazität der Schaltungspunkte 16 bzw. 46 dar. Diese Bei auf ungefähr —2 Volt eingestelltem Vt der

Kondensatoren speichern zeitweilig die den entspre- MNOS-Transistoren und bei ungefähr auf dem gleichenden Schaltungspunkten zugeleitete Ladung. chen Wert befindlichem Vt der übrigen MOS-Tran-

Die zweite Stufe (sowie die nicht gezeigten nachge- sistoren kann das Register als ein übliches dynamisches schalteten weiteren Stufen) ist in ihrem Aufbau und 45 Schieberegister betrieben werden. Die dem Register in ihrer Arbeitsweise der ersten Stufe identisch, und während dieser Phase zugeleiteten Spannungen sind ihre entsprechenden Schaltungselemente sind mit den in Fig. 4 für das Zeitintervall Pl gezeigt. Die während gleichen Bezugszeichen wie die betreffenden Schal- des Intervalls Pl den Transistoren zugeleiteten Spantungselemente der ersten Stufe, jedoch mit angefügtem nungen werden zwischen 0 und —10 Volt gehalten, um Kleinbuchstaben α bezeichnet. 5° sicherzustellen, daß die MNOS-Transistoren nichl

Die Arbeitsweise der Schaltungsanordnung nach über den kritischen Wert von 15 Volt hinaus bean-Fig. 3 wird am besten an Hand der Signalverläufe sprucht werden. Die normale Betriebsart einer Stufe, nach Fig. 4 verständlich. «Während des Zeitintervalls die allgemein bekannt ist, ist in Kürze wie folgt:
Pl sind sämtliche MNOS-Transistoren auf den Zu- Ein Dateneingangssignal, das entweder 0 Volt (will-

stand ihrer niedrigen Schwellenspannung (Ktl) von 55 kürlich definiert als binäre »0«) oder —10 Volt (will-—2 Volt eingestellt, die ungefähr gleich der Schwellen- kürlich definiert als binäre »1«) betragen kann, wird spannung V_T der MOS-Transistoren der Schaltung ist. dem Dateneingang 16 zugeleitet Dieses Datensignä Die Schwellenspannung Vtl des MNOS-Transistors wird mittels eines aktivierenden ^-Taktimpulses ir braucht nicht genau gleich der Schwellenspannung Vt den ersten Abschnitt eingeschleust und vorübergehend der MOS-Transistoren zu sein, muß jedoch in der Nähe ^6o (in polaritätsverkehrter Form) in der Schaltungskapa dieser Schwellenspannung liegen. Unter dieser Voraus- zität (Cl) des zweiten Abschnitts gespeichert. Das vor Setzung arbeitet das Schieberegister als ein herkömm- übergehend gespeicherte Signal wird vom Schaltungs liches dynamisches Register mit Informationsüber- punkt 46 unter Steuerung durch einen yj-Traktimpuli tragung von Stufe zu Stufe durch das Register. Um zum Ausgangspunkt 16 a übertragen und dabei aber die MNOS-Transistoren auf den KrirZustand einzu- ⁶5 mais in seiner Polarität umgekehrt Der Schaltungs - stellen, wird zwischen Gate-Elektrode und Halbleiter- punkt 16 a ist natürlich der Signaleingang für dii körper der Transistoren eine Sperrspannung von 20 nächstfolgende Stufe. Während des dynamischen Be Volt gelegt. Zu diesem Zweck werden die Spannungen triebs können beide Taktimpulse ^₁ und <p₂ den Wer

0 Volt haben, jedoch dürfen nicht beide gleichzeitig den Wert —10 Volt (Aktivierungswert) haben. Während des dynamischen Betriebs sind normalerweise zunächst ψ₁ = —10 und <p₂ = 0, dann φ₁ — φ₂ — 0, dann φ₁ = 0 und <p₂ = —10, dann 9Ί = fp₂ — 0, woraufhin sich der Zyklus wiederholt.

Wenn 9J₁, das normalerweise 0 Volt, ist auf —10 Volt schaltet, werden die Transistoren 7*3 und 7*2 eingeschaltet (leitend). Bei leitendem Transistor 7*1 (d. h. —10 Volt an seiner Gate-Elektrode) sind die Transistoren 7*1 und Tl beide leitend, indem ihre Source-Drain-Strecken in Reihe zwischen Vd₁ ( —10 Volt) und Vsi (0 Volt) liegen. Die Transistoren sind so angefertigt, daß die Impedanz des Last-Transistors T2 im leitenden Zustand erheblich größer ist als die des Verstärker-Transistors Tl. Auf Grund von Spannungsteilerwirkung liegt daher die Spannung am Schaltungspunkt 30 nahe bei Massepotential, und es sei hier vorausgesetzt, daß sie tatsächlich auf Massepotential (0 Volt) liegt. Der Tor-Transistor 7*3 mit —10 Volt ~r. seiner Gate-Elektrode ist leitend und koppelt das O-Volt-Signal am Schaltungspunkt 30 zur Gate-Elektrode 46, die den Kondensator Cl auf 0 Volt auflädt.

Wenn ^₁ auf — 11 Volt schaltet, leiten bei gesperrtem Transistor 7Ί (d. h. 0 Volt an seiner Gate-Elektrode) die Transistoren Tl und T3 im Source-Folgerbetrieb, wodurch die Spannung an der Gate-Elektrode 46 des Transistors TA in negativer Richtung gegen —10 Volt gedruckt wirrt. Auf Grund der Schwellenspannungsabfälle der Transistoren Tl und T3 (voraussetzungsgemäß —2 Volt) wird die Spannung an der Gate-Elektrode 46 auf ungefähr —6 Volt begrenzt. Wenn der Impuls ^₁ auf 0 Volt zurückschaltet, werden die Transistoren Tl und 7*3 gesperrt, und die Spannung an der Gate-Elektrode 46 bleibt wegen der Haltewirkung der Kapazität Cl an der Gate-Elektrode 46 erhalten.

Es erzeugt also, wenn der Taktimpuls ^₁ von 0 Volt auf —10 Volt schaltet, der Abschnitt 1 jeder Stufe an seinem Ausgangspunkt (46) das Komplement des am Eingang 16 anstehenden Datensignals.

Der Abschnitt 2 jeder Stufe arbeitet bei auf Vtl eingestelltem V_T des MNOS-Transistors (z. B. 7*4) in der gleichen Weise wie der Abschnitt 1. Und zwar erzeugt der Abschnitt 2 an seinem Ausgang 16a das Komplement des an seinem Eingang 46 anstehenden Datensignals, wenn der Taktimpuls <p₂ von 0 Volt auf —10 Volt schaltet. So wird im Anschluß an die Eingabe eines Taktimpulses ^₁ und eines Taktimpulses φ₂ ein Eingangssignal vom Eingang 16 einer Stufe zum Eingang 16a der nächsten Stufe übertragen.

Man kann eine Kette oder Folge von Eingangsimpulsen seriell in das Register eingeben und die in der oben beschriebenen Weise in das Register eingegebene Information dann statisch und leistungslos speichern, indem man die verschiedenen Betriebsspannungen in der für das Zeitintervall P3 in Fig. 4 gezeigten Weise verändert. Und zwar werden Ks₁, Vs₂< Vd₂ und der Taktimpuls φ₂ auf 0 Volt und Vd₁ sowie der Taktimpuls 9J₁ auf —20 Volt geschaltet.

Wenn Vd₂, Vs₂ und φ₂ den Wert 0 Volt haben, sind die Transistoren 7*5 und 7*6 gesperrt. Die Spannung am Schaltungspunkt 60 beträgt ungefähr 0 Volt (wie oben erläutert), und da Vs₂ an 0 Volt angeklammert ist, beträgt die vom Substrat der M N OS-Transistoren angenommene Spannung ungefähr 0 Volt.

Es sei angenommen, daß unter den obigen Voraussetzungen der Transistor 7*1 leitend ist (d. h. —10 Volt am Eingang 16). Wenn Kd₁ und φ₁ den Wert —20 Volt haben, sind die Transistoren 7*2 und 7*3 ebenfalls leitend. Die Transistoren 7*1 und Tl sind leitend, indem ihre Source-Drain-Strecken in Reihe zwischen Ksi und Kdi liegen. Jedoch liegt, da die Impedanz des Transistors 7*2 im leitenden Zustand erheblich größer ist als die des Transistors 7*1 und da Ks₁ bei 0 Volt liegt, die Spannung am Schaltungspunkt 30 auf Grund von Spannungsteilerwirkung dicht bei 0 Volt. Der Transistor 7*3 koppelt die am Schaltungspunkt 30 anstehende Spannung von ungefähr 0 Volt auf die Gate-Elektrode 46 des Transistors TA. Die Gate-Spannung des MNOS-Transistors TA liegt somit dicht bei 0 Volt, und die Source-Drain-Strecke führt ebenfalls eine Spannung von oder nahe 0 Volt. Die Beaufschlagung des MNOS-Transistors 7*4 mit Gate-Substrat-Spannung ist somit niedriger als der kritische Wert von 15 Volt, und der Transistor bleibt ungestört in seinem Kr;-Zustand, auf den er zuvor eingestellt worden ist. Wenn daher der Transistor Ti leitet, ist die Spannung am Schaltungspunkt 30 stets positiver als —15 Volt, und die Schwellenspannung des MNOS-Transistors bleibt auf Vtl eingestellt.

Es sei jetzt angenommen, daß unter den obigen Voraussetzungen der Transistor 7*1 gesperrt ist (d. h.

0 Volt am Eingang 16). Bei gesperrtem Transistor Tl und leitenden Transistoren 7*2 und T3 geht sie Spannung am Schaltungspunkt 30 gegen —20 Volt. Der Transistor T3 leitet im Source-Folgerbetrieb, wodurch der Kondensator Cl auf annähernd den Pegel von —20 Volt aufgeladen wird. Wegen der Schwellenspannungsabfälle der Transistoren 7*2 und 7*3 ist jedoch die tatsächliche Spannung etwas positiver als —20 Volt (z. B. -16 Volt). Der Transistor TA hat somit an seiner Gate-Elektrode eine Spannung von ungefähr —16 Volt und an seiner Source-Drain-Strecke eine Spannung von ungefähr 0 Volt. Es liegt also an der Gate-Isolation eine Spannung von mehr als 15 Volt, und zwar in einer den Transistor leitend machenden Polarität. Diese Spannung übersteigt den kritischen Wert von 15 Volt und reicht aus, um den Transistor in seinen hohen Schwellenspannungszustand (Vτh) zu schalten.

Bei den Schaltungsspannungen entsprechend dem Intervall P3 in Fig. 4 bleibt also, wenn am Eingang 16 einer Stufe eine binäre »1« (—10 Volt) ansteht, die Schwellenspannung des MNOS-Transistors TA der Stufe auf Vtl, während, wenn am Eingang 16 einer Stufe eine binäre »0« (0 Volt) ansteht, der MNOS-Transistor TA der Stufe auf die Schwellenspannung Vtη

5" eingestellt wird.

Aus der obigen Erläuterung wird deutlich, daß bei Durchführung des für das Zeitintervall P3 beschriebenen Vorganges nach Beladen des Registers die Zustände der MNOS-Transistoren (Vtl oder Vtu) den zuvor dynamisch an den verschiedenen Eingängen 16, I60, 166 ... 16« gespeicherten Bits entsprechen. Sobald diese Vorgänge durchgeführt sind, kann die Betriebsenergie für die Schaltungsanordnung vollständig abgeschaltet werden, und die MNOS-Transistoren bleiben für lange Zeit (hunderte von Stunden) in den Zuständen, auf die sie eingestellt sind, so daß sie die Registerdaten über diesen Zeitraum statisch speichern.

Die im Register statisch gespeicherte Information

kann nach dem Zeitraum der leistungslosen Speicherung wieder herausgeholt werden, indem man dem Register die für das Zeitintervall PA in Fig. 4 gezeigten Spannungen zuleitet. Als erstes werden für das Zeitintervall von P40 bis PAi die Spannungen Vs₂

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^ ίο

und φ« auf 0 Volt und Vs₁, Kd₁, Kd₂ und ^₁ auf aufgeladen, und diese Spannung wird über den Tor-

— 10 Volt geschaltet. Vs_x w-ird auf —10 Volt geschaltet. Transistor Γ6α auf den Eingang 166 des Transistors um sicherzustellen, daß auch bei leitendem Transistor 71 b (nicht gezeigt) der nächsten Stufe gekoppelt.

71 die Spannung am Schaltungspunkt 30 dadurch nicht Der Schwellenspannungszustand der Transistoren,

beeinflußt wird. 5 der entsprechend gegebenen Binärdaten eingestellt

Wenn Kd₁ und Ip₁ den Wert —10 Volt haben, leiten worden ist, wird daher in normale Spannungswerte die Last-Transistoren (72, TIa) und die Tor-Tran- rückgewandelt und um einen Abschnitt nach unten sistoren (73, 73a) im Abschnitt 1 sämtlicher Stufen verschoben. Die in den MNOS-Transistoren gespeiim Source-Folgerbetrieb unter Entladung der Schal- cherten Daten werden somit wiedergewonnen oder tungskapazitäten (C2, C2a) gegen — K_Dl Volt. Bei io herausgeholt. Die MNOS-Transistoren können jetzt Arbeiten im Source-Folgerbetrieb ergibt sich an jedem auf den niedrigen Schwellenspannungszustand rückge-Transistor ein Spannungsabfall, der gleich ist seiner stellt werden, wie oben für das Zeitintervall Pl be-Schwellenspannung, die voraussetzungsgemäß 2 Volt schrieben, und der Vorgang des normalen Registerbeträgt. Die auf die Gate-Elektrode der Transistoren betriebs, wie für das Zeitintervall PI beschrieben, TA und TAa gekoppelte Spannung beträgt daher 15 kann wiederholt werden,
annähernd —6 Volt. Zu beachten ist, daß beim Speichern und Wieder-

Die an der Gate-Elektrode des MNOS-Transistors herausholen der Information eine Inversion oder Um-

TA auftretende Spannung von —6 Volt liegt in der kehrung der einen Stufe zugeleiteten Daten stattfindet.

Mitte des Bereiches zwischen Vtl (—2 Volt) und Vth Und zwar schaltet ein Stufeneingangssignal von

(—10 Volt), und als Folge davon bleiben die auf Vth *° —10 Volt den MNOS-Transistor auf Vtl, wodurch

eingestellten MNOS-Transistoren gesperrt, während ein Stufenausgangssignal von 0 Volt erzeugt wird,

die auf Vtl eingestellten Transistoren leitend werden. während ein Stufeneingangssignal von 0 Volt den

Wenn der Taktimpuls ^₁ zum Zeitpunkt P41 in MNOS-Transistor auf Vth schaltet, wodurch ein

Fig. 4 auf 0 Volt zurückgeschaltet wird, bleiben die Stufenausgangssignal von—10 Volt erzeugt wird. Dies

Gate-Elektroden der MNOS-Transistoren auf Grund 25 steht im Gegensatz zur üblichen dynamischen Betriebs-

der in ihren Kapazitäten angesammelten Ladung auf weise, wo keine Umkehrung der von einer Stufe über-

— 6 Volt. Durch einen zum Zeitpunkt P41 auf —10 tragenen Daten erfolgt. Jedoch ist damit keine ernst-VoIt geschalteten Taktimpuls <p₂ werden die Tor-Tran- hafte Schwierigkeit verbunden. Wenn das Schiebesistoren im Abschnitt 2 sämtlicher Stufen leitend ge- register so betrieben wird, daß pro eingegebenem Satz macht und die Ausgänge (Schaltungspunkt 60, 60a ... 30 von Datenbits nur ein Speichervorgang erfolgt, so usw.) der MNOS-Transistoren mit dem Eingang (16a, wird durch eine einzige Inversions- oder Umkehrstufe I60 ... usw.) der jeweils nächsten Stufe gekoppelt. am Ende des Registers die Information wieder auf das Wenn beispielsweise der Transistor TA auf Vtl einge- richtige Format gebracht. Wird mit mehr als einem stellt ist und folglich leitet, so liegt die Spannung am Speichervorgang pro Satz oder Teilsatz von in das Schaltungspunkt 60 dicht bei 0 Volt, und diese Span- 35 Register eingegebenen Datenbits gearbeitet, so kann nung wird durch den Transistor T6 auf den Eingang mit Hilfe einer einfachen Zähleranordnung eine Inverdes Transistors Tl α gekoppelt. Wenn jetzt der Tran- sionsstufe für die ungeradzahlige Anzahl von Speichersistor Γ4α auf Vth eingestellt ist, so leitet er nicht, vorgängen eingeschaltet und für eine geradzahlige und der Schaltungspunkt 60 a wird gegen —10 Volt Anzahl von Speichervorgängen ausgeschaltet werden.

Hierzu 3 Blatt Zeichnungen

Claims

Patentansprüche:

1. Datenspeicherschaltung mit einem Halbleiterbauelement, das zwei verschiedene Zustände annehmen kann, gekennzeichnet durch eine Einrichtung, die zur dynamischen Übertragung von binären Datenbits durch die Speicherschaltung das Hablleiterbauelement (Γ4) auf den einen Zustand einstellt und in diesem Zustand hält; und durch eine Einrichtung zum statischen Speichern der Datenbits mit einer Einrichtung, die bei Empfang einer Steuerspannung und des der Schaltung zugeleiteten Bits das Halbleiterbauelement (T4), wenn das zugeleitete Bit den einen Wert hat, in den einen Zustand und, wenn das zugeleitete Bit den anderen Wert hat, in den anderen Zustand schaltet.

2. Datenspeicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleiterbauelement (Γ4) ein Feldeffekttransistor mit auf elektrischem Wege veränderbarer Schwellenspannung ist.

3. Datenspeicherschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Feldeffekttransistor ein MNOS-Transistor ist.

4. Datenspeicherschaltung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß sie zwei, während zweier aufeinanderfolgender Zeitintervalle betreibbare Abschnitte aufweist, deren erster Signale

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tungspunkt und deren zweiter Signale von diesem Schaltungspunkt auf den Stufenausgang (16 a) koppelt; daß das Halbleiterbauelement (Γ4) ein Feldeffekttransistor mit auf elektrischem Wege veränderbarer Schwellenspannung ist und sich in einem (2) der beiden Abschnitte befindet; daß die Einrichtung, die das Halbleiterbauelement (T4) einsteilt und in seinem Zustand hält, eine Einrichtung zum Betreiben des Transistors bei einer ersten Schwellenspannung für die dynamische Datenübertragung enthält; und daß die Einrichtung zum statischen Speichern eine Einrichtung enthält, die bei Anwesenheit eines Datensignals am Stufeneingang (16) und einer Steuers ignaldarstellung (^₁, φ₂) den Transistor, wenn das Datensignal den einen Binärwert darstellt, auf der ersten Schwellenspannung hält und, wenn das Datensignal den anderen Binärwert darstellt, die Schwellenspannung des Transistors auf einen zweiten Wert schaltet, derart, daß das Datensignal statisch gespeichert wird.

5. Datenspeicherschaltung nach Anspruch 4, gekennzeichnet durch eine Einrichtung zum Zurückschaltung vom statischen auf den dynamischen Betrieb mit einer Einrichtung zum Zuleiten eines Steuersignals an den Transistor (T4) zwecks Erzeugung eines Datensignals am Stufenausgang (16a), das der Schwellenspannung, auf die der Transistor eingestellt ist, entspricht, und zum anschließenden Zurückschalten des Transistors auf die erste Schwellenspannung.

6. Datenspeicherschaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der Feldeffekttransistor (T4) mit seiner Steuerelektrode an einen Eingangspunkt (46), mit seiner Source-Elektrode an einen ersten Betriebsspannungsanschluß (Ks₂) und mit seiner Drain-Elektrode an das eine Ende eines Lastelements (T5) angeschlossen ist, das mit seinem anderen Ende an einen zweiten BetriebssapnnungsanscMuß (Kd₂) angeschlossen ist; daß zwischen die Drain-Elektrode des Feldeffekttransistors (7"4) und den Stufenausgang (16a) ein Torelement (T6) geschaltet ist; und daß vorgesehen sind: eine Einrichtung zum Einstellen der Schwellenspannung des Feldeffekttransistors (Γ4) auf einen ersten Wert mit einer Einrichtung, weiche die Source-Drain-Strecke des Feldeffekttransistors auf einem gegebenen Spannungswert hält und die

ίο Steuerlektrode mit einer Sperrspannung beaufschlagt; eine Einrichtung zum Koppeln von Datensignalen auf den Eingangspunkt (46) und eine Einrichtung, die bei Empfang von Signalen eines gegebenen Wertes die Schwellenspannung des FeId-

effekttransistors (Γ4) auf einen zweiten Wert einstellt, mit einer Einrichtung, weiche die Source-Drain-Strecke des Feldeffekttransistors auf dem einen Spannungswert hält und die Steuerelektrode mit einer Durchlaßspannung beaufschlagt.

so

7. Datenspeicherschaltung nach Anspruch 6,

dadurch gekennzeichnet, daß der Eingangsabschnitt (1) der Stufe einen Eingangsanschluß (16) aufweist; daß die Einrichtung zum Einstellen des Feldeffekttransistors (T4) und zum Koppeln von

as Datensignalen auf den Eingangspunkt (46) einen Signalübertragungsabschnitt mit einem zweiten Feldeffekttransistor (Tl), der mit seiner Steuerelektrode an den Eingangsanschluß (16), mit seiner Source-Elektrode an einen dritten Betriegsspan-

ao nungsanschluß (K.?,) und mit seiner Drain-Elektrode über ein Lastelement (Tl) an einen vierten Betriebsspannungsanschluß (Vd₁) angeschlossen ist, enthält und daß die an der Drain-Elektrode des zweiten Feldeffekttransistors (Tl) erzeugten Signale über ein Torelement (T3) auf den Eingangspunkt (46) gekoppelt werden.

8. Datenspeicherschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Lastelemente und die Torelemente Feldeffekttransistoren mit isolierter Steuerelektrode sind.

9. Datenspeicherschaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Einrichtung zum Einstellen des Feldeffekttransistors mit auf elektrischem Wege veränderbarer Schwellenspannung eine Einrichtung zum Zuleiten bestimmter gewählter Spannungen an den dritten und den vierten Betriebsspannungsanschluß sowie eine Einrichtung enthäli, welche die Last- und Torelementc des Signalübertragungsabschnitts leitend macht, derart, daß die gewählten Spannungen vom dritten und vom vierten Betriebsspannungsanschluß dei Steuerelektrode des Feldeffekttransistors (T4) mit veränderbarer Schwellenspannung zugeleitet werden.