DE2232189B2 - Monolithische, sowohl als Lese/ Schreibspeicher als auch als Festwertspeicher betreibbare Speicheranordnung - Google Patents

Description

Die Erfindung betrifft eine monolithische, aus einer Vielzahl symmetrisch aufgebauter, bistabiler Speicherzellen bestehende Speicheranordnung, die sowohl als Lese/Schreibspeicher als auch als Festwertspeicher betreibbar ist, wobei für den Betrieb als Festwertspeicher an einer der festgelegten Schaltlage zugeordneten Seite jeder Speicherzelle ein eine schaltbare Unsymmetrie darstellendes Schaltelement und an der jeweils anderen Seite jeder Speicherzelle ein entsprechendes, aber nicht schaltbares, die Symmetrie der Speicherzelle bei Lese/Schreibbetrieb aufrechterhaltendes Schaltelement angeordnet ist und zur Personalisierung der die Unsymmetrie erzeugende Schalttransistor mit einer zugeordneten Steuerleitung verbunden und über diese gesteuert ist, nach Patent 21 65 729.

Die gegenwärtig bekannten monolithischen Speicherancrdnungen, hergestellt in integrierter Halbleitertechnik, lassen sich grob in sogenannte Lese/ Schreibspeicher und Festwertspeicher unterteilen. Der Lese/Schreibspeicher weist die konventionellen Speichereigenschaften auf, daß in ihn Informationen eingeschrieben, in den zugeordneten Speicherplätzen gespeichert und zu einem späteren Zeitpunkt wieder aus ihm ausgelesen werden können. Das Prinzip des Festwertspeichers besteht darin, daß in ihm vorgegebene Informationen fest gespeichert sind und aus den einzelnen Speicherzellen bei Bedarf lediglich ausgelesen werden können.

Systeme, in denen der Einsatz beider genannter Speicherarten erforderlich oder vorteilhaft ist, sind in üblicher Weise mit beiden Speicherarten ausgestattet. So wird Dei der Inbetriebnahme eines Computers normalerweise von einer beispielsweise aus einem Festwertspeicher bestehenden Einheit Information in den Lese/Schreibspeicher übertragen. Der das gewünschte Start-Programm enthaltende Festwertspeicher überträgt dabei die Instruktionen über die zentrale Recheneinheit in den Lese/Schreibspeicher. Ein derartiges System benötigt demnach außer dem Lese/Schreibspeicher einen separaten Festwertspeicher. Eine Speicheranordnung, die sowohl als Lese/Schreibspeicher als auch als Festwertspeicher verwendbar ist, wäre demnach von größter Bedeutung. Insbesondere hinsichtlich der Kosten, der Größe und der Komplexität wären wesentliche Verbesserungen durch den Einsatz einer derartigen Speicheranordnung zu erzielen.

Die also ein latentes Bitmuster enthaltende Speicheranordnung wäre auch dort vorteilhaft anzuwenden, wo im Hauptspeicher Programmtabellcn gespeichert sind, aber nicht stets gebraucht werden, oder wo das Bedienungspersonal Programme für Fehlersuchoperationen benötigt.

Die Tatsache, daß praktisch bei allen Triggern oder bistabilen Schaltungen Asymmetrien vorhanden sind, ist an sich bekannt. Beispielsweise sind im »Handbook of Semiconductor Electronics«, Hunter, 2. Edition, auf den Seiten 15 —20 bis 15 — 34 verschiedene Methoden

diskutiert, mit denen zuverlässige Gleichgewichts-Bedingungen für den Betrieb im stationären Zustand erzielt werden können. Die im stationären Betriebszustand erforderlichen Gleichgewichts-Bedingungen sind so, daß der Trigger oder die bistabile Schaltung in diesem Betriebszustand nicht in einen anderen Schaltzustand umschaltet und damit die in ihm gespeicherte Information zerstört Entsprechend gilt, daß der Schaltzustand, der durch Zufuhr einer entsprechenden Information herbeigeführt wurde, auch solange gespei- ι ο chert bleibt, bis eine nächste Information eingeschrieben wird. Daraus ist die bekannte Tatsache zu ersehen, daß Unsymmetrien im Schaltungsaufbau unvorteilhaft oder sogar unzulässig sind, da dadurch die bistabile Schaltung in extremen Fällen instabil und damit unzuverlässig wird, wenn sie als Speicherzelle verwendet werden soll.

Die vorliegende Erfindung befaßt sich mit einer Methode zur vorteilhaften Ausnützung dieser bekannten Tatsache, um eine aus bistabilen Speicherzellen bestehende und normalerweise für Lese/Schreibbetrieb vorgesehene Speicheranordnung mit einem vorgegebenen, latenten Bitmuster auszustatten. Bei Bedarf kann dann dieses Bitmuster erzeugt und ausgelesen werden. Es wird also zusätzlich ein Betrieb als Festwertspeicher ermöglicht.

Aus der Zeitschrift »Electronics«, August 16, 1971, Seiten 82—85 sind bereits derartige Speicheram rdnungen bekannt. Bei diesen Speicheranordnungen wird also eine bei bistabilen Speicherzellen normalerweise als störend bekannte Eigenschaft gezielt herbeigeführt, beeinflußt und für eine vorteilhafte Anwendung ausgenützt.

Die bekannten Vorschläge zur Durchführung der zur Erzeugung des gewünschten latenten Bitmusters erfor- « derlichen Personalisierung der Speicheranordnung beinhalten eine absichtliche Asymmetrie der einzelnen Speicherzellen. Diese Asymmetrie kann wechselstrommäßig oder gleichstrommäßig ausgeführt werden.

Eine typische wechselstrommäßige Asymmetrie kann erzielt werden, indem die beiden Schaltungshälften der bistabilen Speicherzellen mit einer unterschiedlichen Zeitkonstanten ausgestattet werden. Diese Zeitkonstanten sind, wie der angegebenen Veröffentlichung zu entnehmen ist, eine Funktion der Kollektor-Lastwiderstände, der Kollektor-Masse-Kapazitäten und der Basis-Emitterspannungen der die Speicherzellen bildenden Transistoren. Durch Aufbau der einzelnen bistabilen Speicherzellen aus Schaltungshälften, bei denen diese Werte unterschiedlich groß sind, läßt sich demnach eine Personalisierung erreichen.

Als typisches Beispiel für eine gleichstrommäßige Asymmetrie ist der Veröffentlichung einer Speicheranordnung zu entnehmen, deren Speicherzellen derch geeignetes einseitiges Hinzufügen eines entsprechenden Widerstandselementes, beispielsweise einer Schottky-Diode, personalisiert sind.

Als wesentlicher Nachteil dieser bekannten Anordnungen ist zunächst hervorzuheben, daß das latente Bitmuster nur durch Ab- und nachfolgende Anschaltung der Betriebsspannung erzeugt werden kann. Zur Vermeidung dieses Nachteils ist in der genannten Veröffentlichung bereits eine Speicheranordnung angegeben, bei der das latente Bitmuster dadurch erzeugt wird, daß an jeder an sich symmetrisch aufgebauten f>5 Speicherzelle einseitig eine Diode angeordnet ist, die beim Betrieb als Lese/Schreibspeicher im gesperrten Zustand Behalten und beim Betrieb als Festwertspeicher kurzfristig in den leitenden Zustand umgeschaltet wird. Ein Pulsen der Betriebsspannung ist damit nicht mehr erforderlich.

Den genannten bekannten, wahlweise als Lese/ Schreibspeicher oder als Festwertspeicher betreibbaren Speicheranordnungen ist das hervorstechende Merkmal gemeinsam, daß die Speicherzellen asymmetrisch aufgebaut sein müssen. Da die üblichen, zufälligen, durch Fertigungstoleranzen bedingten Asymmetrien sicher mehr als kompensiert werden müssen, muß die absichtlich herbeigeführte Asymmetrie relativ groß gewählt werden. Ein Problem entsteht insbesondere bei Speicheranordnungen mit gleichstrommäßig asymmetrischen Speicherzellen. Diese Asymmetrie hat zur Folge, daß in Abhängigkeit von der Schaltlage unterschiedliche Ströme durch die einzelnen Speicherzellen fließen. Diese unterschiedlichen Ströme haben zur Folge, daß die angeschlossenen Treiberschaltungen dafür ausgelegt und entsprechend aufwendig sein müssen. Dasselbe gilt für die angeschlossenen Leseschaltungen.

Gleichstrommäßig und wechselstrommäßig asymmetrisch aufgebauten Speicherzellen gemeinsam ist das Stabilitätsproblem. Speicherzellen mit gleichstrommäßiger Asymmetrie haben bei Verwendung in einem Lese/Schreibspeicher stets eine bevorzugte Schahlage. Daraus ergibt sich eine höhere Störanfälligkeit. Speicherzellen mit wechselstrommäßiger Asymmetrie haben infolge der unterschiedlichen Zeitkonstanten ihrer beiden Schaltungshälften die Neigung, in die bevorzugte Lage umzuschalten, was nur durch ein langsames Pulsen verhindert werden kann. Hierbei zeigt sich demnach ein grundsätzlicher Widerspruch. Die Betriebsweise als Festwertspeicher erfordert eine hohe Geschwindigkeit der Pulse, damit sich die Asymmetrie auswirken kann. Bei der Betriebsweise als Lese/Schreibspeicher hingegen darf sich die Asymmetrie nicht auswirken, so daß nur ein langsames Pulsen möglich ist. Außerdem haben derartige Speicherzellen bei monolithischem Aufbau einen vergrößerten Flächenbedarf.

Es ist die der Erfindung zugrunde liegende Aufgabe, eine monolithische, aus einer Vielzahl symmetrisch aufgebauter bistabiler Speicherzellen bestehende Speicheranordnung anzugeben, die sowohl als Lese/ Schreibspeicher als auch als Festwertspeicher betreibbar ist und bei der sich trotz Einbau der Möglichkeit eines Betriebes als Festwertspeicher keine störenden Auswirkungen auf dem Betrieb als Lese/Schreibspeicher ergeben. Das letztere gilt insbesondere hinsichtlich der Stabilität und Schaltgeschwindigkeit beim Betrieb als Lese/Schreibspeicher. Schließlich soll der Platzbedarf in monolithischer Bauweise gegenüber nur im Lese/Schreibbetrieb arbeitenden Speicheranordnungen im wesentlichen nicht erhöht werden.

Gemäß der Erfindung wird diese Aufgabe für eine monolithische, aus einer Vielzahl symmetrisch aufgebauter, bistabiler Speicherzellen bestehende Speicheranordnung, bei der für den Betrieb als Festwsrtspeicher an einer der festgelegten Schaltlage zugeordneten Seite jeder Speicherzelle ein eine schaltbare Unsymmetrie darstellendes Schaltelement und an der jeweils anderen Seite jeder Speicherzelle ein entsprechendes, aber nicht scbaltbares, die Symmetrie der Speicherzelle bei Lese/Schreibbetrieb aufrechterhaltendes Schaltelement angeordnet ist und zur Personalisierung der die Unsymmetrie erzeugende Schalttransistor mit einer zugeordneten Steuerleitung verbunden und über diese gesteuert ist, nach Patent 21 65 729, derart vorgeschla-

gen, daß bei Speicherzellen aus kreuzgekoppelten, bipolaren Transistor-Flipflops die Schaltelemente aus zu den Flipflop-Transistoren komplementären Schalttransistoren bestehen, deren Kollektor-Basisstrecke zur Basis-Emitterstrecke des jeweils zugeordneten Flipflop-Transistors parallel geschaltet ist, und daß zur Personalisierung der die Unsymmetrie erzeugende Schalttransistor über seinen Emitter mit der Steuerleitung verbunden ist und über diese gesteuert einen Stromimpuls in die Basis des zugeordneten Flipflop-Transistors injiziert.

Als vorteilhaft erweist es sich, wenn als Steuerleitungen die Bitleitungen des Speichers dienen.

Eine insbesondere hinsichtlich des Platzbedarfes und der Einfachheit des monolithischen Aufbaues vorteilhaf- > te Anordnung besteht darin, daß die Flipflop-Transistoren mit in gemeinsamer Emitterzone liegenden Basiszonen und wiederum darin liegenden Kollektorzonen symmetrisch und vertikal ausgebildet sind und daß die Schalttransistoren lateral ausgebildet sind und jeweils lediglich aus einer weiteren der Basiszone der Flipflop-Transistoren entsprechenden Emitterzone bestehen, während ihre Basiszone mit der gemeinsamen Emitterzone und ihre Kollektorzone mit der jeweiligen Basiszone der Flipflop-Transistoren identisch ist.

Insbesondere im Hinblick auf die angestrebte Symmetrie im Lese/Schreibbetrieb und einer einfachen Personalisierung für den Festwertspeicherbetrieb erweist es sich als vorteilhaft, daß die Bitleitungen über die jeweils zugeordneten Emitterzonen der Schalttransistoren geführt sind und entsprechend der gewünschten Personalisierung über ein Kontaktloch bzw. Leitungsstück damit verbunden sind oder nicht.

Weiterhin läßt sich eine vereinfachte Personalisierung am fertigen, für Lese/Schreibbetrieb ausgestatteten Speicher dadurch erzielen, daß sämtliche Emitterzonen der Schalttransistoren in einer ersten Metallisierungsebene mit Kontakten versehen sind, und daß die Personalisierung am fertigen Halbleiterchip durch Leitungszüge in einer zweiten Metallisierungsebene erfolgt, die über Kontaktlöcher mit den entsprechenden Kontakten verbunden sind.

Schließlich wird zur Vermeidung parasitärer Ströme in selektierten Bitleitungen während einer Leseoperation ein A.usführungsbeispiel dahingehend vorgeschlagen, daß die Emitter der die Unsymmetrie erzeugenden Schalttransistoren mit Bitleitungen der in der Speichermatrix benachbarten Speicherzellen des gleichen Wortes verbunden sind und daß während der Leseoperation diese Speicherzellen dann mit nur geringem Strom betrieben oder völlig abgeschaltet werden.

Einzelheiten und Vorteile der Erfindung sind anhand der nachstehenden Beschreibung und eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigt

F i g. 1 das Schaltbild einer erfindungsgemäß ausgestatteten Speicherzelle,

F i g. 2a einen Teil der Schaltung gemäß F i g. 1,

Fig.2b und 2c den topologischen Entwurf dieses Teils der Schaltung in einer geschlossenen Isolations- w> wanne,

Fig.3a den die Flipflop-Transistoren umfassenden Teil der Schaltung gemäß F i g. 1,

Fig.3b und 3c den topologischen Entwurf des Schaltungsteils gemäß Fig.3a in einer geschlossenen Isolationswanne und

F i g. 4 einen Ausschnitt aus einer mit Speicherzellen gemäß F i g. 1 aufgebauten erfindungsgemäßen Speichermatrix.

Zunächst sei die in F i g. 1 als Schaltbild dargestellte, an sich bekannte Speicherzelle beschrieben, wobei zunächst nur die für normalen Schreib/Lesebetrieb erforderlichen Schaltungsteile berücksichtigt und die erfindungsgemäß zusätzlich erforderlichen Schaltmaßnahmen außer acht gelassen werden. Hauptbestandteil der Speicherzelle gemäß F i g. 1 ist ein direkt kreuzgekoppeltes Transistor-Flipflop. Die beiden NPN-Flipflop-Transistoren Ti und T2 sind emitterseitig an das Potential einer Wortleitung W angeschlossen. In den Kollektorkreisen befinden sich zwei steuerbare Transistoren IU und 20, welche mit dem Anschluß Vl verbunden sind. Die Basen der beiden Transistoren 10 und 20 sind an einen gemeinsamen Anschluß VW gelegt. Wie im folgenden noch gezeigt wird, fällt dieser Anschluß mit der N-Epitaxieschicht des Monolithen zusammen.

In Vergleich mit einem Flipflop wird von einer Speicherzelle zusätzlich verlangt, daß die gespeicherte Information, d. h. also eines oder beide Kollektorpotentiale der kreuzgekoppelten Flipflop-Transistoren TI und Γ2 abgefragt und bei Bedarf durch Umschalten des Flipflops geändert werden kann. Außerdem wird an eine Speicherzelle, die an einer Speichermatrix arbeiten soll, die Forderung gestellt, daß eindeutige Adressierung einer einzelnen oder einer Gruppe von Speicherzellen möglich ist und daß durch Operationen an adressierten Speicherzellen (Schreiben, Lesen) die Information nicht adressierter Speicherzellen erhalten bleibt.

Die Speicherzelle ist zum Ein- und Auslesen von Informationen mit zwei Schreib/Lesetransistoren 7~3 und TA ausgestattet. Die Basen dieser im betrachteten Beispiel NPN-Transistoren sind mit den Kollektor- bzw. Basispotentialen der kreuzgekoppelten Flipflop-Transistoren Ti und 72 verbunden. Die Kollektoren der beiden Schreib/Lesetransistoren T3 und T4 liegen an dem gemeinsamen Anschluß VW der Basen der beiden Lasttransistoren 10 und 20. Die Emitter der beiden Schreib/Lese-Transistoren sind jeweils an eine zugeordnete Bitleitung 50 und B1 geführt.

Zum zerstörungsfreien Auslesen der Informationen wird bei Einsatz einer solchen Speicherzelle in einer wortorganisierten Matrix z. B. das Potential an der Wortleitung W derart angehoben, daß mit Sicherheit alle anderen mit der Bitleitung verbundenen Schreib/ Lesetransistoren T3 bzw. TA der nicht adressierten Speicherzellen gesperrt werden. Ein über die Bitleitungen gezogener Lesestrom kann dann nur von einer adressierten Zelle herrühren. Es ist hierbei nicht unbedingt notwendig, daß die Schreib/Lesetransistoren der nicht adressierten Zellen total gesperrt werden; es genügt, wenn der Lesestrom, der auf die adressierte Speicherzelle zurückzuführen ist, größer ist als die Summe der Emitterströme der Schreib/Lesetransistoren 7"3 bzw. TA, welche zu Speicherzellen des gesamter Wortes gehören. Ober einen Differentialverstärkei kann dann aus den unterschiedlichen Potentialen bzw Stromstärken der Bitleitungen BO und Bi daraui geschlossen werden, welches der Basispotentiale dei Schreib/Lesetransistoren Γ3 und TA das höhere war womit der Zustand der Zelle eindeutig bestimmt ist

Zum Einschreiben von Informationen in die Zelle wird der stromführende Flipflop-Transistor Ti bzw. TΆ gesperrt, falls er nicht schon gesperrt ist Hierzu mu£ sein Basispotential abgesenkt werden.

Dies geschieht dadurch, daß wieder zum Adressier« das Potential auf der Wortleitung angehoben wird unc

das Potential auf einer der beiden Bitleitungen ßO bzw. B1 soweit abgesenkt wird, daß der damit verbundene Transistor einen Basisstrom über den Lasttransistor 20 bzw. 10 zieht und damit das Potential im Punkt ßbzw. A erniedrigt. Auf diese Weise wird der mit Punkt B bzw. A direkt verbundene Flipflop-Transistor Ti bzw. T2 gesperrt und zwangsläufig der andere Transistor T2 bzw. Ti in den leitenden Zustand geschaltet. Als Ergebnis erhält man die Speicherung der gewünschten Information.

Zusätzlich zum Anheben des Potentials auf der Wortleitung W kann der Zellenstrom zur Erhöhung der Lese- und Schreibgeschwindigkeit durch geeignete Ansteuerung über den Anschluß Vl erhöht werden.

In den F i g. 2 wird auf einen besonders p'atzsparcn- \ den topologischen Entwurf eines Teiles der in F i g. 1 dargestellten Speicherzelle eingegangen, der in Fig.2a gezeigt wird. Die Draufsicht auf die im Monolithen ausgeführte Schaltung ist in Fig.2b, Einschnitt (2c-2d) in F i g. 2c dargestellt. Die beiden Lese/Schreibtransistoren Γ3, TA sind mit den Lasttransistoren 10, 20 in eine gemeinsame Isolationswanne (P⁺) hineinintegriert. Dazu bilden die Basiszonen P2 und P3 der vertikalen Lese/Schreibtransistoren Ti, TA eine Einheit mit den Kollektorzonen der lateralen Lasttransistoren 10, 20. Außerdem bilden die Kollektorzonen N1 von Transistor T3 bzw. TA eine Einheit mit der gemeinsamen Basiszone der Transistoren 10 bzw. 20. In dem erstaunlich kleinen Layout in Fig.2b, 2c sind also alle vier in Fig. 2a dargestellten Transistoren mit den erforderlichen Verbindungen untereinander enthalten. Es besteht die Möglichkeit, Teile der Isolations-Trennzonen P⁺ bei Verwendung der Speicherzelle in einer Speichermatrix fortzulassen. Dabei kann es genügen, die Kontaktierung der Epitaxieschicht Λ/l über den Anschluß VW für eine Reihe von Speicherzellen nur einmal auszuführen. Die in Fig. 2c gezeigte Subkollektorzone N + ist nicht in jedem Falle erforderlich.

Der zweite Teil der Schaltung gemäß Fig. 1, die Schaltung gemäß F i g. 3a, kann wiederum sehr platzsparend in einem Layout verwirklicht werden. Da die beiden Flipflop-Transistoren Ti und T2 unterschiedliche Kollektorpotentiale aufweisen, besteht im allgemeinen nur die Möglichkeit, die beiden als vertikale Transistoren in zwei Isolationswannen auszulegen. In vorteilhafter Weise werden aber hier die beiden Transistoren dadurch innerhalb einer Isolationswanne, welche in den F i g. 3b und 3c dargestellt ist ausgeführt, indem sie invers betrieben werden. Dadurch werden die gemeinsamen Emitterzonen Nl durch die Epitaxie- so schicht gebildet, welche gleichzeitig als Wortleitung IV dient mit der die Speicherzelle verbunden ist Dabei kann der Bahnwiderstand der Epitaxieschicht N1 durch eine hechdotierte Subkollektorzone N⁺ verringert werden. In die beiden Basiszonen PT. und P3 sind die Kollektorzonen N 4 und N 3 als hochdotierte Zonen eingebracht die in normal betriebenen vertikalen Transistoren zur Herstellung der Emitterzonen dienen können. Die Kreuzkopplung wird durch Metallisierungen, z.B. zwischen Ci und B2, realisiert Die inverse Stromverstärkung ist zwar nicht so groß wie die normale, doch reicht sie im vorliegenden Falle aus, die Speicherzelle oberhalb der Stabilitätsgrenze zu betreiben, und ergibt den Vorteil, beide Flipflop-Transistoren Ti und TI sehr platzsparend innerhalb einer Isolationswanne unterzubringen.

Die Stabilitätsgrenze, d. h. der kleinste Strom, bei dem die Speicherzelle die Information noch halten kann, ist im wesentlichen gegeben durch den Emitterstrom der kreuzgekoppelten Transistoren, bei dem die Stromverstärkung auf eins herabsinkt Wichtig bei dieser Betrachtung ist, daß der differentielle Lastwiderstand der Lasttransistoren 10,20 praktisch unendlich groß ist.

In Fig.4 sind die zu den Fig. 2 und 3 entwickelten Gedanken konsequent zur Ausbildung einer äußerst platzsparenden Speichermatrix weitergeführt. An den Kreuzungspunkten von Wort- und Bitleitungen befinden sich die Speicherzellen, von denen eine innerhalb des gestrichelten Teiles 25 näher bezeichnet ist.

Senkrecht wird ein Bitleitungspaar BQ, Bi zusammen mit der Anschlußleitung Vl über Metallisierungen zugeführt. Waagrecht verlaufen die Wortleitungen IVI, IVII in der Subkoüektorzonc N* bzw. in der Epitaxieschicht N1 der die kreuzgekoppelten Flipflop-Transistoren beherbergenden Isolationswanne. Das Potential VN wird in der Epitaxieschicht der zweiten Isolationswanne den weiteren Transistoren, nämlich den vertikalen Lese/Schreibtransistoren Γ3, TA und den lateralen Lasttransistoren 10,20 zugeführt. Wie aus dem Layout ersichtlich, liegen alle einem Wort gemeinsamen Speicherzellen in eineinhalb Isolationszonen. Die zweite Zone beherbergt also Teile der Speicherzellen gemäß F i g. 2 in zweifacher Ausführung für Zellen von zwei benachbarten Worten. Kreuzkopplung und Verbindung der Schaltungsteile gemäß F i g. 2 und 3 werden im Matrix-Layout durch Metallisierungen realisiert Grundsätzlich läßt sich die Anschlußleitung Vl in einem Layout für Speicherzellen gemäß Fig. 1 entweder parallel zur Wortleitung IV oder für den Bitleitungen SO, Bi legen. Im vorliegenden Ausführungsbeispie! erstreckt sich die Metallisierung für die Anschlußleitung Vl parallel für den Bitleitungen, was den Vorteil hat, daß die Serienbahnwiderstände der durch die Epitaxieschicht gebildeten Wortleitungen nicht stören. Darüber hinaus werden Leitungskreuzungen vermieden.

Im folgenden seien nunmehr die Maßnahmen erläutert, die erforderlich sind, um die vorstehend beschriebene, für Schreib/Lesebetrieb geeignete Speicherzelle erfindungsgemäß auch als Festwertspeicher betreiben zu können.

Im Schaltbild der Speicherzelle gemäß F i g. 1 äußern sich diese Maßnahmen darin, daß auf jeder Flipflop-Hälfte symmetrisch ein zusätzlicher, als Schaltelement dienender und zu den Flipflop-Transistoren Ti und Γ2 komplementärer Transistor S bzw. 5' eingefügt ist Die Kollektoren dieser Transistoren sind jeweils mit der Basis P 2 bzw. P3 und ihre Basen Ni jeweils mit dem Emitter der Flipflop-Transistoren verbunden. In Abhängigkeit von der gewünschten, latent zu speichernden Information ist entweder der Emitter des rechten oder des linken Transistors 5 bzw. S'über eine Leitung s mit der zugeordneten Bitleitung BO bzw. B1 verbunden. In der betrachteten Speicherzelle ist der Emitter beispielsweise des rechten Transistors 5 an die Bitleitung B1 angeschlossen, während die Verbindung zwischen dem Emitter des linken Transistors S'zur Bitleitung 50 fehlt Es ist also festzustellen, daß die für Festwertspeicherbetrieb latent gespeicherte Information durch gezielte Ladungsträgerinjektion zum Vorschein kommt die in Abhängigkeit von der Information über einen zusätzlichen Transistor S bzw. S' in die Basis des einen Flipflop-Transistors 7Ί bzw. T2 erfolgt Es werde angenommen, die Speicherzelle habe eine »1« gespeichert wenn der rechte Flipflop-Transistor Ti eingeschaltet ist Soll nun als verborgene Information in der

Speicherzelle ebenfalls eine »1« gespeichert sein, dann wird für die Personalisierung der Emitter PA des Transistors S über ein Leitungsstück 5 mit der Bitleitung B1 verbunden. Dabei wird man so vorgehen, daß der die schaltbare Unsymmetrie erzeugende Transistor 5 und ο der die Symmetrie bei normalem Schreib/Lesebetrieb wieder herstellende entsprechende Transistor 5'grundsätzlich vorgesehen sind, und daß dann die Personalisierung einer auf einem monolithischen Speichertyp angeordneten Vielzahl von Speicherzellen mit Hilfe einer speziellen Kontaktlochmaske vorgenommen wird. Dabei wird die Kontaktlochmaske so ausgebildet, daß mit ihrer Hilfe jeweils der Emitter des Transistors 5 mit der zugeordneten Bitleitung über ein Leitungsstück s verbindbar ist, der das gewünschte latente Bitmuster hervorruft.

Bei normalem Schreib/Lesebetrieb der Speicherzelle sind die Potentiale an Wort- und Bitleitungen immer so gewählt, daß die Basis-Emitterdiode der Transistoren S bzw. S'keinen wesentlichen Strom führt. Dadurch kann die Speicheranordnung unabhängig vom latenten Bitmuster betrieben werden. Soll nun aber das latente Bitinuster in die Speicheranordnung eingeschrieben werden, dann werden positive Impulse an die Bitleitungen ßO und B1 angelegt, so daß in jeder Speicherzelle jeweils der mit der zugeordneten Bitleitung verbundene Transistor S einen entsprechenden Strom in die Basis des zugeordneten Flipflop-Transistors Π bzw. TI injiziert und diesen Transistor einschaltet. Das Auslesen dieses latenten Bitmusters erfolgt wie bei normalem w Schreib/Lesebetrieb. Beim Auslesen der Information einer selektierten Zelle könnte sich jedoch der inverse Strom der als Schaltelemente dienenden Transistoren S, die zu den nicht selektierten Speicherzellen an demselben Bitleitungspaar gehören, negativ bemerkbar machen. Dieser Strom beeinflußt nämlich den Lesestrom in der Bitleitung, wodurch die Lesegeschwindigkeit verringert werden könnte. Dieser Effekt kann aber dadurch ausgeschaltet werden, daß die Emitter der als Schaltelemente dienenden Transistoren S nicht mit den w Bitleitungen derselben Speicherzelle, sondern mit Bitleitungen von benachbarten Speicherzellen des gleichen Wortes verbunden werden. Der parasitäre Strom in der selektierten Bitleitung kann dann verschwindend klein gemacht werden, indem während der Adressierung die Speicherzellen an den benachbarten Bitleitungen mit sehr kleinen Strömen betrieben werden. Diese Zellen können jedoch während der Leseoperation auch kurzzeitig ganz abgeschaltet werden, da sich infolge von Ladungsträgerspeicherung so die Information kurzzeitig hält.

Die Vorteile der erfindungsgemäßen Speicheranordnung liegen insbesondere darin, daß das latente Bitmuster bei Festwertspeicherbetrieb sehr schnell sichtbar gemacht werden kann, indem der Injektionsstrom entsprechend hoch gewählt wird. Außerdem ist gewährleistet daß die Symmetrie der Speicherzellen bei normalem Schreib/Lesebetrieb nahezu vollkommen erhalten bleibt

Der letztgenannte Vorteil ist insbesondere auch aus &o dem ausschnittsweise in Fig.4 dargestellten Layout einer innerhalb einer Speichermatrix angeordneten erfindungsgemäßen Speicherzelle zu ersehen. Die innerhalb des gestrichelt eingerahmten Bereiches 25 enthaltene Speicherzelle ist bereits im Zusammenhang mit dem normalen Schreib/Lesebetrieb beschrieben worden. Um die erfindungsgemäße Erweiterung dieser Speicherzelle um einen die Unsymmetrie bei Festwertspeicherbetrieb erzeugenden und um einen die Symmetrie bei Schreib/Lesebetrieb wieder herstellenden Transistor Sbzw. S'innerhalb der Struktur zu erreichen, wird lediglich zu jedem Flipflop-Transistor Ti, T2 ein komplementärer, lateraler Transistor 5, S' hinzugefügt. Diese zusätzlichen Transistoren entstehen, indem lediglich eine weitere, jeweils als Emitterzone PA bzw. P5 dieser Transistoren dienende Zone seitlich von den Basiszonen Pl bzw. P3 der Flipflop-Transistoren T2 bzw. Π in die gemeinsame, gleichzeitig die Emitterzonen der Flipflop-Transistoren und in die Basiszonen der zusätzlichen Transistoren bildende Epitaxieschicht N1 angebracht wird. Die Kollektorzonen der zusätzlichen Transistoren und die Basiszonen der Flipflop-Transistoren sind dabei identisch. Die zusätzlich einzubringenden Emitterzonen PA und P5 sind dabei direkt unter den zugeordneten Bitleitungen Bi, BO angeordnet. Daraus ist zu ersehen, daß die Personalisierung der Speicherzellen innerhalb einer Matrix beispielsweise durch Verwendung einer Kontaktlochmaske erfolgen kann, mit Hilfe derer die gewünschte einseitige Verbindung der Emitter der zusätzlichen Transistoren mit der zugeordneten Bitleitung erfolgen kann. Die einzige, bei Schreib/Lesebetrieb auftretende Unsymmetrie ergibt sich dann aus dem kurzen Kontakt 's zwischen der jeweiligen Bitleitung und der direkt darunterliegenden Emitterzone des die Unsymmetrie erzeugenden Transistors S. Als wesentlicher, weiterer Vorteil, ist festzuhalten, daß die zusätzlichen Transistoren ohne zusätzlichen Platzbedarf oder zusätzliche Prozeßschritte implementierbar sind.

Man ist bestrebt, die Metallisierung zum Zwecke der Personalisierung, also die Herstellung der Verbindung s zwischen den Bitleitungen und den Emitterzonen der zusätzlichen Schalttransistoren möglichst spät im Prozeßablauf vorzunehmen. Aus diesem Grund erweist sich die im folgenden beschriebene Metallisierung, die erst am Ende des gesamten Herstellungsprozesses für die Speicheranordnung vornehmbar ist und die mit sehr geringem Aufwand anzubringen ist als vorteilhaft. Dabei werden die Emitter PA und P5 sämtlicher Schalttransistoren 5 und S' gleichzeitig mit der Herstellung der die Schaltelemente der Speicherzellen verbindenden Leitungen in einer ersten Metallisierungsebene mit Kontakten versehen. Erst nach der abschließenden Passivierung der Halbleiterchips erfolgt dann die Personalisierung. Dabei werden in dei Passivierungsschicht mit Hilfe einer geeigneten, dem gewünschten latenten Bitmuster angepaßten Kontaktlochmaske die erforderlichen Verbindungen s zwischen auf die Passivierungsschicht aufgebrachten, eine zweite Metallisierungsebene bildenden Steuerleitung und den genannten Kontakten in der ersten Metallisierungsebene hergestellt Das latente Bitmuster wird dann durch gruppenweise oder gleichzeitige Ansteuerung der Steuerleitungen der zweiten Metallisierungsebene hervorgerufen. Auf diese Weise können die Halbleiterchips bis einschließlich der Passivierung vorgefertigt und dann personalisiert werden. Die Lieferzeit für Halbleiterchips definierter Personalisierung kann damit wesentlich verkürzt werden.

Hierzu 2 Blatt Zeichnungen

Claims (6)

Patentansprüche:

1. Monolithische, aus einer Vielzahl symmetrisch aufgebauter, bistabiler Speicherzellen bestehende Speicheranordnung, die sowohl als Lese/Schreibspeicher als auch als Festwertspeicher betreibbar ist, wobei für den Betrieb als Festwertspeicher an einer der festgelegten Schaltlage zugeordneten Seite jeder Speicherzelle ein eine schaltbare Unsymmetrie darstellendes Schaltelement und an der jeweils anderen Seite jeder Speicherzelle ein entsprechendes, aber nicht schaltbares, die Symmetrie der Speicherzelle bei Lese/Schreibbetrieb aufrechterhaltendes Schaltelement angeordnet ist und zur Personalisierung der die Unsymmetrie erzeugende Schalttransistor mit einer zugeordneten Steuerleitung verbunden und über diese gesteuert ist nach Patent21 65 729, dadurch gekennzeichnet, daß bei Speicherzellen aus kreuzgekoppelten, bipolaren Transistor-Flipflops die Schaltelemente aus zu den Flipflop-Transistoren (TX, T2) komplementären Schalttransistoren (S, S') bestehen, deren Koilektor-Basisstrecke zur Basis-Emitterstrecke des jeweils zugeordneten Flipflop-Transistors parallel geschaltet ist, und daß zur Personalisierung der die Unsymmetrie erzeugende Schalttransistor (S) über einen Emitter (P4) mit der Steuerleitung verbunden ist und über diese gesteuert einen Stromimpuls in die Basis (P2) des zugeordneten Flipflop-Transistors (T2) injiziert. jo

2. Monolithische Speicheranordnungen nach Anspruch 1, dadurch gekennzeichnet, daß als Steuerleitungen die Bitleitungen (BO, BX) des Speichers dienen.

3. Monolithische Speicheranordnungen nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Flipflop-Transistoren (TX, T2) mit in gemeinsamer Emitterzone (Ni) liegenden Basiszonen (P2, P3) und wiederum darin liegenden Kollektorzonen (N3+, /V4⁺), symmetrisch und vertikal ausgebildet sind und daß die Schalttransistoren (S, S') lateral ausgebildet sind und jeweils lediglich aus einer weiteren der Basiszone (P2, P3) der Flipflop-Transistoren (TX, T2) entsprechenden Emitterzone (P4, PS) bestehen, während ihre Basiszone mit der ^ gemeinsamen Emitterzone (N 1) und ihre Kollektorzone mit der jeweiligen Basiszone (P2, P3) der Flipflop-Transistoren identisch ist.

4. Monolithische Speicheranordnung nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß ^r>o die Bitleitungen (BO, Bi) über die jeweils zugeordneten Emitterzonen (P 4, P5) der Schalttransistoren (S, S') geführt sind und entsprechend der gewünschten Personalisierung über ein Kontaktloch bzw. Leitungsstück (s) damit verbunden sind oder nicht. «

5. Monolithische Speicheranordnung nach den Ansprüchen 1 und 3, dadurch gekennzeichnet, daß sämtliche Emitterzonen (P4, P5) der Schalttransistoren (S, S') in einer ersten Metallisierungsebene mit Kontakten versehen sind und daß die Personali- to sierung am fertigen Halbleiterchip durch Leitungszüge in einer zweiten Metallisierungsebene erfolgt, die über Kontaktlöcher mit den entsprechenden Kontakten verbunden sind.

6. Monolithische Speicheranordnung, nach den b5 Ansprüchen 1 bis 5, dadurch gekennzeichnet, daß zur Vermeidung parasitärer Ströme in selektierten Bitleitungen während einer Leseoperation die Emitter der die Unsymmetrie erzeugenden Schalttransistoren (s) mit Bitleitungen der in der Speichermatrix benachbarten Speicherzellen des gleichen Wortes verbunden sind und daß während der Leseoperation diese Speicherzellen dann mit nur geringem Strom betrieben oder völlig abgeschaltet werden.