DE2146905B2 - Datenspeicher, insbesondere monolithisch integrierter Halbleiter-Datenspeicher - Google Patents

Description

Die Erfindung bezieht sich auf einen Datenspei-

eher entsprechend dem Oberbegriff des Patentanspruches 1.

Mit stets zunehmender Mikrominiaturisierung integrierter Schaltungen für Halbleiter-Datenspeicher wächst die Schwierigkeit der Wärmeabfuhr, bedingt durch den Verbrauch elektrischer Leitung. Mit zunehmender Dichte der verwendeten Elemente in monolithisch integrierten Speicherschaltungen wird es wichtig, die Erwärmung herabzusetzen und dadurch die Vorrichtungen auf zulässiger Temperatur zu halten. Es ist bekannt, zur Verkleinerung des Leistungsverbrauchs für monolithische Speicherschaltungen während der aktiven Zeit der Zellen einen hohen Stromversorgungspegel anzulegen und einen geringen Pegel, wenn die Zellen im Ruhe- oder Wartezustand sind. So ist es möglich, die Zellen einerseits mit hoher Geschwindigkeit einzuschreiben oder auszulesen, andererseits den Durchschnittsleistungsverbrauch niedrig zu halten. Tn der deutschen Offeniegungsschrift 2 001530 beispielsweise ist ein Mehrpegelsystem beschrieben, bei dem der Speicher mit einem schwachen konstanten Strom versorgt wird, wenn die Zellen in Ruhe sind und eine geringe Leistung serbrauchen unrl wo eine einen starken Strom liefernde Spannung wirksam wird, wenn die Zellen aktiv sind und schnell arbeiten sollen. Diese Schaltung ist für den vorliegenden Datenspeicher verwendbar.

Die Packungsdichte und damit die Verlustleistung in einem monolithischen Speicherplättchen wird weiterhiii gesteigert, wenn die peripheren Schaltkreise, nämlich die Decodier- und Adressierschaltungen, die zu einer Speichereinheit gehören, auf demselben Plättchen untergebracht werden wie die Speicherzellen selbst. Für solche Vorrichtungen wurden Mehrpegelschaltungen nicht nur für die Speicherzellen selbst, sondern auch für die peripheren Schaltkreise entwickelt, wobei die peripheren Schaltkreise ebenfalls auf einem niederen Pegel oder völlig spannungsfrei sein sollen, wenn der Speicher in Ruhe ist. Ein solches System ist bereits in der deutschen Offeniegungsschrift 2 001 697 beschrieben.

Soll eine Mehrpegel-Stromversorgung sowohl für einen Datenspeicher als auch für die peripheren Schaltkreise vorgesehen werden, so müssen die Schaltzeiten derart aufeinander abgestimmt werden, daß die Adressenvignale am Speicher rechtzeitig zur Verfügung stellen. Da die peripheren Schaltkreise in Ruhestellung ebenfalls schwach oder gar nicht mit Strom versorgt sind, könnte eine Zeitverzögerung entstehen zwischen der Decodierung der Eingangssignale in den peripheren Schaltkreisen und dem Auftreten der Signale in der angewählten Speichcrleitung.

Der Erfindung liegt die Aufgabe zugrunde, einen monolithischen Datenspeicher zu schaffen, dessen

^fi5 Mehrpeeelstrornvcrsorgung für die peripheren Schaltkreise und die Speicherzellen optimal aufeinander abgestimmt ist. damit die Gesamtschaltung möglichst schnell arbeitet.

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Die Lösung der gegebenen Aufgabe ist im Patent- der einfacheren Beschreibung halber der Spannungsanspruch 1 gekennzeichnet. Vorteilhafte Ausgestal- zustand verschiedener PunkLe in der Schaltung vertungen sind in den Unter^nsprüchen beschrieben. standen, wobei der Zustand einer hohen Spannung

Damit werden die Vorteile einev wesentlichen Ge- eine binäre Eins und der einer niedrigen Spannung schwindigkeitserhöhung der gesamten Speicheran- 6 eine binäre Null darstellen.

Ordnung bei optimal aufeinander abgestimmter Mehr- Die Zusatzschaltung kann als aus vier Grundab-

pegelstromversorgung der Ansteuerungsschaltungen schnitten bestehend betrachtet weiden, von denen

und Speicherzellen und einer damit verbundenen jeder in den Fig. 2 A und 2 3 in einem gestrichelten

Herabsetzung der Verlustleistung erzielt. Kasten dargestellt ist. Die Plättchen-Wahlschaltung

Ausiührungsbeispiele der Erfindung sind in den io 35, die Verzögerungsschaltung 36, die Decodierschal-

Zeichnungen dargestellt und werden anschließend tung 37, welche 4 Echt-Komplemem-Generatoren 20

näher beschrieben. enthält, nämlich einen für jeden Signaleingang IFO

Es zeigt bis W 3, und die Leitungsadreß-Schaltungen 38. Jede

Fig. 1 in einem Diagramm einen Lageplan für die dieserLeitungs-Adreß-Schaltungen38 gehört zu einer

Anordnung mehrerer Halbleiterplättchen auf einem 15 Zeile von Zellen im Speicher. Da 16 Zeilen vorhan-

Substrat, wie z. B. einer Schaltkarte, den sind, hat jedes Plättchen 16 Leitungsadreßschal-

Fig. 2A und 2B zusammen ein Schaltbild eines tungen 38. Jede Zeile weist 8 Speicherzellen 39 auf,

Speichersund der Zusatzschaltungc η auf einem mono- die in 8 Spalten angeordnet sind und eine Speicher-

lithischen Plättchen in einem Ausführungsbeispiel, matrix bilden.

F i g. 3 ein Zeitdiagramm mit den Eingangsimpul- 20 Anschließend werden Aufbau und Arbeitsweise sen zum Plättchen und den Spannungspegeln an der Decodierschaltung 37 betrachtet, die 4 Echt-Ober- und Unterseite einer Zeile in der Speicher- Komplement-Generatoren 20 enthält, und zwar einen gruppe, für jeden der Dateneingänge W 0 bis W 3. Jeder die-

F i g. 4 in einer Tabelle die echten und komple- ser Generatoren 20 enthält 2 Transistoren 7 2 und 7 4

mentären Generator-Ausgänge, die zur Erzeugung 25 mit gemeinsamen Emitteranschluß, einen Transistor

des vorgewählten Datensignal-Eingabemusters für 71 zur wahlweisen Verbindung des Eingangssignals

jeder, der zu einer Speicherzellenzeile gehörenden vom Eingangsanschluß z.B. W'O mit der Basis des

Tore notwendig sind, und Transistors 7 2 und einen Transistor 7 3 zur wahl-

F i g. 5 ein Schaltbild eines anderen Ausführungs- weisen Verbindung des Kollektors des Transistors 7 2

beispieles eines Echt-Komplement-Generators. der 30 mit der Basis des Transistors 74. Der echte und der

jeden der in F i g. 2 B gezeigten Echt-Komplement- Komplementwert des an den Eingang W 0 angelegten

Generatoren ersetzen kann. binären Bit wird entsprechend von der Ausgangs-

Fig. 1 zeigt die Anordnung von Plättchen 10 auf klemme 22 (echt, WQ) und der Ausgangsklemme 23 einem Substrat oder einer Karte 11. Jedes der Platt- (komplementär, WG) abgenommen. Wenn das Plättchen 10 enthält eine Anordnung monolithisch inte- 35 chen im nichtgewählten oder nichterregten Zustand grierter Speicherzellen, sowie die anschließend im Zu- steht, d. h. kein Z-Impuls an die Eingangsklemme 21 sammenhang mit den F i g. 2 A und 2 B beschriebe- angelegt ist, ist die Basis des Transistors 7 5 unten, nen erforderlichen Adressier- und Zusatzschaltungen. und der Transistor leitet nicht. Entsprechend ist auch Das Substrat 11 kann eine gedruckte Schaltkarte sein. der Emitter des Transistors 7 5 unten. Demzufolge Jedes der Plättchen 10 ist vorzugsweise auf einem 40 ist der Eingang zu den Basen der Transistoren 1,2,3 keramischen Substrat befestigt, welches der Einfach- und 4 unten, und diese Transistoren leiten nicht. Das heit halber nicht dargestellt ist, das in die Schaltkarte führt dazu, daß die Kollektoren der Transistoren 7 2 11 eingesteckt werden kann. Bei der Stromversor- und 7 4 oben sind.

gung auf zwei Stufen, die bei der vorliegenden Erfin- Demzufolge ist das echte Ausgangssignal an der dung angewandt wird, bleiben die nichterregten Platt- 45 Klemme 22 oben oder der Zustand einer binären chen auf einer gegebenen Karte Il bei niedriger Ein> vorhanden und das komplementäre Ausgangs-Stromzufuhr, bis eine Information in eine oder meh- signal an der Ausgangsklemme 23 ist ebenfalls oben rere Speicherzellen auf dem Plättchen geschrieben oder auf binär Eins. Demzufolge liefern alle 4 Echtoder aus diesem gelesen werden «oll. Soll dieser Vor- Komplement-Generatoren 20 Ausgangssignale für gang stattfinden, werden zwei Spannungssignale X 5° binär Eins, und alle Eingänge für die Decodier-Ver- und Y, die in der Zeittabelle der Fig. 3 dargestellt bindungsschaltung 24 stehen ebenfalls auf binär Eins sind, gleichzeitig an ausgewählte X- und Y-An- oder auf ihrem oberen Pegel. Während also die Deschlüsse auf der Schaltkarte 11 angelegt. In F i g. 1 codierschaltungen nicht erregt sind, liegt in jedem wird z. B. das Z-Signal an die erste Spalte und das dieser Generatoren ein oberes Ausgangssignal vor, Y-Signal an die erste Zeile angelegt. Dadurch wird 55 obwohl in den Echt-Komplement-Gcneratoren 2G nur das Plättchen 10' erregt. Die Erregung des Platt- kein Strom verbraucht wird. Während dieser nichtchens 10' wird durch die Decodier- und Adressier- erregten Periode wird vor dem Anlegen eines Stromes schaltung festgelegt, die für diesen Zweck konven- an die Decodierschaltung ein binäres Eingangssignal tionellcr Bauart sein kann, keinen Teil der vorliegen- welches die gewählte Zeile darstellt, an die 4 Ein den Erfindung bildet und daher nicht genauer dar- ^6o gangsklemmen W 0 bis W 3 angelegt. Diese Impuls« gestellt ist. Unter der Annahme, daß das Plättchen sind in der Zeittabelle der Fig. 3 durch den Im 10' erregt ist, wird anschließend auf die Fig. 2 A puls W_n gezeigt, der den Eingang darstellt, wenn eini und 2 B Bezug genommen, die die Speicheranordnung binäre Eins an einen Anschluß angelegt wird. De und die Zusatzschaltung auf dem Plättchen 10' oder Impuls W_n stellt eine binäre Null dar. Gemäß Dar irgendeinem anderen Plättchen 10 zeigen. 65 stellung in Fig. 3 werden die Impulse W_n oder W,

Da die in den Fig. 2 A und 2B gezeigte Schal- während des nichterregten Zustandes an die Ein

tung in ihrer Charakteristik digital oder nichtlinear gangsklemme angelegt und während des einen hohe

ist. wird unter den Ausdrücken »oben« und »unten« Strompegel aufweisenden erregten Zustandes de

Spcicherplättchcns aufrechterhalten. Die Impulse W₁. und W_n' werden durch eine geeignete Computer-Adressierschaltung erzeugt, und das diese Impulse erzeugende Adressiersystem bildet, keinen Teil der vorliegenden Erfindung.

Anschließend werden die Vorgänge in einem Ec'nt-Komplemcnt-Gencrator betrachtet, die bei Anlegen des hohen Strompegels an das Plättchen ablaufen. Wenn der Tmpuis X an den Anschluß 21 angelegt wird, geht die Basis des Transistors 7"S hoch und dci Transistor 7" 5 wird leitend. Der Emitter von 7 5 ist dann ebenfalls oben. Wenn ein Eingangssignal für binär Eins am Anschluß W 0 (Impuls W_n) anliegt, ist der Emitter des Transistor 7 1 oben. Demzufolge ist T 1 nicht leitend und bringt die Basis von T 2 nach oben, so daß dieser Transistor leitend wird. Dadurch wiederum wird der Emitter des Transistors 7 3 nach unten gebracht. 7" 3 wird leitend und bringt dadurch die Basis von 7" 4 ebenfalls nach unten, wodurch 7 4 nicht-leitend wird. Wenn also das Eingangssignal für den Anschluß HO für eine binäre Eins oben ist, ist auch das echte Ausgangssignal nn der Klemme 22. abgenommen am Kollektor des nichtleitenden Transistor; /'4, oben, und das Komplcmcntär-Ausgangssignal am Anschluß 23. abgenommen vom Kollektor des Transistors 7 2 ist unten.

Wenn umgekehrt der an den Anschluß 21 angelegte Impuls X oben und der an die Eingangsklemme WQ angelegte Datenimpuls unten ist (Tl'..' in Fig. 3). wird der Transistor 7 1 leitend, die Transistoren 7'2 und 7" 3 nicht;.iiend und der ι ■ au.'.stör 7 4 leitend. Dadurch wird ein niedriges Ausgangssignal am Echt-Anschluß 22 und ein hohes Ausgangssignal am Komplemcntäranschluß 23 erzeugt.

Anschließend wird die Verbindung des Einganges der 4 Echt-Komplement-Generatorcr; untereinander mit der Lcitungsadreß-Schallu?ⁱg38 betrachtet, die zu jeder der 16 Zeilen gehört. Die 8 Ausgänge TCO. TTTl. Hl. TTX W2. Wl. V 3 und ΤΓ3 werden auf die Decodier-Verbindungsschaltung 24 geleitet, die ihrerseits wieder die verschiedenen Kombinationen der 8 Ausgänge der Dccodierschalmng 37 mit jedem der Tore in den 16 Lcitungsadrcß-Schallungen 38 verbindet, die zu den 16 Zeilen im Speicher gehören. Die Kombination der Decodicr-Ausgangssignale, die an jedes der 16 Tore angelegt wird, soll so gewählt sein, daß nicht an zwei Tore dieselbe Signalkombination angelegt wird. Die Tore 7101 und 7116. die in den 1^: ic, 2 Λ und 2 B dargestellt sind, gehören zur 1. und /ur Ki. Zeile. Die Tabelle in Fig. 4 zeigt die Kombination der Ausgangssignalc von den Generatoren in der Dccodierschaltung 37. die an jedes dieser Tore angelegt wird. Das Tor 7 101 empfängt z. B. die folgenden Eingangssignale: H '3. weiches de ι Komplement ärauscang des Echt-Komplcment-Generators ist. der zu dem Eingang W3 gehört, sowie die Signale Ii'2. Ii'1 und ifo, die die echten Ausgänge von den Generatoren sind, die zu den entsprechenden Eingängen H'2. W\ und WO gehören.

Jedes der Tore. z. B. das Tor 7 101, gestattet, eine hohe Spannung nur an die Zellen in der zugehörigen Zeile anzulegen, wenn alle 4 Eingangsanschlüsse 40 oben sind und wenn das Lcitsignal an den Anschluß 28 angelegt wird. Dieses Lcitsignal entsteht, wenn zur Betätigung des Plättchens c-in hoher Strompegcl nn die Klemmen A" und Y der Wahlschaltung 35 und der Verzögerungsschaltung 36 gelegt wird. Befindet sich das Plättchen im nichterregten Zustand, d Ii. mit niedriger Stroniführung. so liegt an dem Leilan^ehluß 28 kein hohes Signal an. Während des erregten Zustandes führt das Plättchen einen hohen Strom und nur ein Eingangssignal an den Eingangsklemmcn HO. :■ Wl. Wl und IV3 bringt alle 4 Anschlüsse eines bestimmten Tors in den oberen Zustand. Da zum Beispiel die mit dem Tor 7i01 gekoppelten Gcnerator-Aiisgangsansclilüssc TFJ, JT'2, Wl und WO sind, muß der Generator-Eingangsanschluß H'3 unten sein, so

to daß sein Komplementär-Ausgangsanschluß Wi oben ist. und die Generator-Eingangsanschlüssc Wl. Wi and HO müssen oben sein, damit die echten Generator-Ausgangsanschlüssc Wl, Wl und HO ebenfalls oben sind. Dic-e Kombination von Eingangssignalen zum Generator 20 erzeugt eine obere Stellung der 4 Eingänge 40 ausschließlich bei Tor 7 101. Kein anderes Tor hat alle 4 Eingänge oben.

Andererseits wurde vorher beschrieben, daß bei .Anlegen eines niedrigen Stromes im nichterregten Zustand des Plättchens alle 8 Ausgänge von den 4 Generaloren in der Deeodierschaltung 37 oben »-Ind. Demzufolge sind alle 4 Eingänge 40 eir,es jeden u Tore 7101 bis 7116 in diesem Zustand des PlIUichens ebenfalls oben. Da jedoch in diesem Zustand kein Lcitsignal 28 angelegt ist. wird keines der Fore betätigt und gestattet nicht das Anlegen einer höheren Spannung zur Versorgung der zugehörigen Leitungen. Bei Betätigung des Plättchens durch Anlegen von Impulsen X und Y werden zunächst die EcIu-Komplement-Generatoren 20 erregt, und wenn sieb die Eingänge zu den 4 Eingangsklemmcn dcv Schaltung so \erhal'en wie oben beschrieben, befinden sich nur die 4 Eingänge 40 des Tores 7101 oben, wenn der Lcilimpuls 28 angelegt wird. Auf diese Weise sind alle Eingänge zum Tor der Wahlleitung bei Erregung des Plättchen'; direkt oben, und es entsteh; kein Zeitverlust, den man zu erwarten hätte, wenn alle Eingänge 40 während der nichterregten Periode des Plättchens unten sind. Die Zeitersparnis liegt zwischen i0 und 15 ns in einer Zcilenwahl bei Erregung des Plättchens. Gemäß Darstellung in den Fig. 2 A und 2 B besteht die Schaltung der Speicherzelle 39 aus über Kreuz gekoppelten Doppel-Emitter-Transisioren 7 62 und 7 63. bei denen je ein Emitter mit dem Emitter des anderen Transistors gekoppelt ist. Die Funktion dieser Zellen ist beschrieben in den USA.-Patenten 3 423 737 und 3 505 573. Wenn die Zellen mit zwei Strompegeln gespeist werden, wird durch den Spannungspegel auf der Wort-Oberleitung (HT) 30 der erregte oder nichierregte Zustand der Zelle bestimmt. Gemäß Darstellung in Fig. 3 führt die Leitung 30 eine Spannung von 0.9 V. wenn die Zelle nicht erregt ist und von 1,9 V. wenn die Zelle erregt ist. Um jedoch Informationen zu lesen oder in die Zelle zu sehreiben, muß die Spannung auf der Wort-Unterleitung (H⁷B) 31 von etwa 0.1 V im nichterregten Zustand auf etwa 1.5 V im erregten Zustand angehoben werden.

I'm sicherzustellen, daß die in den erregten Zellen

fio gespeicherte Information nicht verlorengeht, muß die Leitung 30 vor der Leitung 31 auf ihren oberen Spannungspegcl gebracht werden und noch darauf bleiben, wenn die Leitung 31 wieder auf den nichterregten Spannungszustand gesenkt wird. Wenn die Spannung auf der Leitung 31 diese auf der Leitung 30 einmal übersteigt, geht die in den /'.eilen gespeicherte Information wahrscheinlich verloren. Ihn das zu vermeiden, ist im Bei rieb der Plättclicn-Wahlsclialtuns 35.

der Verzögerungsschaltung 36 und der Leitungs-•dreßschaltung 38 eine entsprechende Verzögerung derart vorgesehen, wie aus der Zeittabelle in F i g. 3 ersichtlich. Die Hochspannung auf der Wortunterleitung 31 beginnt, nachdem die Hochspannung an die Wortoberleitung 30 angelegt wurde und endet vor Beendigung der Hochspannung auf der Wortoberleitung.

Im Zusammenhang mit den F i g. 2 A und 2 B wird anschließend beschrieben, wie das Plättchen erregt Wird, wie die Leitsignale angelegt und die entsprechenden Verzögerungen hergestellt werden, um das Signal auf der Wortunterleitung WB zu dem Signal huf der Wortoberleitung WT in Beziehung zu setzen. Wenn das Plättchen angewählt wird, wird ein AT-Si-Jmal an die Anschlüsse 25 und 26 und ein Y-Signal fen den Anschluß 27 angelegt. Die Basis des Transistors 715 wird hochgebracht und dadurch der Transistor leitend gemacht. Dadurch wird der Knotenpunkt 34 am Emitter von Γ15 hochgebracht Und die Basis des Transistors 721, wodurch Γ21 leitend wird. Der Emitter von Γ21 bringt wiederum den Leitanschluß 28 zum Tor Γ101 hoch. Bei verschiedenen Transistoren der in den Fig. 2A und 2B gefceigten Schaltung ist die Basis mit dem Kollektor kurzgeschlossen, so daß der Transistor als Diode funktioniert und die Basis-Emitter-Verbindung die Diodenverbindung darstellt.

Es wurde bereits beschrieben, daß bei Anlegen des AMmpulses an den Anschluß 25 die Basis des Transistors Γ15 hoch ist und damit den beschriebenen Weg gestattet. Damit die Basis des Transistors Γ15 oben ist, muß der Transistor Γ13 jedoch nichtleitend sein. Das ist jedoch nur der Fall, wenn der Y-Impuls an den Eingang 27 gleichzeitig mit dem Anlegen des »Y-Impulses am Eingang 25 angelegt wird. Durch Anlegen des Y-Impulses geht die Spannung am Anschluß 27 fast auf Erdpotential zurück. Bei diesem Schaltzustand nimmt der größte Teil des Stromes vom Anschluß 25 seinen Weg zur Erde über den Widerstand R 14, die Transistoren 710 und 79 zum Anschluß 27, weil der andere Weg zur Erde über die Transistoren 711 und 712 und die Basis-Emitter-Verbindung des Transistors 714 verlaufen würde. Da bei diesem zweiten Weg drei Diodenverbindungen gegenüber zwei Diodenverbindungen im ersten Stromweg zu kreuzen waren, fließt der meiste Strom über den zuerst beschriebenen Weg. Da nur ein kleiner Strom über die Transistoren 711 und 712 fließt, ist das Eingangssignal zur Basis des Transistors 714 unten, der Transistor 714 nichtleitend und sein Kollektor somit oben. Demzufolge ist der Emitter des Transistors 713 oben und 713 leitet nicht.

Anschließend wird die Auswirkung eines hohen Leitsignals am Leitanschluß eines Transistors, wie Z. B. des Transistors 7101, betrachtet. Wenn das Signal am Anschluß 28 hochgeht und einer der 4 Eingangsanschlüsse 40 unten ist, wird 7101 leitend, und der Knotenpunkt 41 liegt unten. Der Transistor 720 leitet nicht, und die Wortoberleitung 30 bleibt auf dem nichterregten oder nichtgewählten niedrigen Spannungspegel von 0,9 V. Wenn andererseits im Falle einer gewählten Leitung alle 4 Eingangsanschlüsse 40 zum Tor 7101 oben sind, leitet 7101 rieht, der Knotenpunkt 41 geht mit einem Potential tioch und macht den Transistor 720 leitend, dieser (überbrückt den Widerstand R 25 und die Wortoberleitung 30 wird an die 2-Volt-Vorspannungsquelle am Anschluß 42 angeschlossen über den Transistor 720 und steigt auf den Erregungspegel von 1,9 V an. Es wurde bereits gesagt, daß die Erregung der Wortunterleitung 31 auf ihr höheres Potential von 1,5 V so verzögert wird, daß die Spannung auf dieser Leitung erst ansteigt, wenn die Vorderkante des Impulses auf der Wortoberleitung angestiegen ist, wie es in dem Zeitdiagramm der Fig. 3 dargestellt ist. Diese Verzögerung wird wie folgt erreicht. Der Transistor

ίο 718 leitet normalerweise und sein Kollektor ist unten, und demzufolge auch das Potential auf der Leitung 31. Um diese Spannung auf der Leitung 31 auf ihren oberen Pegel zu bringen, muß der Transistor 718 nichtleitend werden. Eine Verzögerungsschaltung stellt sicher, daß der Transistor 718 erst nichtleitend gemacht wird, wenn das Signal auf der Wortoberleitung 30 auf seinen oberen Pegel gebracht wurde. Um 713 nichtleitend zu machen, muß 717 leitend gemacht werden. Wenn 720 leitend ist, wird die Basis von 717 hochgebracht. Der Transistor 717 wird jedoch erst leitend, wenn sein Emitter unten ist. Der Zustand des Emitters von 717 wird durch den Y-Eingangsimpuls gesteuert, um sicherzustellen, daß 717 erst leitend wird, wenn das Signal auf der Wortoberleitung seinen höheren Pegel erreicht hat. Wenn der Y-Impuls an den Anschluß 27 und der A'-lmpuls an den Anschluß 26 in der Verzögerungsschaltung 36 angelegt werden, wird der Transistor 722 leitend gemacht. Der Emitter von 722 und demzufolge die Basis von 76 sind oben. Gleichzeitig hat der Y-Impuls den Emitter von 76 nach unten gebracht und den Transistor 76 dadurch leitend gemacht. Daher ist die Basis von 77 unten und 77 nicht leitend.
Die Basis des Transistors 78 ist oben und der Transistor 78 leitend. Der Kollektor von 78 geht herunter und bringt dadurch den Emitter des Transistors 717 nach unten. Der Transistor 717 nimmt den oben erwähnten leitenden Zustand ein, der nötig ist, um die Wortunterleitung 31 auf den für Lese- und Schreiboperationen notwendigen Pegel anzuheben. Dieser aus dem Anlegen der X- und Y-Signale über die Transistoren 6, 7, 8,17 und 18 resultierende Weg liefert relativ zu dem Schaltungsweg, der zum Anheben der Spannung auf der Wortoberleitung 30 notwendig ist, eine Verzögerung, die ausreicht, um die Vorderkante des hohen Spannungsimpulses auf der Wortunterleitung immer hinter der Vorderkante des hohen Spannungsimpulses auf der Wortoberleitung gemäß Darstellung in Fig. 3 herlaufen zu lassen.

Um sicherzustellen, daß die Wortunterleitung 31 vor der Wortoberleitung 30 auf ihren nichterregter Pegel gesenkt wird, ist der Y-Impuls kürzer als dei ΛΓ-Impuls. In dem Zeitraum, der zwischen dem Ende des Y-Impulses und dem Ende des Z-Impulses liegt stellt eine weitere Schaltung sicher, daß die Wortunterleitung 31 auf ihren unteren Spannungspege vor der Wortoberleitung 30 abfällt. Diese Schaltuns wird über die Spannungspegel an den Knotenpunkter 33 und 34 gesteuert und ist so angeordnet, daß di< Spannung am Knotenpunkt 34 nicht abfallen kann bevor die Spannung am Knotenpunkt 33 ansteigt. D: der Emitter des Transistors 717 und somit die Span nung am Knotenpunkt 33 ansteigen müssen, wem die Spannung auf der Wortunterleitung 31 abfällt muß die Spannung auf der Leitung 31 abfallen, bevo sie am Knotenpunkt 34 und somit auf der Leitung 3( abfällt. Wenn der Y-Impuls verschwindet, wird Ti

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nichtleitend und macht dadurch Tl leitend, da der X-Impuls noch über den Transistor T22 angelegt ist. Das führt dazu, daß der Transistor TS nichtleitend wird, d. h. der Kollektor von TS und somit die Spannung am Knotenpunkt 33 hoch ist. Dadurch kommt der Emitter von T17 hoch, macht T17 nichtleitend und Γ18 leitend, wodurch wiederum die Spannung auf der Wortunterleitung 31 herunterkommt. Gleichzeitig geht auch der an den Knotenpunkt 33 angeschlossene Emitter von Γ10 hoch. Da der andere Emitter von Γ10 bereits oben ist weil sich ja der Transistor Γ9 aufgrund der Entfernung des Y-Impulses im nichtleitenden Zustand befindet, wird Γ10 nichtleitend. Der noch anliegende A'-Impuls resultiert im Aufbau eines Stromweges über die Transistoren 11 und 12, wodurch die Basis von Γ14 hochgebracht wird. Dadurch wird Γ14 und somit auch Γ13 leitend und bringen ihrerseits wieder die Basis des Transistors Γ15 herunter und schalten diesen Transistor ungeachtet des andauernden Z-Impulses ab. Da die Spannung am Knotenpunkt 34 unten ist, kehrt die Woi!oberleitung 30 auf ihren niedrigen, nichterregten Pegel zurück.

Wenn eine Zeile einmal gewählt ist und das höhere Potential zur Erregung dieser Zeile angelegt ist, erfolgt das Schreiben in und das Lesen aus einer bestimmten Zelle der erregten Zeile durch Anlegen entsprechender Signale an die zu der Zelle gehörenden Leitungen 43 und 44 in der Art, die im USA.-Patcnt 3 423 737 beschrieben ist. Die Wahl einer entsprechenden Zelle oder Spalte erfolgt durch die Decodierschaltung, z. B. die Decodierschaltung 37, die an 8 Spalten durch ein Decodier-Verbindungsnetzwerk, ähnlich dem Netzwerk 24, angeschlossen ist. Der einzige Unterschied besteht darin, daß anstelle

ίο von 16 Zeilen nur 8 Spalten gewählt werden.

Anschließend wird ein weiteres in F i g. 5 gezeigtes Ausführungsbeispiel des Echt-Komplement-Generators beschrieben. Diese Schaltung kann anstelle des Echt-Komplement-Generators 20 gesetzt werden und funktioniert genauso. Wenn kein Impuls an die Anschlüsse SO und 51 angelegt wird, sind alle Transistoren nichterregt und die Spannung an den Ausgangsklemmen 52 und 53 hoch. Somit sind W_n und W_n oben. Wenn der A'-Impuls an die Anschlüsse 50

ao und 51 angelegt wird und ein positives Eingangssignal am Eingangsanschluß 54 liegt, dann werden die Transistoren Γ40 und 741 leitend. Der Transistor Γ42 ist nichtleitend und der leitende Transistor T 43 bringt den KompJementanschluß 53 herunter, wodurch Γ44 nichtleitend wird und das Signal am Echt-Anschluß 52 heraufbringt.

Hierzu 1 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Datenspeicher, insbesondere monolithisch integrierter Halbleiter-Datenspeicher, mit Mehrpegelstromversorgung und mit matrixförmig angeordneten Speicherzellen mit einer Schaltungsanordnung zum Erzeugen von Impulsen bestimmter Pegel sowie mit einer Auswahlschaltungsanordnung zum Anlegen dieser Impulse an eine bestimmte Matrixleitung, dadurch gekennzeichnet, daß die Auswahischaltungsaiiordnung aus mehreren Leitungsadreßschaltungen (38) besteht, die derart aufgebaut sind, daß sie ein Tor (TlOl) enthalten, welches so gesteuert ist, daß einerseits bereits vor Beginn eines Zugriffs auf eine Speicherzelle (39) seine Eingänge (40) mit Datenimpulsen (W_n, W_n, Fig. 3) beaufschlagt und bis nach Beendigung des Zugriffs aufrechterhalten werden, und daß andererseits bei einem Zugriff die Impulse bestimmten Pegels dann an die Speicherzellen (39) einer ausgewählten Matrixleitung gelegt werden, wenn das Tor (T 101) sowohl mit Datenimpulsen (W_n, W_n) als auch über einen Anschluß (28) mit einem von Matrixleitungsauswahlimpulsen(AT und Y, Fig. 3) gesteuerten Leitsignal beaufschlagt ist, und daß die Auswahlschaltungsanordnung ferner aus einer Decodierschaltung (37) besteht, die derart aufgebaut ist, daß sie Echt-Komplement-Generatoren (20) enthält, die so ausgebildet sind, daß die bereits vor dem Anlegen eines X-Wahlimpulses an den Signaleingängen (H⁷O, Wl, W 2, Wi) liegenden Datenimpulse (W_n, W,,') an den Ausgangsklemmen (22, 23) diesen entsprechende und dazu komplementäre Impulse bilden, mit welchen über eine Dekodierverbindungsschaltung (24) alle Tore (7101 bis 7116) beaufschlagt werden, und daß bei Anlegen des AT-Wahlimpulses dann nur das ausgewählte Tor mit diesen Datenimpulsen (H',,, W_n') beaufschlagt bleibt, die nicht ausgewählten Tore jedoch abgeschaltet werden.

2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Komplementgeneratoren (20) ein Paar Transistoren mit gemeinsamem Emitter (7 2, 7 4) enthalten, deren einer Kollektor mit der Basis des anderen Transistors so verbunden ist, daß jeweils nur ein Transistor leitend sein kann, und daß von einem dieser Transistoren das dem Datenbit entsprechende Signal, und vom anderen das Komplementärsignal abgegriffen ist.

3. Datenspeicher nach Anspruch 1, in dem jede Speicherzelle ein Paar über Kreuz gekoppelte Doppelemittertransisloren (7 62, 7 63) aufweist, wobei ein Emitter e^;nes Transistors mit einem Emitter des anderen Transistors verbunden ist, dadurch gekennzeichnet, daß der Wechsel von einem Stromversorgungspegel auf den anderen gegenüber einer an dieser Verbindung liegenden Zuleitung (31) wirksam ist.

4. Datenspeicher nach Anspruch 1. gekennzeichnet durch Schaltmittel (7 20), die durch die Tore (IOD beeinflußt den Stromversorgungspegel für die Speicherzellen (39) umschalten, sowie durch Verzögerungsmittel (7 7, 7 8), die die Pcgelumschallung in einer Richtung verzögern.

5. Datenspeicher nach Anspruch 1. dadurch gekennzeichnet, daß die Speicherzellen und die zugehörigen Decodier- und Adressierschaltungen auf demselben monolithischen Speicherplättchen untergebracht sind.