DE2145955C

DE2145955C - Voice-protected, frequency-selective signal receiver for telecommunications, in particular telephone systems

Info

Publication number: DE2145955C
Application number: DE19712145955
Authority: DE
Inventors: Dietmar 8192 Geretsried; Rother Klaus-Dieter Dipl.-Ing. 8000 München Hammerl
Original assignee: Siemens AG
Current assignee: Siemens AG
Filing date: 1971-09-14
Publication date: 1973-07-26

Description

stände, die sich im gleichen Abstand, aber in verschiedener Richtung vom Nulldurchgang der Zählvorrichtung befinden, Steuerimpulse an eine logische Verknüpfungsschaltung weitergegeben werden, die abhängig von Art und Reihenfolge der Steuerimpulse entscheidet, wann ein Sperrkriterium abzugeben ist. Der Vorteil der erfindungsgemäßen Anordnung besteht darin, daß nur eine Zählvorrichtung benötigt wird. Es brauchen keine Zählerstände gespeichert zu werden, wodurch der Schaltungsaufwand gering gehalten wird. Da das Tastverhältnis mit Hilfe einfacher binärer Aussagen, die bei Überschreiten einer vorangestellten Differenz entstehen, überprüft wird, können ohne große Änderungen zulässige Unterschiede zwischen Impuls- und Pausendauer digital vorprogrammiert werden.stands at the same distance but different Direction from the zero crossing of the counting device are located, control pulses to a logic Logic circuit are passed on, depending on the type and sequence of the control pulses decides when to submit a blocking criterion. The advantage of the arrangement according to the invention is that only one counting device is required. No meter readings need to be saved , whereby the circuit complexity is kept low. Because the duty cycle using easier binary statements that arise when a preceding difference is exceeded is checked, can digitally allow differences between pulse and pause duration without major changes be preprogrammed.

Die Erfindung wird im folgenden an Hand der Figuren eingehender beschrieben.The invention is described in more detail below with reference to the figures.

F i g. 1 zeigt ein Ausführungsbeispiel eines gemäß der Erfindung sprachgeschümen Zeichenempfängers für einen Zweigruppencode;F i g. 1 shows an embodiment of a character receiver that is linguistically designed according to the invention for a two group code;

F i g. 2 bis 9 zeigen die Funktionen der logischen Ve r knüpf ungsschaltung;F i g. 2 through 9 show the functions of the logic circuit;

Fig. 10 zeigt ein Ausführungsbeispiel gemäß der Erfindung, bestehend aus einer zyklisch arbeitenden Zählvorrichtung und einer logischen Verknüpfungsschaltung. Fig. 10 shows an embodiment according to the invention, consisting of a cyclically operating Counting device and a logic combination circuit.

In F i g. 1 ist das Prinzipschaltbild eines Wählkennzeichenempfängers für Fernsprechanlagen dargestellt, der für einen Zweigruppencode ausgelegt ist. Das empfangene Zeichen gelangt zunächst zu einem Eingangsverstärker V, wonach es zur Trennung seiner beiden Frequenzgruppen den Gruppenziffern B A und B B zugeführt wird. Im Anschluß an die Gruppenfilter sind Begrenzerschaltungen L A und Ί B vorgesehen, die die jeweilige Zeichenspannung in eine Rechteckspannung konstanter Amplitude umformen. Diese Rechteckspannung gelangt an die Kanalfilteranordnungen F A und F B, denen nicht dargestellte Nutzsignaldetekloren zugeordnet sind, die aus den Wechselspannungssignalen Gleichspannungssignale bilden. Bei einem echten Zeichen spricht in der oberen K.analgruppe A und in der unteren Kanalgruppe B jeweils nur ein Signaldetektor an, und einer der vier Nutzsignalausgänge pro Gruppe wird aktiviert. Gleichzeitig werden die am Ausgang der E^grenzerschaltungen L A und L B anliegenden Rechteckspannungen den Prüfschaltungen PA und PB zugeführt. Die Nutzsignalausgänge der beiden Kanalfilteranordnungen und die Ausgänge der Prüfschaltungen werden einem gemeinsamen Zeichenausgabeteil ZA zugeführt.In Fig. 1 shows the basic circuit diagram of a dialing code receiver for telephone systems, which is designed for a two-group code. The received character first arrives at an input amplifier V, after which it is fed to the group digits BA and BB to separate its two frequency groups. Following the group filter, limiter circuits LA and Ί B are provided, which convert the respective symbol voltage into a square-wave voltage of constant amplitude. This square-wave voltage arrives at the channel filter arrangements F A and F B, to which useful signal detectors (not shown) are assigned, which form DC voltage signals from the AC voltage signals. In the case of a real character, only one signal detector responds in the upper channel group A and in the lower channel group B , and one of the four useful signal outputs per group is activated. At the same time, the square-wave voltages present at the output of the E ^ limiter circuits LA and LB are fed to the test circuits PA and PB. The useful signal outputs of the two channel filter arrangements and the outputs of the test circuits are fed to a common character output part ZA.

Fig. 2 zeigt ein echtes Zeichen ohne Störfrequenzen mit der Gesamtperiode T. Da keine Störfrequenzen vorhanden sind, ist die Länge der Hatbperiode T1 gleich der Länge der Halbperiode T 2. F i g. 3 zeigt die Arbeitsweise der Prüfschaltung für das in Fig.2 dargestellte Zeichen. Bei Beginn der Impulsdauer wird der Zähler gestartet und zählt in Vorwärtsrichtung, bis das Ende der Impulsdauer erreicht ist. Mit Beginn der Impulspause zählt der Zähler rückwärts bis zum Ende der Impulspause. Bei gleicher Länge von Impulsdauer und Impulspause erreicht der Zähler nach Ablauf der Gesamtperiode T wieder seinen Ausgangszustand. Durch läuft der Zäuisr also zweimal hintereinander die obere Auswerteschwelle G1, so wird das zu prüfende Zeichen als echt erkannt. Die obere Auswerteschwelle G 1 sowie die untere Auswerteschwclle G 2 sind so gewählt, daß kleine Abweichungen vom Tastverhältnis 1 :1 nicht zu einer "Sperrung der Zeichenauswertung führen. Das Zeichen wird somit als echi erkannt, wenn der Endstaiul des Zählers nach zweimaligem Durchlaufen der oberen Auswerteschwelle G 1 zwischen der unteren Auswerteschwelle G 2 und der oberen Auswerteschwelle G 1 liegt.2 shows a real character without interference frequencies with the total period T. Since there are no interference frequencies, the length of the hat period T 1 is equal to the length of the half period T 2. F i g. FIG. 3 shows the operation of the test circuit for the character shown in FIG . At the beginning of the pulse duration, the counter is started and counts in upward direction until the end of the pulse duration is reached. When the pulse pause begins, the counter counts down to the end of the pulse pause. With the same length of pulse duration and pulse pause, the counter returns to its initial state after the total period T has elapsed. If the fence runs through the upper evaluation threshold G1 twice in a row, the character to be checked is recognized as genuine. The upper evaluation threshold G 1 and the lower evaluation threshold G 2 are selected so that small deviations from the duty cycle 1: 1 do not lead to a "blocking of the character evaluation. The character is thus recognized as echi if the end of the counter has passed through twice the upper evaluation threshold G 1 lies between the lower evaluation threshold G 2 and the upper evaluation threshold G 1.

F i g. 4 zeigt ein Zeichen mit Störfrequenzen ίο (simuliertes Zeichen), bei welchem die Impulsdauer T1 größer ist als die Impulspause T 2. Aus der zugehörigen Fig. 5 läßt sich entnehmen, daß in diesem Falle die obere Auswerteschwelle G1 nur einmal durchlaufen wird. Das Zeichen wird von der Prüfschaltung nicht als echt erkannt.F i g. 4 shows a character with interference frequencies ίο (simulated character), in which the pulse duration T 1 is greater than the pulse pause T 2. From the associated FIG. 5 it can be seen that in this case the upper evaluation threshold G1 is passed through only once. The test circuit does not recognize the character as genuine.

F i g. 6 zeigt ein Zeichen mit Siörfrequenzen. bei welchem die Impulsdauer T) kleiner als die Impulspause Tl ist. Aus der zugehörigen Fig. 7 läßt sich entnehmen, daß in diesem Falle die obere Aus ao werteschwelle Gl zwe'.ual hintereinander durchlaufen wird, daß aber zusätzlich die untere Auswerteschwelle Gl durchlaufen wird. Das anschließende Durchlaufen der unteren Auswerteschwelle G 2 veranlaßt die Prüfschaltung zu einer Störaussage. F i g. 8 zeigt ein Zeichen mit Störfrequenzen, bei welchem die Impulsdauer T1 erheblich größer als die Impulspause T2 ist. Der zugehörigen Fig. 9 ist zu entnehmen, daß der Zähler nach einmaligem Durchlaufen der oberen Auswerteschwelle G 1 sofort die untere Auswerteschwelle G 2 durchläuft, was die Prüfschaltung wiederum zu einer Störaussage veranlaßt. F i g. 6 shows a symbol with audio frequencies. in which the pulse duration T) is smaller than the pulse pause Tl . That the upper is traversed from ao threshold values Gl zwe'.ual after another in this case, but that in addition the evaluation threshold lower Gl is run through can be seen from the accompanying Fig. 7. The subsequent passage through the lower evaluation threshold G 2 causes the test circuit to make a fault statement. F i g. 8 shows a symbol with interference frequencies in which the pulse duration T 1 is considerably greater than the pulse pause T2. The associated FIG. 9 shows that after the counter has passed through the upper evaluation threshold G 1 once, it immediately passes through the lower evaluation threshold G 2, which in turn causes the test circuit to issue a fault statement.

Fig. 10 zeigt den Schaltungsaufbau der Prüfschaltung, bestehend aus der Ansteuerschaltung AST. dem Zählwerk RZI/RZ1/RZ3 und der logische» Verknüpfungsschaltung LVS. Fig. 10 shows the circuit structure of the test circuit, consisting of the control circuit AST. the counter RZI / RZ1 / RZ3 and the logic »linkage circuit LVS.

RZl. RZl und RZ3 bilden einen zyklisch arbeitenden dezimalen Vorwärts-Rückwärts-Zähier. Die minimale Zählkapazität ergibt sich aus der untersten Signalfrequenz mit der längsten Periodendauer. Für eine Halbperiode dieser tiefsten Wählfrequenz ergibt sich z. B. eine Zeitdauer von 717 «s. Wird eine Taktfrequenz von 1 MHz gewählt, so reicht ein Vorwärts-Rückwärts-Dezimalzähier mit drei Dekaden aus. Im Ausführungsbeispiel wird für jede Dekade ein vorwärts und rückwärts zählender Ringzähler mit zehn Ausgängen verwendet. Jeder Ausgang entspricht damit einer Ziffer im Dezimalsystem. Ebensogut könnte ein einteiliger Binärzähler verwendet werden. RZl. RZl and RZ 3 form a cyclical decimal forward-backward counter. The minimum counting capacity results from the lowest signal frequency with the longest period. For a half period of this lowest dialing frequency z. B. a period of 717 "s. If a clock frequency of 1 MHz is selected, an up / down decimal counter with three decades is sufficient. In the exemplary embodiment, an up and down counting ring counter with ten outputs is used for each decade. Each output corresponds to a digit in the decimal system. A one-piece binary counter could just as well be used.

Mit den zwei Gattern G1 und G 2 der logischen Verknüpfungsschaltung LVS wird die Programmierung der beiden Aus'vt rteschwellen vorgenommen. Für das hier aufgeführte Beispiel werden die Grenzen G 1 mit 125 fts ih positiver Zählrichtung und 'ir G 2 mit 125 i/s in negativer ZählrichtunR (entspricht 875 //s) gewählt. An den Ausgängen der beiden Gatter Cl und Gl tritt jeweils ein Impuls auf, wenn der vorgegebene Zählerstand 125 bzw. 875 durchlaufen wird. The two gates G1 and G 2 of the logic combination circuit LVS are used to program the two output thresholds. For the example given here, the limits G 1 are selected with 125 fts in the positive counting direction and 'ir G 2 with 125 i / s in the negative counting direction (corresponds to 875 // s). A pulse occurs at the outputs of the two gates Cl and Gl when the predetermined count 125 or 875 is passed through.

Die Gatter G 3 und G 4 sowie die FHpfiops FFI und FF 3 der logischen Verknüpfungsschaltung LVS dienen dazu, das Eintreffen der Impulse an den Ausgängen der Gatter G1 und G 2 in ihrer Reihenfolge zu bewerten. Im Ausgangszustand, d. h. vor Beginn der Zeichenprüfung, liegt am Ausgang Q des Flipflops FF1 kein Signal an. Am Ausgang des Flipflops FF 3 liegt ein Signal an, das den Setzeingang desThe gates G 3 and G 4 and the FHpfiops FF I and FF 3 of the logic circuit LVS are used to evaluate the arrival of the pulses at the outputs of the gates G1 and G 2 in their order. In the initial state, ie before the character check begins, there is no signal at output Q of flip-flop FF 1. At the output of the flip-flop FF 3 there is a signal that the set input of the

Flipflops FFl vorbereitet. Erscheint nun zweimal Impuls gesperrt. Der am Ausgang des Gatters G 2 hintereinander am Ausgang des Gatters Gl ein auftretende Impuls beeinflußt aber wiederum das Impuls, so wird über das Gatter G 3 das Flipflop Flipflop FF 3 in der Weise, daß es das Flipflop FFl FFl, das als Zwischenspeicher wirkt, gesetzt und für alle weiteren Impulse sperrt,
wieder zurückgesetzt, so daß danach am Ausgang Q 5 Das Flipfiop FF 2 übernimmt die Aufgabe eines kein Signal anliegt (s.Fig.2). Wird ein Zeichen als Ausgangsspeichers. Mach vollständiger Zeichenecht erkannt, so liegt am Ausgang Q des als prüfung, d. h. nach Ablauf einer vollen Periode, wird Zwischenspeicher wirkenden Flipflops FFl kein das am Ausgang Q des Flipflops FFl stehende Signal an. Erscheint am Ausgang des Gatters G 1 Signal mit Hilfe des Übernahmeiinpulses U vom nur einmal ein Impuls, so wird das Flipflop FFl ge- ίο Flipflop FF 2 übernommen und steht dort weiteren setrt, und an seinem Ausgang Q liegt ein Signal Auswerteschaltungen srur Verfügung.
(s. Fig. 3). Ein Signal am AusgangQ des Zwischen- Das FlipflopFF2 ist durch den vorgeschalteten Speichers gibt das Vorhandensein eines Störanteils zu Inverter so ausgelegt daß an seinem Ausgang Q erkennen. immer das Eingangssignal anliegtFlip-flops FFl prepared. Now appears twice Impulse blocked. The pulse occurring at the output of the gate G 2 one after the other at the output of the gate Gl influences the pulse, so the flip-flop FF 3 is switched via the gate G 3 in such a way that it the flip-flop FFl FFl, which acts as a buffer, set and blocked for all further impulses,
reset again, so that then at output Q 5 the flip-flop FF 2 takes over the task of no signal (see Fig. 2). Used as an output memory. If it is recognized as completely authentic, the signal at output Q of the flip-flop FFl, which acts as a test, ie after a full period has elapsed, is not the signal present at the output Q of the flip-flop FFl. If a pulse appears at the output of the gate G 1 signal with the help of the transfer pulse U from only once, the flip-flop FF1 is transferred and there is further set, and a signal evaluation circuit srur is available at its output Q.
(see Fig. 3). A signal at the output Q of the intermediate The flip-flop FF2 is designed by the upstream memory gives the presence of an interference component to the inverter so that Q can be recognized at its output. the input signal is always present

Ist die Impulsfolge so, daß an G1 zweimal hinter- 13 Die Ansteuerschal ung AST besteht aus den einander ein Impuls erzeugt wird und anschließend Gattern G 5 und Gt, einem Inverter und einem an G2 (s. Fig.4), so wird das Flipflop FFl vom Monoflop. Auf den Eingang S wird die Signalersten Impuls am Ausgang des Gatters G1 gesetzt, frequenz und auf den Eingang T wird die Taktvom zweiten Impuls am Ausgang des Gatters G1 frequenz gegeben. An den Eingängen des Gatters G 5 zurückgesetzt und dann vom Impuls am Ausgang des ao liegt die Takt- und Sigialfrequenz, an den Eingängen Gatters G2 wieder gesetzt, so daß schließlich am des Gatters G6 liegt die Takt-und invertierte Signal-Ausgang Q des Flipflops FFl ein Signal anliegt. frequenz an. Während der Impulsdauer der Signal-Gleichzeitig beeinflußt der an G2 erzeugte Impuls frequenz liegt am Ausgang des Gatten G5 der das Flipflop FF 3 in der Weise, daß an seinem Aus- Vorwärts-Zähltakt Tv, während der Impulspause gang kein Signal anliegt. Damit wird das Flipflop as lic₆i am Ausgang des. Gatters G 6 der Rückwärts-FF1 für alle weiteren Impulse gesperrt. Zähltakt Tr. If the pulse sequence is such that at G1 twice behind 13 The control circuit AST consists of each other a pulse is generated and then gates G 5 and Gt, an inverter and one at G2 (see Fig. 4), the flip-flop FFl from the monoflop. At the input S the signal first pulse at the output of the gate G1 is set, frequency and at the input T the clock from the second pulse at the output of the gate G1 is given frequency. The clock and signal frequency are reset at the inputs of gate G 5 and then the pulse at the output of the ao is set again at the inputs of gate G2, so that finally the clock and inverted signal output Q of the flip-flop is at the gate G6 FFl a signal is present. frequency on. During the pulse duration of the signal-Simultaneously affects the pulse generated at G2 frequency is at the output of the gate G5 of the flip-flop FF 3 in such a way that no signal is present at its off-counting clock Tv, during the pulse pause output. Thus the flip-flop as lic ₆ i at the output of the gate G 6 of the reverse FF 1 is blocked for all further pulses. Counting clock Tr.

Wird nun in Vorwärtszählrichtung nach Über- Am Ende der zu piüfenden Periode wird mit der schreiten der oberen Auswerteschwelle G1 an- positiven Flanke der Signalfrequenz die Übernahme schließend die unters Ausvwrtsschwslte G 2 über- der am Ausgang Q d» FUpfiops FF! anstehenden schritten, so kann nur der am Ausgang des Gatters 30 Information in das Flipflop FF2 veranlaßt. Gleich-G1 auftretende Impuls auf das Flipflop FF1 ein- zeitig dient der am Ausgang des Monoflops erwirken. Durch das Gatter G4 ist das Flipflop FFl scheinende Impuls als Rückstellimpuls R für die für den am Ausgang des Gatters G 2 auftretenden Zählvorrichtung und die Flipflops FFl und FF 3.At the end of the period to be checked, when the upper evaluation threshold G1 is exceeded, a positive edge of the signal frequency, the transfer closes the lower output threshold G 2 over at the output Q d »FUpfiops FF! pending steps, only the one at the output of gate 30 can initiate information into flip-flop FF2. Equal-G1 occurring impulse on the flip-flop FF 1 at one time is used at the output of the monoflop. Through the gate G4, the flip-flop FFl appears as a reset pulse R for the counting device appearing at the output of the gate G 2 and the flip-flops FFl and FF 3.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

further frequency components available, v / ie it normal patent claim: wisely is the case with simulated characters, so can

these criteria no longer match.

Speech-protected frequency-selective character. The main patent provides that the test receiver for telecommunication, especially remote 5 switching to form the intercom to intercom with one of the same criteria at his entrance one of the limiter, a square wave voltage with the circuit derived square wave voltage with the supply the frequency of the character received in each case - zuden the frequency of the character received in each case Limiter circuit over which the received is passed. This makes it possible from this Sign of a filter and useful signal detector- io square wave voltage the half-waves of one polar circuit are supplied, with corresponding to the speech act of the respective received NEN character protection a test circuit is provided, which in the case of pulses and the half-wave of the other polarity Evaluate occurrence of a useful signal from the intervals corresponding pauses. this happens at least three consecutive zero such that the test circuit the duty cycle evaluates passages of each received character 15 of this pulse train.

compares formed criteria with one another and the target ratio of pulse trains is checked

their mutual difference as blocking, it is necessary to compare the duration of the impulse criterion for blocking the character output with that of the pause stored indicates that the rectangle spaiming 20 are. So z. B. the voltage on a cyclically operating over a known per se. a resistor and a diode charged up and down counting device capacitor a measure for the duration of a pulse (RZ HRZ HRZ 3) is fed that this represents store, consists in magnetizing clock pulses (T) in the one direction rising pulse edge in a forward direction with a rectangular hysteresis loop.

direction and following one in the opposite To measure frequencies are also digital

Direction of rising pulse edge in reverse method known. For example, digital upward direction counts that when passing through two counters for frequency meters, the given counter readings (G 1 / G 2), which are at the same distance as the counter in the setpoint value of frequency ii, are set in different directions and now within a strictly defined period of time preceding the zero crossing of the counting device, the signals are found, control pulses are counted to a logic pulse, the frequency combination circuit (LKS) then being passed on, deviation in the form of eirses positive or negative depending on The type and sequence of the 35 counts appear. Digital processes, control impulses decide when a blocking criterion is to be issued, in which time clock impulses are counted. essential advantages. It can be essential

greater accuracy can be achieved compared to the analog method. Also guarantees a

40 digitally working circuit arrangement an extensive Independence from environmental influences. Further advantages of digitally working circuits are the omission of all adjustment work and the possibility

The subject of the main patent is a language Iiuikeit of integratability, whereby a protected frequency-selective character receiver for 45 small space requirements.

Telecommunications, in particular telephone systems with the target now with a periodic pulse train

one provided at an input, a right length of the pulse duration with the length of the pulse corner voltage are compared with the frequency of the received pause, two counters are denoted delivering limiter circuit, via the nc * igt, whose meter stands with the help of a received Signs of a filter and useful signal 50 must be compared. One detector circuit are supplied, with such an arrangement has the disadvantage of a large Speech protection a test circuit is provided, the circuit effort.

when a useful signal occurs from the intervals The object of the invention is now, within the framework

at least three consecutive zero crossings of a voice protection circuit for frequency selective 55 character receivers formed from each received character a digitally operating circuit criteria compares with each other and their counter-arrangement for checking a duty cycle lateral difference as a blocking criterion for creating periodic pulse trains in which Blocking of the character output evaluates. · This circuit complexity is reduced

The starting point is the consideration that a character that is true according to the invention, only solves the signal frequency, one through 6n that the square-wave voltage is a per se and noises simulated characters, however, knew cyclic, forward and backward the signal frequency other frequency components from downward counting device is supplied that contains the audio frequency spectrum and that at. this cyclical counting device supplied a single frequency signal the half period of clock pulses after a positive in one direction and negative half-wave, i.e. through the 65 rising pulse edge in the forward direction and Distances of at least three consecutive zero crossings after one in the opposite direction The criteria formed match the rising pulse edge counts in the reverse direction, have to. If, however, in addition to the signal frequency, when passing through two specified counter