DE2133660A1

DE2133660A1 - Codierer

Info

Publication number: DE2133660A1
Application number: DE19712133660
Authority: DE
Inventors: George H Cambridge Mass Sollman (V St A)
Original assignee: Honeywell Information Systems Italia SpA
Current assignee: Bull HN Information Systems Italia SpA
Priority date: 1970-07-06
Filing date: 1971-07-06
Publication date: 1972-01-20
Also published as: FR2098177B1; CA953819A; JPS5648890B1; GB1294281A; FR2098177A1; US3678503A

Description

Dipl.-Ing. Heinz Bardehle _c , ,. ,._.

Patentanwalt Oi «Uli |9/| D-8 Mönchen 26, Postfach 4

Telefon 08 11 / 29 25 55 9 1 T^ R R Π

Mein Zeichen: P 1254-

Anmelder: Honeywell Information Systems Inc.

200 Smith Street

VJaltham/Massachusetts, V.St. A.

Codierer

Die Erfindung bezieht sich auf digitale Codiersysteme und insbesondere auf Codiersysteme für die Verwendung in magnetischen Aufzeichnungssystemen.

Es ißt bereits eine Vielzahl von Codiersystemen für die Aufzeichnung von digitalen Informationen auf einem magnetischen Aufzeichnungsmedium mit hohen Aufzeichnungsdichten entwickelt worden. Ein derartiges System umfaüt ein Codierverfahren, gemäß dem einige Übergänge in die jeweilige Information eingeführt werden.

Bei dem betreffenden Verfahren wird jedoohjim einzelnen niemals mehr als ein Übergang pro Informationsbit eingeführt, wobei zumindest ein Übergang nach jeweils zwei Informationsbits erfolgt. Die dabei angewandten Oodierregeln sind folgende:

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1) Eine Flußumkehrung tritt, in der Mitte jeder Bit-Zelle auf, die ein Binärzeichen "1" enthält (das ist das Zeitintervall, das ein Bit festlegt), und

2) eine IPlußumkehrung tritt zwischen benachbarten Bit-Zellen auf, die Binärzeichen "O" enthalten.

Auf Grund der Eigenschaften der Selbsttastung (das sind drei, unterschiedliche Zeitperioden), die sich aus der Anwendung der obigen Codierregeln ergibt, wird diese Signalfolge hier als codierte 3-5"3?equenz-Signalfolge bezeichnet werden.

Bei bisher bekannten Codiersystemen zur allgemeinen Ausführung der zuvor aufgeführten Codierregeln sind Verzögerungseinrichtungen verwendet worden, und zwar -in Form von monostabiien Kippschaltungen, Verzögerungsgliedern oder RC-Zeitgliedern. Obwohl Verzögerungsglieder die Anzahl ■der in einigen bekannten Systemen erforderlichen Speichereinrichtungen vermindern i:önne,n,sind derartige Einrichtungen Jedoch frequenzempfindlich. Damit haftet diesen bekannten Systemen ein Nachteil an, der darin besteht, daß die Zeitgenauigkeit des Codiersystems sich mit Frequenz- und Temperaturänderungen ändern kann. Außerdem kann der Toleranzbe-■ reich derartiger Verzögerungseinrichtungen Hauptprobleme hinsichtlich der Bit-Verschiebung mit sich bringen.

Ein weiterer Nachteil anderer bisher bekannter Systeme besteht darin, daß diese Systeme eine Vielzahl unterschiedlicher Typen von Speichereinrichtungen und Ver- y' knupfungsgliedern verwenden. Dadurch erhöhen sich normalerweise die Kosten, und außerdem vergrößert sich die Ver- ' knüpfung und die Ungleichmäßigkeit der Verknüpfung, ferner sind bei anderen bekannten Codiersystemen Schalteinrichtungen

ORiCaINAL INSPECTED

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zusammengefaßt, um die erforderlichen Verknüpfungsfunktionen zu realisieren. Dabei ist in einer Weise vorgegangen, die in einigen Fällen dazu führen kann, daß bestimmte Zeitbedingungen größer werden. . '

Der Erfindung liegt die Aufgabe zu Grunde, ein verbessertes Codiersystem zu schaffen, welches eine 3-]?requenz-Selbsttaktsignalfolge zu erzeugen imstande ist, ohne frequenzempfindliche Einrichtungen verwenden zu müssen.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Codierer zur Umsetzung einer Eingangs-NRZ-Datensignalfolge in eine 3-£¹requenz-8elbsttaktsignalfolge mit Hilfe eines ersten Pliacensignals, dessen Impulse lediglich an den Grenzen der Bit-Intervalle der Datensignalfolge auftreten, und mit einem zweiten Phasensignal, dessen Impulse lediglich innerhalb der Bit-Intervalle auftreten, erfindungsgemäß dadurch, daß eine taktgesteuerte bistabile Speichereinrichtung mit einem Taieteingang für die Aufnahme des ersten Phasensignals und mit einem Dateneingang für die Aufnahme der Eingangs-NEZ-Signalfolge vorgesehen ist, daß diese Speichereinrichtung derart betrieben ist, daß sie zwei komplementäre NRZ-Signalfolgen liefert, deren jede um ein Bit-Intervall in Bezug auf die Eingangs-IfliZ-Signalfolge verzögert ist, daß ein erstes Verknüpfungsglied eine der beiden Signalfolgen und das' zweite Phasensignal aufnimmt, daß das erste Verknüpfungsglied derart betrieben ist, daß es Impulse des zweiten Phasensignals überträgt, wenn die genannte eine Signalfoige in einem Zustand auftritt, der dem Auftreten eines Voriaiüpfungswertes "1" innerhalb des betreffenden Bit-Intervalls entspricht, daß ein zweites Verknüpfungsglied vorgesehen ist, welches die andere Signalfolge, den invertierten Wert der Eingangssignalfolge und das erste Phasensignal aufnimmt, daß dieses zweite Verknüpfungsglied derart betrieben ist,

BAD ORiGINAL

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daß es die Impulse des ersten Phasensignals überträgt, wenn die betreffenden Signalfolgen in Zuständen sind, die dem Auftreten zvreier aufeinanderfolgender Verknüpfungswerte "O" in der Eingangssignalfolge entsprechen, und daß mit dem ersten Verknüpfungsglied.und dem zweiten Verknüpfungsglied eine komplementierende bistabile Ausgangseinrichtung verbunden ist, die derart gesteuert ist, daß sie in ihrem Zustand umschaltet und die die Übergänge aufweisende Selbsttaktsignalfolge abgibt, wenn Verknüpfungszeichen "1" und zwischen den Grenzlinien aufeinanderfolgende Verknüpfungszeichen "0" vorhanden sind»

Demgemäß umfaßt das Grundkonzept eine 2-Phasen-Codieriogikanordnung. Diese Anordnung umfaßt einen 2-Phasen-Takt in Verbindung mit einem einzigen taktgesteuerten Flipflop, zu dem in Reihe ein komplementierendes Ausgangs-Flipfiop geschaltet ist.

Der Taktgenerator arbeitet dabei im einzelnen mit einer Bitrate von 21 Bits/sec, um sich auf einen Eingangsbitdatenstrom zu synchronisieren, der mit N Bits/sec auftritt.

Der in der nachstehend näher erläuterten Ausführungsform dargestellte !Taktgenerator enthalt ein Flipflop, das zur KomplemeiitMldimg entsprechend geschaltet ist. Die Ausgangst signale des betreffenden Flipflops werden dabei mit Hilfe von Veriaiüpftmgsgliedern derart susaminengefaßt, daß zwei

ignale erseugt werden» Ein erstes Phasenl bewirkt dabei die !iairbsteuerung der Bits dor ignfäifoisö ±n das? Codiersystern. Dasselbe Phasennal bewirkt eina Umschaltung des taktge steuert en i! eiQSEi bestimmt;en Seitpunfet und zwar auf das Auf-Singsngssisa^I-BitSj S₀ ciaß OQ^^^ Bit uri eine

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ORIGINAL INSPECTED

Durch VerKnüpfungsglieder wird die Eingangsdatenstromsignalfolge mit dem Ausgangssignai des taktgesteuerten Fiipfiops zusammengefaßt, indem zunächst das Ausgangssignai des Flipflops mit Hilfe des zweiten Phasenausgangssignals der beiden Phasenausgangssignale getastet wird. Dadurch werden Impulse erzeugt, die kennzeichnend sind für Binärzeichen "1". Sodann werden die Bit der invertierten Datenstromsignalfoige und des invertierten Ausgangssignals des Flipflops mit Hilfe des ersten Phasensignals der beiden Phasensignale getastet, so daß Impulse erzeugt werden, die kennzeichnend sind für Binärzeichen "0". Die Binärzeichen "1" und "0" werden dann dem Ausgangs-Flipflop zugeleitet bzw. getastet, das unter Komplementierung die codierte Selbsttaktsignalfolge abgibt.

Das taktgesteuerte Flipflop schaltet in seinem Zustand mit Auftreten der Rückflanke des jeweiligen Impulses des ersten Phasensignals um. Dadurch ist dem Godiersystern ermöglicht, Übergänge zwischen aufeinanderfolgenden Binärzeichen "0" zu erzeugen, ohne daß damit eine Vergrößerung von Zeitbedingungen verbunden ist.

An Hand von Zeichnungen wird die Erfindung nachstehend an einem Ausführungsbeispiel näher erläutert. Fig. 1 zeigt in einem Blockdiagramm das Codiersystem gemäß der Erfindung.

Fig. 1a zeigt in näheren Einzelheiten eine bevorzugte Ausführungsform eines 2-Phasen-Taktgenerators des Codiersystems gemäß Fig. 1.

Fig. 2 zeigt in einem Zeitdiagramm eine Reihe von Signalfoigen zur Veranschaulichung der Beziehung der Signale in verschiedenen Bereichen des Codiersystems gemäß Fig. 1.

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ORIGINAL INSPECTED

Das in Fig. 1 dargestellte Codiersystem enthält einen Zwei-Phasen-Taktgenerator 10, der erste und zweite Phasenausgangssignale 01 und 02 erzeugt. Das Phasenausgangssignal wird einem Takteingang eines taktgesteuerten Wortregisters zugeführt, das von herkömmlichem Aufbau ist und das eine kurzzeitige Datenspeicherung für die Informationsbits der zu codierenden Datenstromsignalfoige bewirkt.

Das 01-Ausgangsphasensignal wird ferner dem Takteingang T eines Flipflops 20 zugeführt, um eine Taktsteuerung der Ausgangs-Informationsbits F1 zu bewirken, die einem Dateneingang D des Fiipflops 20 zugeführt werden.

Im Rahmen der vorliegenden Erfindung möge ein taktgesteuertes Flipflop als eine Einrichtung verstanden werden, die zwei Zustände, zumindest einen einzigen Dateneingang, einen Tairfceingang-und komplementäre Ausgänge aufweist. Diese Ausgänge sind mit Q und Q bezeichnet.

Ein Beispiel für ein taktgesteuertes Flipfiop ist das sogenannte D-Flipflop, wie es auf Seite 126 des Buches "Logical Design of Digital Computers" von M.Phister Jr., 1958, John Wiley So Sons, Inc., angegeben ist.

Es sei bemerkt, daß auch andere Flipflops, wie das RST-Flipflop und das JK-Flipflopjverwendet v/erden können, um in entsprechender Weise zu arbeiten. So kann z.B. ein RST-Flipfiop in ein D-Flipflop umgewandelt werden, indem ein NAND-Glied cfem Setzeingang des RST-Flipflops vorgeordnet wird und indem der Eingang des NAND-Gliedes mit dem R-Eingang verbunden wird. In entsprechender Weise kann eine gleiche Änderung vorgenommen werden, um ein JK-Flipflop in ein D-Flipflop umzuwandeln.

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ORIGINAL INSPECTED

Der am Dateneingang D auftretende Verknüpfungszustand tritt am Q-Ausgang des betreffenden Flipflops nach Auftreten des Taktsignalübergangs um eine Bit-Zeitspanne später auf. Bei der dargestellten Anordnung schaltet das Flipflop 20 mit Auftreten der Rückflanke der 01-Impulse um und gibt ein Ausgangssignal F2 ab. Dies bedeutet, daß das Flipflop 2.0 auf den negativen- Impulsteil der betreffenden Impulse umschaltet.

Die Datenstromsignalfolge wird einem Verknüpfungsglied 22 zugeführt, das bei der dargestellten Ausführungsform symbolisch als NAND-Glied dargestellt ist. Wie an sich bekannt, führt ein NAND-Glied eine invertierte UND-Funktion aus. Im vorliegenden Fall weist das NAND-Glied einen einzigen Eingang auf; es wirkt dabei als Inverter. Es sei bemerkt, daß beide Eingänge des NAND-Gliedes dabei miteinander verbunden sein können, oder daß dem nicht benutzten Eingang eine Spannung zugeführt werden kann, die einem Verknüpfungswert "1" entspricht.

Der Hauptausgang Q des Flipflops 20 ist mit einem NAND-Glied 24 verbunden, dem ferner 02-Impuise zugeführt werden. Das NAND-Glied gibt ein Ausgangssignal F3 entsprechend dem Booleschen Ausdruck

F3 - F2 · 02 ab. (1)

Es sei bemerkt, daß in diesem Ausdruck ebenso wie in anderen noch angegebenen Ausdrücken angenommen ist, daß ein Verknüpfungswert ^M1" in Form eines hohen oder positiven Pegels auftritt, und daß ein Verknüpfungswerte "0" in Form von Erdpotential oder in Form eines niedrigen Spannungspegels auftritt. Die vorstehenden Verhältnisse sind durch die Signalfolgen gemäß Fig. 2 veranschaulicht.

Der Ausgang des NAND-Gliedes 22 führt zu einem weiteren NAND-Glied 26 hin, dem ferner die verzögerte, invertierte

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ORIGINAL INSPECTK)

Form der mit F2 bezeichneten Eingangsdatenstromsignalfolge zugeführt wird. Danehen werden dem betreffenden NAND-Glied noch die Datenstromsignalfolgepi und das 01-Ausgangssignal * zugeführt. Das NAND-Glied 26 gibt ein Aus gangs signal F4- entsprechend dem .Booleschen Ausdruck

= FT · f2 · 01 ab. . (2)

Über ein weiteres NAND-Glied 28 werden die Ausgangssignale F3 und F4- einem weiteren komplementierenden Flipflop 30 zugeführt. Dieses Flipflop kann, wie dargestellt, ein D-Fiipfiop sein, das zur Komplementierung entsprechend geschaltet ist. Das von diesem Flipflop abgegebene Drei-Frequenz-Selbsttaktausgangssignal F6 wird dann einer (hier nicht näher dargestellten) Treiberschaltung bzw. Steuerschaltung zugeführt.

In Fig. 1a ist eine bevorzugte Ausführungsform des Zwei-Phasen-Takt generators 10 gezeigt. Der Taktgenerator 10 enthält ein einziges komplementierendes Flipflop 12, dessen Ausgänge Q und Q an NAND-Gliedern 14-, 16 angeschlossen sind. Diese Verknüpfungsglieder werden wie das Flipfiop 12 durch Impulse gesteuert, die von einem (nicht näher gezeigten) Generator an eine Takteingangsleitung geliefert werden. Durch diese Steuerung werden die Impulse 01 und 02 erzeugt, diej wie dies Fig. 3 erkennen läßt,eine 180°-Phasenverschiebung in Be&ug zueinander aufweisen. Obwohl irgendein Generatortyp verwendet werden kann, und zwar je nach der in einem bestimmten System geforderten Genauigkeit, kann ein quarzgesteuerter Oszillator bevorzugt sein, da er relativ billig ist und äußerst genau arbeitet.

An Hand der Figuren 1 und 2 sei nachstehend die Arbeitsweise des Oodiersystems gemäß Fig. 1 näher erläutert. Wie Fig. 2 zeigt, wird die Datenstromsignalfölge F1 aus dem Datenregister 100 herausgeschoben, indem 01-Impulse diesem

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Register zugeführt werden. Die Signalfolge F1 wird dann dem Flipflop 20 zugeführt.

Die betreffende Non-Return-to-Zero-Signalfolge (NRZ) wird zur Darstellung der binären Information 1010011 codiert. Wie Fig. 2 zeigt, treten die Impulse der 01-Impulafolge mit derartiger zeitlicher Lage auf, daß die Rückflanken (dae sind die negativen Impülsübergänge) an den Grenzen oder BitIntervallen der Informationsbits auftreten, während die Rückflanken der Impulse der 02-Impulsfolge in den Mitten der Informationsbit-Zellen auftreten.

Die dem Takteingang T des Flipflops 20 zugeführten jZH-Impulee bewirken, daß dieses Flipflop 20 jedes Informationsbit um ein Bit-Intervall verzögert, wie dies die Signalfolge Γ2 gemäß Fig. 2 erkennen läßt. Venn in der NRZ-Signalfolge ein Binärzeichen ⁿ1" auftritt, wird das NAND-Glied 24 durch das !^Ausgangs signal des Flipflops 20 übertragungsfähig, wodurch es 02tImpulsθ über das NAND-Glied 28 an den Takteingang T des komplementierenden Flipfiops 30 abgibt. Dies iAt durch die Signalfolge F3 gemäß Fig. 2 veranschaulicht.

Wenn in der NRZ-Signalfolge zwei aufeinanderfolgende Binärzeichen "0" auftreten, wird das NAND-Glied 26 durch das ^-Ausgangssignal des Flipflopa 20 und durch die invertierte Form der Signalfolge F1 übertragungsfähig, wodurch über das NAND-Glied 28 01-Impulse dem Takteingang des Flipflops 30 zugeführt werden, wie dies die Signalfolge F4 veranschaulicht. Es sei bemerkt, daß das Flipflop 20 mit Auftreten der Rückflanke des jeweiligen 01-Impulses gesetzt wird. Demgemäß wird die Ausgangssignalfolge F4 ohne Zeitbedingungen erzeugt.

Das NAND-Glied 28 bewirkt, wie dies die Signalfolge F5 veranschaulicht, eine Zustandsänderung oder Komplementierung des

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ORIGINAL INSPECTED

Flipflopa 50, und zwar durch Abgabe der Ausgangsimpulsθ der NAND-Glieder 24 und 26. Auf diese Weise wird das Brei-Frequenz-Selbsttaktsignal erzeugt, das der Signalfolge F6 entspricht. Das Flipflop JO bewirkt, wie dies die Signalfolge F6 veranschaulicht» eine Zustandsumschaltung mit Auftreten der Bückflanke des von den Verknüpfungsgliedern 24 und 26 jeweils abgegebenen Impulses. Es sei Jedoch bemerkt, daß das betreffende Flipflop 30 auch auf die Vorderflanke des jeweiligen Impulses umschalten könnte (d.h. auf den positiven Impulssprung hin)·

Die "Eins"-Übergänge treten in den Mitten der Bit-Intervalle mit Auftreten des jeweiligen Binärzeichens ^H1^tt in der Eingangssignalfolge FI auf. Die "©"-übergänge treten hingegen lediglich aa der Grenze zwischen zwei aufeinanderfolgenden Binärzeichen "0" in der Eingangssignalfolge F1 auf. Demgemäß ist die Ausgangssignalfolge so codiert_s daß ein Übergang in der Mitte einer Bit-Zeit dem Auftreten eines Binärzeichens "1" entspricht, während das Fehlen eines Übergangs in der Mitte dem Auftreten eines Binärzeichens "0" entspricht. Wie oben bereits erwähnt, eignet sich die Signalfolge F6 besonders gut für die Aufzeichnung von digitalen Informationen auf einem magnetischen Aufzeichnungsmedium, und zwar mit hohen Aufzeichnungsdicht en.

Im Vorstehenden ist ein verbessertes Zwei-Phasen-öodierffystem angegeben worden, das mit einer minimalen Anzahl an Fiipflops und Verknüpfungsgliedern auskommt. Da bei der dargestellten Ausführungsform derselbe ü?yp von Verknüpfungsgliedern und Flipflops verwendet werden kann, läßt sich das betreffende Codiersystem ohne weiteres unter Aufwendung geringer Kosten in integrierter Schaltungstechnik ausführen. So kann z.B. jedes Flipflop und jedes Verknüpfungsglied unter Anwendung der MOS-iogik ausgeführt werden, wie sie in einem

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ORIGfNALlNSPECTED

Artikel "MOS complex array system design" von L.I.Boysei und G.P. Garter in der Februar-Ausgabe 1969 der Zeitschrift "Electro-Technology" angegeben ißt. Da außerdem die Flipflops des Codierers durch Mehrphaseifc*Siea*l* taktgesteuert werden, kann das betreffende System unabhängig von Umgebungsänderungen die jeweils geforderten Signalfolgen mit Genauigkeit liefern.

Abschließend sei bemerkt, daß ohne Abweichung vom Erfindungsgedanken Änderungen in der dargestellten Ausführungsform vorgenommen werden können. So können z.B. an die Stelle der NAJH)-Glieder äquivalente Verknüpfungsglieder verwendet werden. Außerdem können äquivalente Typen von Flipflops an die Stelle der oben erwähnten D-Flipflops treten. In diesem Zusammenhang sei auf das oben genannte Buch hingewiesen.

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Claims

Patentansprüche

Codierer zur Umsetzung einer NRZ-Datensignalfolge in ^N eine drei Frequenzen entsprechende Selbsttaktsignalfolge, mit einem ersten Phasensignal, dessen Impulse lediglich an den Grenzen der Bit-Intervalle der Datensignalfolge auftreten, und mit einem zweiten Phasensignal, dessen Impulse lediglich innerhalb der Bit-Intervalle auftreten, dadurch gekennzeichnet, daß eine taktgesteuerte bistabile Einrichtung (20) mit einem Takteingang (T) für die Aufnahme des ersten Phasensignals (01) und mit einem Dateneingang (D) für die Aufnahme der NRZ-Datensignalfolge vorgesehen ist, wobei diese bistabile Einrichtung (20) derart gesteuert ist, daß sie zwei komplementäre NRZ-Signalfolgen abgibt, deren jede um ein Bit-Intervall in Bezug auf die NRZ-Datensignalfolge verzögert ist, daß ein erstes Verknüpfungsglied (24) vorgesehen ist, das eine der beiden Signalfolgen und das zweite Phasensignal(02) aufnimmt und das derart betrieben ist, daß es Impulse des zweiten Phasensignals (02) in dem Pail überträgt, daß die eine Signalfolge in einem Zustand ist, der dem Auftreten eines Binärzeichens "1" innerhalb des^Bit-Intervalls entspricht, daß ein zweites Verknüpfungsglied (26) die andere Signalfolge der beiden Signalfolgen, die invertierte Form der Datensignalfolge und das erste Phasensignal (01) aufnimmt und dabei derart betrieben ist, daß es Impulse des ersten Phasensignals (01) in dem Fall überträgt, daß die Signalfolgen mit Zuständen auftreten, die dem Fall entsprechen, daß die Datensignalfolge zwei aufeinanderfolgende Verknüpf ungszeichen "0" enthält, und daß eine komplementierende bistabile Ausgangseinrichtung (30) mit dem ersten Verknüpfungsglied (24·) und dem zweiten Verknüpfungsglied (26) verbunden ist und derart gesteuert

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wird, daß sie ihren Zustand unter Abgabe-der Selbsttakt-Signalfolge (I?6) umschaltet, in der Übergänge nur dann auftreten, wenn die Binärzeichen ^B1^H auftreten, sowie zwischen den Grenzen aufeinanderfolgender Binärzeichen ^HO^H.
2. Codierer zur Umsetzung der Bits einer Datensignalfolge, die mit einer Bitrate von N Bits/sec geliefert wird, in eine drei Frequenzen entsprechende Selbsttaktsignalfolge, dadurch gekennzeichnet, daß ein Zwei-Phasen-Taktgenerator (10) vorgesehen ist, der Impulse mit einer ersten und zweiten Phasenlage aus einer Eingangstaktsignalfoige mit 2N Impulsen/sec liefert, und zwar mit einer bestimmten Phasenlage in Bezug auf die Informationsbits, daß e-ine taktgesteuerte zweistufige Speichereinrichtung (20) mit einem Takteingang (T) für die Aufnahme der IDnpulse mit der ersten Phase und mit einem Dateneingang (D) vorgesehen ist, wobei diese Speichereinrichtung (20) derart geschaltet ist, daß sie zwischen zwei Zuständen entsprechend der Datensignalfolge umschaltet, die dem Dateneingang (D) zugeführt wird, und zwar auf die Rückflanke jedes Impulses der Impulse hin, so daß ein erstes Datensignal geliefert wird, das um ein Bit-Intervall in Bezug auf die Datensignalfolge veraögert ist, daß ein erstes Verknüpfungsglied (24) vorgesehen ist, welches das erste Datensignal und Impulse mit der zweiten Phase aufnimmt, wobei dieses Verknüpfungsglied (24) einen Ausgangsimpuls zu liefern imstande ist, wenn ein Verknüpfungszeichen "1" in der Datensignalfolge koinzident mit einem Impuls der zweiten Phase auftritt, daß ein zweites Verknüpfungsglied (26) vorgesehen ist, das Impulse der ersten Phase, das erste Datensignal und die Datensignalfolge aufnimmt, wobei das zweite Verknüpfungs-

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glied (26) einen Ausgangsimpuls zu liefern imstande ist, wenn ein Verknüpfungszeichen ¹¹Q" häufiger als bei zwei aufeinanderfolgenden Impulsen mit der ersten Phase auftritt, daß ein drittes Verknüpfungsglied (28) die Ausgangssignalβ des ersten Verknüpfungsgliedes (24) und des zweiten Verknüpfungsgliedes (26) aufnimmt und daß mit dem dritten Verknüpfungsglied (28) die komplementäre Ausgangssignale liefernde zweistufige Speichereinrichtung (30) verbunden ist, die derart gesteuert ist, daß Sie die drei !Frequenzen entsprechende Selbsttaktsignalfolge (F6) liefert, die so codiert ist, daß in ihr Übergänge entsprechend einem Binärzeichen "1" und zwischen zwei aufeinanderfolgenden Binärzeichen ^M0" auftreten.
3. Codierer nach Anspruch 2, dadurch gekennzeichnet, daß ein Datenschieberegister (100) vorgesehen ist, das die Impulse der ersten Phase aufnimmt und das dabei derart gesteuert wird, daß es die Bits der Datensignalfolge an den Dateneingang (D) des taktgesteuerten Flipflops (20) abgibt sowie die bestimmte Phasenbeziehung zwischen den betreffenden Bits und den Impulsen der ersten und zweiten Phase festlegt.
4. Codierer zur Umsetzung der Bits einer Datensignalfolge mit einer Bitrate von N Bits/sec in eine Selbsttaktsignalfolge, dadurch gekennzeichnet, daß ein Zwei-Phasen-Taktgenerator (10) vorgesehen ist, der 01- und 02-3Japulse mit einer ersten und zweiten Phase auf das Auftreten eines OJakt eingangs signals mit einer Bitrate von 2N Impulsen/sec abgibt, und zwar derart, daß die 01-Impulse mit den Grenzen der Bits koinzidieren, während die 02-Impulse mit den Mitten der Bits koinzidieren, daß eine taktgesteuerte bistabile Einrichtung (20) vorgesehen ist,

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deren Takteingang (T) für die Aufnahme der 01-Impulse dient und deren Dateneingang (D) für die Aufnahme der Datensignalfolge (FI) dient, daß diese bistabile Einrichtung (20) durch die Datensignalfolge (F1) derart gesteuert wird, daß sie auf die Rückflanke der 01-Impulse hin umschaltet und eine Signalfolge (F2) und deren Komplementwert liefert, wobei diese Signalfolge und der genannte Komplementwert um ein Bit-Intervall in Bezug auf die Datensignalfolge (11) verzögert sind, daß ein erstes Verknüpfungsglied (24-) vorgesehen ist, das die Signalfolge (F2) und die 02-Impulse aufnimmt und ein Ausgangssignal (F3) entsprechend dem Ausdruck F3 = ]?2 · 02 abgibt, daß ein zweites Verknüpfungsglied (26) vorgesehen ist, das das Komplement der Signalfolge (1*2), das Komplement der Datensignalfolge (FI) und die 01-Impulse aufnimmt und ein Ausgangssignal (F4-) entsprechend dem Ausdruck F4- = FT · F2" ·01 abgibt, und daß eine komplementäre Ausgangssignale liefernde bistabile Ausgangseinrichtung (30) mit einem Verknüpfungsglied (28) vorgesehen ist, das an das erste Verknüpfungsglied (24-) und an das zweite Verknüpfungsglied (26) angeschlossen ist und das ein komplementäres Eingangssignal (Fp) entsprechend dem Ausdruck F5 = F3+F4-liefert, wobei diese bistabile Ausgangseinrichtung (30) derart gesteuert ist, daß sie in ihrem Zustand während eines Bit-Intervalls umschaltet, wenn ein Binärzeichen "1" auftritt, und zwischen Bit-Intervallen, wenn zwei aufeinanderfolgende Binärzeichen "0" in der Datensignalfolge auftreten.
5. Codierer nach Anspruch 4-, dadurch gekennzeichnet, daß ein Datenschieberegister (100) vorgesehen ist, welches die 01-Impulse aufnimmt und derart gesteuert ist, daß

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es die Bits der Datensignalfolge an den Dateneingang abgibt sowie die Koinzidenz zwischen den Bits und den 01- und 02-Impulsen festlegt.
6. Codierer nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß sämtliche Verknüpfungsglieder (24,26,28) durch NAND-Glieder gebildet sind.
7. Codierer nach einem der Ansprüche 1 bis G₉ dadurch gekennzeichnet, daß die taktgesteuerte Speichereinrichtung (20) und die komplementäre Ausgangssignale liefernde Speichereinrichtung (30) durch D-llipflops gebildet sind. -

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