DE2021081A1 - Einrichtung zum Synchronisieren von paritaetscodierten Zeichenfolgen - Google Patents

Description

6999-70/Kö/S
RCA 60,410
Convention Date:
April 29, 1969

RCA Corporation, New York, N.Y., V.St.A,

Einrichtung zum Synchronisieren von paritätscodierten Zeichenfolgen

Die Erfindung betrifft eine Einrichtung zum Synchronisieren von paritätscodierten Zeichenfolgen, insbesondere eine Einrichtung zum Erzeugen von Zeichensynchronisierbits.

Bei der Übertragung oder Übermittlung von binärcodierten Nachrichten muß die Empfangsstation die übermittelte Nachricht entschlüsseln oder decodieren. Gewöhnlich besteht die Nachricht aus einer Reihe von Wörtern, die ihrerseits aus je einer Folge von Zeichen bestehen. Diese Zeichen können die Form einer beliebigen Anzahl von zweipegeligen oder zweiwertigen Bits, bezeichnet als 1-Bits und 0-Bits, haben, wie sie in Binärsystemen verwendet werden. Um die übermittelte Nachricht richtig zu decodieren, muß die Empfangsstation in der Lage sein, die Zeichen zu identifizieren und voneinander zu unterscheiden. Dies wird dadurch erreicht, daß nach in der übermittelten Nachricht enthaltener Synchronisierinformation gesucht und diese Information kontrolliert wird.

In der Praxis führen jedoch Übermittlungsstörungen zu Fehlern in den zweiwertigen Bits. Und zwar können Bits wegfallen oder in ihren Pegeln verzerrt werden, was zur Folge haben kann, daft 1-Bits mit O-Bits vertauscht werden. Der Empfänger muß daher zusätzlich in der Lage sein, derartige Fehler wahrzunehmen oder zu korrigieren·

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Zu diesem Zweck sind verschiedene Arten von Übermittlungscodiersystemen bekannt. Bei einer Art eines solchen Systems wird Parität verwendet und werden jedem Zeichen ein oder mehrere Bits zugefügt, um jedem Zeichen eine gemeinsame, eindeutige, identifizierbare, statistische Kenngröße zuzuordnen. Je nach der Anzahl von in jedem Zeichen verwendeten Paritätsbits können Fehler entdeckt, lokalisiert und korrigiert werden.

Bei selbstkorrigierenden oder selbstsynchronisierenden Syste men wird die Paritätsinformation überwacht und dazu verwendet, die empfangenen Codewörter dadurch zu synchronisieren, daß diese Codewörter solange um jeweils ein Bit verschoben werden, bis keine Paritätsfehler mehr wahrgenommen werden. Diese Systeme sind wie anderweitige Systeme, bei dene Paritätssignale verwendet werden, verhältnismäßig langsam und aufwendig, wodurch die entsprechende Anlage sich verteuert.

Bei anderen Systemen wird der Nachricht zusätzliche Synchronisierinformation hinzugefügt., haben die Wörter einen größeren Abstand voneinander oder wird zusätzlich redundante Information verwendet. Diese Lösungswege haben jedoch zur Folge, daß die Kanalkapazität sich verringert.

Der Erfindung liegt die Aufgabe zugrunde, selbsttaktgebende Synchronisierbits (Selbstsynchronisierbits) unter Verwendung von Paritätsbits zum Synchronisieren der Zeichenfolge in binärcodierten Nachrichten zu erzeugen.

Erfindungsgemäft wird diese Aufgabe dadurch gelöst, daß ein Paritätsdarstellbit mit einem gegebenen Binärwert erzeugt wird, das in einer vorbestimmten Ordnungsbitstelle für jedes Zeichen . auftritt, solange der Binärwert des Paritätsbits richtig ist. Dieses Paritätsdarstellbit wird dann dazu verwendet, ein umlaufendes Selbstsynchronisierbit in dieser vorbestimmten Ordnungsbitstelle zu erzeugen, das danach unabhängig vom Paritätsdarstellbit vorhanden ist. Dieses umlaufende Selbstsynchronisierbit wird dazu verwendet, jedes der codierten Zeichen der danach empfangenen Nachricht zu synchronisieren.

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Ein Merkmal einer Ausführungsform der Erfindung besteht darin, daß ein selbsttaktgebendes Synchronisierbit anfänglich nur dann erzeugt wird, wenn die empfangenen Zeichen dem gegebenen Paritätserfordernis genügen. Solange die anfänglich empfangenen Zeichen diesem Erfordernis genügen, wird ein Synchronisierbit ohne Rücksicht auf nachfolgende Paritätsfehler laufend erzeugt. Wenn dagegen bei einer Art von Synchronisationsermittlung eine vorbestimmte Anzahl von aufeinanderfolgenden Zeichen der gegebenen Paritätskemtfröße nicht genUgen, wird eine Fehlsynchronisation angezeigt. Dieser Fehlsynchronisationszustand kann erkannt werden, und es können Sofortmaßnahmen zur Wiederherstellung der Synchronisation getroffen werden. In diesem Fall wird das selbsttaktgebende Synchronisierbit gelöscht, da ein Fehlsynchronisationszustand hergestellt worden ist, und mittels des das Paritätsdarstell^ bit erzeugenden Generators wird anschließend ein neues selbsttaktgebendes Synchronisierbit erzeugt.

Die Erfindung wird nachstehend an Hand der Zeichnungen im einzelnen erläutert. Es zeigen:

Figur 1 das Blockschaltschema einer paritätsgesteuerten Synchronisierbiterzeugereinrichtung gemäß einer Ausführungsform der Erfindung; und

Figur 2 das Blockschaltschema einer speziellen Ausführungsform der Einrichtung nach Figur 1 zum Erzeugen einer Folge von Synchronisierbits aus einem eintreffenden Signal mit einem einzigen Paritätsbit pro Zeichen.

Der in Figur 1 gezeigten paritätsgesteuerten Zeichensynchronisiereinrichtung ist eine einzige Folge von sequentiellen binärcodierten Zeichen «it je η Bits zugeführt. Jedes Bit in jedem Zeichen des zugeführten Signals nimmt eine eigene von η Bitstellen ein, wobei eines dieser η Bits ein Paritätsbit ist. Dieses ankommende Signal ist einem Paritätsdarstellbitgenerator 12 sowie einem Synchronisationsdetektor 10 zugeführt.

Die Einrichtung arbeitet mit zwei Betriebsarten, nämlich einmal im Suchbetrieb und zum anderen im Arbeitsbetrieb, Im Suchhe-

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trieb prüft der Paritätsdarstellbitgenerator 12 die Parität aufeinanderfolgender Bits und erzeugt ein Ausgangsbit, im folgenden als "Paritätsdarstellbit" bezeichnet, in einer vorbestimmten Ordnungsbitstelle in jedem der n-Bit-Zeichen für jedes Zeichen nur dann, wenn ein vorbestimmtes Paritätserfordernis erfüllt ist. Dieses erzeugte Paritätsdarstellbit stellt eine Zeitmarke mit stets dem gleichen Binärwert für jedes Zeichen dar. Das Paritätsdarstellbit wird dann einem Synchronisierbitgenerator 16 zugeführt. Inzwischen erzeugt ein n-Bitgenerator 14 unter Steuerung durch ein Triggersignal (T) von einer Triggeranordnung 20 in noch zu beschreibender Weise η Bits, und zwar je ein Bit für jede Bitstelle in jedem empfangenen Zeichen. Diese η Bits sind dem Synchronisie£ bitgenerator 16 zugeführt. Wenn irgendeines der Bits vom Generator 12 zeitlich mit irgendeinem der η Bits vom Generator 14 zusammenfällt, erzeugt der Synchronisierbitgenerator 16 weiter Bits, die er in diesen Bitstellen unter Löschung des restlichen Teils der η Bits umlaufen läßt·

Durch diesen zyklischen Umlauf- und Vergleichsvorgang wird der Inhalt des Generators 16 binnen kurzem auf ein Bit reduziert. Dieses eine Bit fällt zeitlich mit dem Paritätsdarstellbit zusammen, da die Bits in sämtlichen anderen Bitstellen aufgrund ihres willkürlichen Auftretens gelöscht sind. Dieses eine Bit ist ein selbsttaktgebendes Bit, im folgenden als "Synchronisierbit" bezeichnet, und wird nunmehr dem Ausgang 13, 21 zugeführt, um das empfangene codierte Signal zu synchronisieren. Zu diesem Zeitpunkt wird durch das Synchronisierbit über die Leitung 13 eine Steueranordnung 18 eingeschaltet, die daraufhin ein Ausgangssignal in der Leitung 11 erzeugt. Dieses Ausgangssignal setzt den Generator 16 in die Lage, das Synchronisierbit unabhängig vom Generator 12 umlaufen zu lassen. Die Einrichtung befindet sich jetzt im Arbeitsbetrieb.

Sobald der Arbeitsbetrieb hergestellt ist, haben Fehler im Eingangssignal keinen Einfluß auf die nachfolgende Erzeugung des umlaufenden Synchronisierbits. Es können daher spätere rel-ative Paritätsverlagerungen oder -verschiebungen im empfangenen Signal einen Synchronisierfehler zwischen dem Synchronisierbit und den

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Zeichen im empfangenen Signal zur Folge haben.

Um solche Fehler, falls sie auftreten, zu korrigieren, ist der Synchronisationsdetektor 10 vorgesehen. Der Detektor 10 prüft die Parität in jedem der empfangenen Zeichen. Es ist klar, daß durch gelegentliche Paritätsabweichungen nicht ein Fehlsynchronisationszustand angezeigt werden sollte. Der Detektor 10 ist daher so voreingestellt, daß er eine vorbestimmte Anzahl von aufeinanderfolgenden Paritätsabweichungen in aufeinanderfolgenden Zeichen zählt. Das Auftreten dieser vorbestimmten Anzahl von aufeinanderfolgenden Paritätsfehlern, beispielsweise drei solchen Fehlern, kann dazu verwendet werden, einen Synchronisationsverlust statt einen gelegentlichen Übermittlungsfehler anzuzeigen. Das bei Anzeige eines solchen Synchronisationsverlustes auftretende Ausgangssignal des Detektors 10 ist der Triggeranordnung 20 zugeführt, die daraufhin ein Trigger signal (T) erzeugt, das die Steue_r anordnung l8 abschaltet, so daß das Ausgangssignal in der Leitung 11 verschwindet und dadurch das Synchronisierbit vom Generator 16 gelöscht wird. Außerdem wird das Signal (T) dem n-Bitgenerator 14 zugeführt, woraufhin ein neuer Suchzyklus beginnt. Falls aus irgendeinem Grunde, z.B. durch Schwund, sämtliche Bits mit dem richtigen Binärwert vom Generator 16 gelöscht werden, wird dieser Zustand durch die Triggeranordnung 20 über die Leitung 19 wahrgenommen. Die Triggeranordnung 20 erzeugt daraufhin das Triggersignal (T), und der Suchzyklus wird wiederholt.

Figur 2 zeigt im einzelnen eine Ausführungsform der Einrichtung nach Figur 1, Die Einrichtung nach Figur 2 spricht auf ein ankommendes Signal an, bei. dem jedem Zeichen ein einziges Paritäts bit zugegeben ist und gerade Parität verwendet wird. Die Anzahl der η Bits einschließlich des Paritätsbits ist in diesem beispiels weisen Falle 6. Die Anzahl der Zeichenbits, die Anzahl der Paritätsbits und ihre gegenseitige Beziehung können jedoch auch beliebig anders sein. In der Praxis kann die Anzahl der Zeichenfoite erheblich größer und auch die Anzahl der Paritätsbits verschieden _ sein.

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In der nachstehenden Tabelle A sind eine Zeichengruppierung und ein möglicher Paritätscode für diesen beispielsweisen Fall angegeben.

	Tabelle A	Paritätsbit
Zeichenfolge	Zeichen	1
1	OHIO	0
2	01100	1
3	10000	1
4	10011	O
5	01010

In Tabelle A ist das Paritätsbit entweder eine "1" oder eine "0", jenachdem ob die Anzahl von 1-Bits im übermittelten Zeichen gerade oder ungerade ist. Da in diesem Fall gerade Parität verwendet wird, ist das Paritätsbit eine "1", wenn die Anzahl von 1-Bits im Zeichen ungerade ist, und eine ⁿ0ⁿ, wenn die Anzahl von 1-Bits gerade ist. Das vorgegebene Paritätserfordernis besteht daher in diesem Fall in einem einzigen Paritätsbit, das gerade Parität darstellt.

In Figur 2 ist die ankommende Zeichenfolge dem Synchronisier^ bitgenerator 12 und dem Synchronisationsdetektor 10 zugeführt. Der Generator 12 enthält ia diesem beispielsweisen Fall ein Exklusiv-NOR-Glied 22, ein. 1-Bit-VerzÖgerungsglied 23 und ein Flipflop 24, Das Exklusiv-NOR-Glied 22 erzeugt ein Ausgangssignal "1", wenn beide Eingangssignale (bei a und b) gleich, d.h. beide "0" oder beide "1" sind. Ein am Ausgang des Flipflops 24 auftretendes Bit wird durch das Verzögerungsglied 23 um die Dauer eines Bits verzögert. Das Flipflop 24 ändert seinen Zustand nur bei jeder eingangsseitig zugeführten "1", wobei das Ausgangssignal eine "1" oder eine "0" ist.

Die nachstehende Tabelle B veranschaulicht die Erzeugung eines Paritätsdarstellbits durch de» Generator 12.

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Tabelle B Exklusiv-NOR-Glied 22

Zeichenfolge	Eingang (a)	Eingang (b) (ί-Bit-Verzögerung)	Ausgang	(Paritäts darstell bit)
1	O	O (Anfang)	1
	1	O	O
	1	1	1
	1	O	O
	O	Ϊ	O
n-tes Bit	1	1	1	(Parität^ darsteil bit)
2	O	O	1
	1	O	O
	1	1	1
	O	O	1
	O	O	1
n-tes Bit	O	O	1	( Parität_s darstell bit)
3	1	O	O
	O	1	O
	O	1	O
	O	1	O
	O	1	O
n-tes Bit	1	1	1

IO O

Ol O

Ol 0

11 1

10 0

n-tes Bit 11 1 (Paritäts

darstell bit) ~

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Tabelle B (Forts.)

5	O	O	1
	1	O	O
	O	1	O
	1	1	1
	O	O	T-I
n-tes Bit	O	O	1

(Paritätsdarstellbit)

Zu beachten ist, daß in der η-ten, oder in diesem Fall sechs ten Bitstelle jedes Zeichens am Ausgang des Generators 12 stets ein 1-Bit unabhängig von der Folge von 1-Bits und O-Bits im ankommenden Signal auftritt. Dieses Bit in der η-ten Stelle ist das Paritätsdarstdlbit und wird stets für jedes Zeichen erzeugt, das den vorgegebenen Paritätserfordernissen genügt. Das empfangene codierte Nachrichtensignal ist dem Flipflop 24 und dem Einpanfr des Exklusiv-NOR-Gliedes 22 zugeführt. Das um ein Bit verzögerte Auegangssignal des Flipflops 24 ist dem Eingang (b) des Exklusiv-NOR-Gliedes 22 zugeführt. Am Ausgang des Exklusiv-NOR-Gliedes 2 2 erscheint eine Folge von Bits, die stets mindestens ein 1-Bit in der η-ten Stelle der empfangenen Zeichen enthält.

Der Synchronisierbitgenerator 16 enthält einen n-Bit-Generator 14> der ein Schieberegister oder eine Verzögerungsleitung (nicht gezeigt) mit 'n, d.h. in diesem Fall sechs Stufen sein kann. Bei Empfang eines Triggersignals '(T) werden sämtliche sechs Stufen des Registers 14 auf den Binärwert "1" eingestellt. Diese 1-Bits werden sequentiell über die Leitungen 15, 17 und ein UND-Glied 44 zirkuliert. Das UND-Glied 44 läßt nur diejenigen vom Schieberegister 14 erzeugten und zirkulierten 1-Bits wieder ins Schieberegister 14 einlaufen, die zeitlich mit den vom Generator 12 erzeugten 1-Bits zusammenfallen. Aus Tabelle B kann man sehen, daß die Wahrscheinlichkeit, daß nur ein 1-Bit periodisch in den sechs Stufen des Schieberegisters 14 auftritt, sehr groß ist. In diesem Fall wird zu dem Zeitpunkt, da das dritte Zeichen verarbeitet wird, nur ein einziges 1-Bit zum Schieberegister 14 durch-

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gelassen, da das UND-Glied 44 sämtliche anderen 1-Bits gelöscht hat.

Das Umlaufen oder Zirkulieren dieses 1-Bits wird auf folgende V.eise erreicht: Ein Detektor 42 erzeugt ein Ausgangssignal nur dann, wenn ein Bit in der η-ten Ordnungsstelle im Schieberegister

14 vorhanden ist, d.h. wenn ein 1-Bit in der letzten Stufe wahrgenommen wird und in den übrigen Stufen nur O-Bits vorhanden sind. Dieses Ausgangssignal schaltet die Steueranordnung 18 am Eingang (S) ein. Die Steueranordnung 18 kann ein Flipflop 18a sein. Das Flipflop 18a erzeugt ein Ausgangssignal über denjenigen Zeitraum, in welchem dem Eingang (R) kein Signal zugeführt ist. Durch ein Signal am Eingang (R) wird das Signal am Eingang (S) überdeckt oder ausgeschaltet und das Flipflop l8a in den AUS-Zustand geschaltet, wie später noch erläutert werden wird. Das Ausgangssignal des Flipflops l8a, ein Synchronisiersignal (S), ist einem UND-Glied 46 zugeführt, das anseinem zweiten Eingang über die Leitung

15 die vom Schieberegister 14 zirkulierten Bits empfängt. Das UND-Glied 46 wird immer dann aufgetastet, wenn eines dieser zirkulierten Bits erzeugt wird und das Flipflop 18a sich im EIN-Zustand befindet. Das Ausgangssignal des UND-Gliedes 46 ist ein 1-Bit, das dann in das Schieberegister 14 einläuft, wobei das Bit um ein volles Zeichen verzögert und der Zyklus wiederholt wird. Dieses 1-Bit ist jetzt ein Synchronisierbit (selbsttaktgebendes Bit), das sich selbst dauernd erhält und unabhängig von irgendeinem Ausgangssignal des UND-Gliedes 44» das effektiv umgangen wird, ist. Das Ausgangssignal des Detektors 42 besteht aus einem Fluß oder einer Folge von Synchronisierbits, deren jedes sich in der vorbestimmten' Ordnungsbitstelle (n) der empfangenen Zeichenfolge befindet. Diese Bits können anschließend am Ausgang 21 mit bekannten Mitteln (nicht gezeigt) ohne weiteres für die Synchronisation der empfangenen Zeichen zubereitet und verwendet werden.

Die Steueranordnung 18 ist für folgende Zwecke zusätzlich vorgesehen. In der Praxis können Übertragungs- oder Uberaaitrtiusigsfehler auftreten. Es sei angenommen, daß der Generator l6 ein selbsttaktgebendes Bit (Synchronisierbit) erzeugt und danach Pa-

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ritätsfehler in nichtkonsekutiven (nichtaufeinanderfolgenden) Zeichen auftreten. Da diese Fehler nicht konsekutiv (aufeinanderfolgend) sind, besteht die Wahrscheinlichkeit _t daß sie willkürlich, und nicht die Folge eines repetierenden oder periodischen Zustands sind. Andererseits würde ein Fehlsynchronisationszustand sich in konsekutiven Fehlern äußern. Im Falle von willkürlichen Fehlern sollte daher entschieden werden, daß keine Schritte zu unternehmen sind. Erfindungsgemäß werden bei solchen willkürlichen Fehlern tatsächlich keine Schritte unternommen, da der Generator l6 solange fortfährt, Synchronisierbits zu erzeugen, bis das Synchronisierbit gelöscht wird, z.B. wenn die Steueranordnung l8 abgeschaltet wird. Diese laufende Erzeugung der Synchronisierbits erfolgt mit Hilfe des UND-Gliedes 46, durch welches das UND-Glied 44 umgangen wird, sobald das Synchronisierbit erzeugt ist, wie zuvor erwähnt.

Es sei nun angenommen, daß zwischen den selfosttaktgebenden Synchronisierbits und den empfangenen Zeichen ein© zeitliche Fehlsynchronisation besteht» Dies wird in folgender Weise korrigiert; Zu dem Zeitpunkt, da ein empfangenes Zeichen zum Generator 12 gelangt, gelangt es auch zum Synchronisationsdetektor 10. Der Detektor 10 enthält ein Exklusiv-NOR-Glied 26, eine I-Bit-Verzögerungsschaltung 23a, ein Flipflop 28, ein UND-Glied 34₉ ein UND-Glied 32, ein Inversionsglied (Polaritätsumkehrstufe) 25* einen Zähler 30 und einen Detektor 36. Das Exklusiv-NOR-Glied 26, die Verzögerungs schaltung 23a und das Flipflop 28 erfüllen die gleiche Funktion wie der Generator 12, indem am Ausgang des Exklu.siv-NOR-Gliedes 26 ein Paritätsdarstellbit erzeugt wird«, das dem UMD-Glied 34 und dem Inversionsglied 2 5'zugeführt ist ο Das Ausgaagssignal des Inversionsgliedes 25 ist dem einen Eingang des UND-Gliedes 32 zugeführt j, dem außerdem über die Leitung 31 das Synchronisationssignal (S) und über die Leitung 29 das selbsttaktgebende Synchronisierbit vom Detektor 42 zugeführt sind,, Das laversiosisglied 25 erzeugt eia 1-Bit immer dann, worm das Ausgangssigraal des Exklusiv-NOR-Gliedes 26 den Wert "0" hat» Das UND-Glied 32 ersetagib ismei* daran eimern Ausgamgsiimpuls, wenn in säiatlishea L.e±-tnng@u 27₂ 29 «ad 31 Sigmalzustamd herrscht^ dofau wemn in eiaaesa Zeieliem eiß

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fehler vorhanden ist. Der Zähler 30 zählt diese Impulse. Wenn der Detektor 36 einen vollen Zählwert im Zähler 30, der einen Fehlsynchronisationszustand anzeigt, d.h. in diesem Fall drei aufeinanderfolgende Fehler wahrnimmt, wird ein Ausgangssignal erzeugt und einem ODER-Glied 38 zugeführt. Das Ausgangssignal des ODER-Gliedes 38, ein Triggersignal (T), ist dem Eingang (R) des Flipflops 18a zugeführt, wodurch das Flipflop 18a in den AUS-Zustand geschaltet, das UND-Glied 46 gesperrt und das selbsttaktgebende Synchronisierbit gelöscht wird. Zugleich triggertdas Signal (T) den Generator 14, womit der Suchbetrieb einsetzt. Im Falle von gelegentlichen Fehlern wird, wie oben erwähnt, bei . gleichzeitigem Empfang eines Paritätsdarstellbits aufgrund dee Eapfangs eines dem Paritätserfordernis genügenden Zeichens sowie des Synchronisierbits vom Detektor 42 das UND-Glied 34 aufgetastet, so daß es ein Ausgangssignal erzeugt, das den Zähler 30 zurückstellt, so daß bei willkürlichen Fehlern keine Schritte unternommen werden.

Falls durch unvorhergesehene Fehler sämtliche 1-Bits vom Generator 16 gelöscht werden, so daß nur noch O-Bits vorhanden sind, nimmt der Detektor 40 die Anwesenheit von lauter 0-Bits im Schieberegister 14 wahr und erzeugt daraufhin ein Ausgangssignal, das dem ODER-Glied 38 zugeführt wird, das daraufhin an seinem Ausgang ein Triggersignal (T) liefert. Wie in Figur 2 gezeigt, spricht die Triftgeranordnung 20 auf das Ausgangssignal des Synchronisationsdetektors ,10 und eines Detektors 40 für lauter 0-Bits in der Weise an, daß die Einrichtung auf den Suchbetrieb geschaltet wird« In der Praxis können durch handgesteuerte oder anderweitige Mittel (nicht gezeigt) zusätzliche Eingangssignal für das ODER-Glied 38 bereitgestellt werden, um den Generator IC mit dem erforderlichen Triggersignal zu beliefern, so daß entsprechend den jeweiligen Bedürfnissen auf den Suchbetrieb geschaltet wird. Ferner können an den Synchronisationsdetektor 10 geeignete Anordnungen (nicht gezeigt) angeschaltet sein, die das Auftreten jedes Paritätsfehlers, gleichgültig ob er einen vollen Zählwert im Zähler 30 zur Folge hat oder nicht, anzeigen. Auch kann vom Flipflop l8a ein Ausgangssignal abgenommen und anderweitigen Anordnungen (nicht gezeigt)

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BAD ORIGINAL

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zugeleitet werden, um einen Fehlsynchronisationszustand anzuzeigen.

In bestimmten Fällen, während des Anlaufens der Einrichtung, kann es geschehen, daß der Generator 16 das selbsttaktgebende Synchronisierbit irrtümlich erzeugt, so daß das Paritätsdarstellbit *m UND-Glied 44 vorzeitig unterdrückt wird. Dies kann während des Suchbetriebes geschehen, wenn die Einrichtung in der Mitbe eines Zeichens mit dem Suchen beginnt. Wie aus Tabelle B ersichtlich, kann der Generator 12 andere 1-Bits als ein Paritätsdarstellbit erzeugen. Diese Bits können bewirken, daß ein Synchronisierbit, erzeugt wird', das nicht in Synchronismus mit dem empfangenen Signal ist. In diesem Fall nimmt der Synchronisationsdetektor 10 den Fehlsynchronisationszuetand infolge repetierender oder periodischer Zeit- oder Phasenfehler zwischen dem Synchronisierbit und dem Paritätsdarstellbit wahr, und ein·neuer Suchzyklus wird eingeleitet.

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Claims (3)

1. P a t e η t an sprue he

   (D-

   Einrichtung zum Synchronisieren von paritätscodierten Zeichenfolgen, wobei jedes Zeichen aus η binären Bits besteht, gekennzeichnet durch eine Anordnung (12), die bei Empfang der Zeichen ein Paritätsdarstellbit in einer vorbestimmten Ordnungsbitstelle für jedes einem vorgegebenen Paritätserfordernis genügende Zeichen erzeugt] eine Anordnung (14) zum Erzeugen einer Folge von η Bitsj und eine Vergleichsanordnung (16/ 18), welche die Folge der erzeugten η Bits in zeitlicher Koinzidenz mit den Paritätsdarstellbits vergleicht und aus der Folge der erzeugten η Bits nur dasjenige als selbsttaktgebendes Synehronisierbit zirkuliert, das zeitlich mit dem Paritätsdarstellbit zusammenfällt.
2. 2. Einrichtung nach Anspruch 1,- da d u r c h g e -

   k e η η ζ ei c h η et , daß die Vergleichsanördnung außerdem eine Anordnung (l8) enthält, die bei Erzeugung des Synchronisierbits veranlaßt, daß dieses unabhängig vom Arbeiten der das Paritätsdarstellbit erzeugenden Anordnung zirkuliert, sobald es einmal erzeugt ist.
3. 3. Einrichtung nach Anspruch 1 oder 2, g e k e η η ζ e i ch net durch eine auf die Paritätsdarstellbits und das Synchronisierbit ansprechende Anordnung (10), die ein Fehlersignal nur dann erzeugt, wenn eine gegebene Anzahl von Außerkoinzidenzzuständen zwischen den Paritätsdarstellbits und dem Synchronisierbit auftreten, wobei die Anordnung zum Erzeugen des Synchronisierbits ferner eine Anordnung (20) enthält, die bei Empfang des Fehlersignals das Synchronisierbit löscht und die Anordnung: zum Erzeugen des Synchronisierbits veranlaßt, erneut die Folge der η Bits für den Zeitkoinzidenzvergleich mit den Faritätsdarstellbits zu erzeugen.

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   -H-

   4· Einrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch ein Schieberegister (14) mit η Stufen, die jeweils einen von zwei Dinärzuständen annehmen können; eine Anordnung, welche das Schieberegister veranlaßt, eine Folge von η Bits zu erzeugen; eine Anordnung (44)» welche die Folge der η Bits in zeitlicher Koinzidenz mit den Paritätsdarstellbits vergleicht und zum Schieberegister nur dasjenige aus der Folge der η Bits als selbsttaktgebendes Synchronisier bit zirkuliert, das sich in zeitlicher Koinzidenz mit den Parität sdarstellbits befindet; und eine Anordnung (4?) zum Wahrnehmen des Zustands der η Stufen, wenn das Synchronisierbit durch das Schieberegister zirkuliert, wobei diese Anordnung (42) bewirkt, daß das Synchronisierbit, wenn es einmal erzeugt ist, unabhängig von der die Paritätsdarstellbits erzeugenden Anordnung und der Vergleichsanordnung durch das Schieberegister zirkuliert.

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