DE3731674A1 - Verfahren zur synchronisierung von endgeraeten innerhalb eines nachrichtenuebertragungssystems mit asynchronem zeitlagenzugriff - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Synchronisierung von Endgeräten innerhalb eines Nachrichtenübertragungs­ systems mit asynchronem Zeitlagenzugriff.

Dieses Verfahren wird dort angewendet, wo die Teilnehmer­ endstellen an ein Sende- und Empfangsbussystem angeschlossen sind und diese Bussysteme als Ringleitungen ausgebildet sind. Die in diesem Netz zu übermittelnden Daten werden in digitali­ sierter Form als Signal- oder Datenzellen oder -blöcke, die in ihrer Dauer konstant sind und einer vorbestimmten Zeitlage entsprechen, übertragen.

In der deutschen Patentanmeldung: P 37 10 868.9 vom 01.10.1987 "System zum Anschluß mehrerer Endgeräte an eine Netzanschluß­ einrichtung in einem Breitbandnachrichtennetz" wird vorge­ schlagen, einen Teil der Signalkapazität in Leerzellen, die die gleiche Dauer der Datenpakete (Informationen tragenden Zellen) haben, mit einem Synchronmuster zu belegen. Dadurch wird es möglich, sofort und ohne Anwendung des Schwungrad­ prinzips oder ähnlicher Verfahren direkt auf die Zellen zu synchronisieren.

Leerzellen können nur dann eingefügt werden, wenn keine Daten empfangen oder gesendet werden. Eine hundertprozentige Belegung des Nachrichtenübertragungssystems ist also generell nicht möglich.

Das in der angeführten Patentanmeldung beschriebene Verfahren hat den Nachteil, daß die Synchronisierschaltung ein auf­ wendiges, der Bitanzahl einer Zelle identisch stufiges Schieberegister mit einer dementsprechend ebenfalls auf­ wendigen Vergleicherschaltung beinhalten muß und daß die Erkennung der Zellgrenzen jedesmal erst nach der voll­ ständigen Auswertung einer Leerzelle abgeschlossen ist, so daß in dieser nach dem Stand der Technik bekannten aktiven Ringleitung die zumindest weiterzuleitenden Signale um die Bitzahl einer Zelle pro Endgerät verzögert werden müssen.

Der Erfindung liegt der Aufgabe zugrunde, ein Verfahren zur Synchronisierung der Endgeräte in einem solchen Nach­ richtenübertragungssystem anzugeben, bei dem eine sichere Erstsynchronisierung durchgeführt wird und eine Überprüfung der Synchronisierung mit nur einer sehr geringen Verzögerung von Bits zwischen der Empfangs- und der Sendeschaltung eines Busses erfolgen kann.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Hauptanspruchs beschriebene Erfindung gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.

Der Grundgedanke dieser Erfindung ist, daß die nach dem Stand der Technik als einziges Synchronwort aufzufassende Leerzelle in mehrere gegebenenfalls je nach Codierung der Datenpakete verschiedene Teilsynchronworte aufgeteilt ist und nach der Synchronisierung der einzelnen Endgeräte nur noch der erste Teil, also das erste Teilsynchronwort jeder Leerzelle zur Überprüfung der Synchronität heran­ gezogen wird.

Der Vorteil der Erfindung ist, daß nach dem erstmaligen Finden einer Leerzelle eine Aufsynchronisation erst nach der Überprüfung aller Teilsynchronworte dieser Zelle er­ folgt, nach Abschluß dieser ersten Synchronisation jedoch nur jeweils das erste Teilsynchronwort jeder weiteren Leerzelle zur Überprüfung der bestehenden Synchronität herangezogen wird. Es erfolgt somit eine sichere Erstsynchronisierung, während im Betriebsfall nur eine Verzögerung der Signale in der Länge des ersten Teilsynchronwortes von z. B. fünf Takten pro Endgerät auftritt.

Im Fall, daß sich 5-bit-Teilsynchronworte einer Leerzelle nicht unterscheiden und ausgehend von einem zu 90% belegten Bus läßt sich mittels der Wahrscheinlichkeitsbetrachtung nachweisen, daß durch das Auftreten der gleichen Bitkombina­ tion innerhalb der Datenpakete in ca. 2,9% der Erstsynchroni­ sierungsversuche ein fehlerhafter Zellsynchronismus ein­ stellen wird. Werden jedoch innerhalb der Leerzellen einander unterschiedliche Teilsynchronworte verwendet, die beispiels­ weise sende- und empfangsmäßig in einem Speicher abgelegt sein können, so verringert sich unter Beibehaltung aller anderen Parameter die Wahrscheinlichkeit einer Fehl­ synchronisierung auf einen Wert von ca. 2,7 × 10-8!

Die gleiche Länge und der konstante Abstand der Teilsynchron­ worte untereinander ermöglicht den Einsatz einer äußerst einfachen, mit handelsüblichen Schaltkreisen aufgebauten Synchronisierschaltung.

Durch das Modifizieren eines Grundteilsynchronwortes zum Aufbau der verschiedenen Teilsynchronisierworte läßt sich der Bauteileaufwand noch weiter reduzieren.

Vorteilhaft ist weiterhin, daß durch das mögliche Variieren der maximal erlaubten Anzahl der Datenzellen zwischen den Leerzellen die von dem momentanen Belegungsgrad abhängige und unabhängig vom geplanten Endbelegungsgrad des Nachrichten­ übertragungssystems optimale Synchronsicherheit erreicht wird.

Eine Anordnung zur Durchführung des Verfahrens gemäß der Erfindung wird in der Zeichnung näher erläutert.

Es zeigt

Fig. 1 den Aufbau einer, die Teilsynchronworte beinhaltenden Leerzelle,

Fig. 2 eine Synchronisierschaltung,

Fig. 3 eine Schaltung zur Modifizierung der Teilsynchronworte und

Fig. 4 ein Übergangsdiagramm für den Zustand der Schaltung nach Fig. 2.

Fig. 1 ist für eine Leerzelle der Länge p = 128 bit ent­ sprechend der Länge aller Zellen des Übertragungssystems die zeitliche Anordnung eines aus k = 5 bit bestehenden Grundteilsynchronworts S 1 dargestellt, das im Abstand von n = 30 Takten m = 4 Mal in modifizierter Form als weitere Teilsynchronworte S 2 bis S 5 wiederholt wird. Um in der Leerzelle (m + 1) Teilsynchronworte in gleichen Abständen unterbringen zu können, gilt die Beziehung

=(m + 1) k + m (n k) < p,1

wobei k, m, n, p ganzzahlig sein müssen.

In Fig. 2 ist die Synchronisierschaltung für eine nach Fig. 1 aufgebaute Leerzelle dargestellt und im folgenden näher beschrieben.

Die von einem Bus kommenden Datensignale D werden in ein aus 5 Stufen bestehendes erstes Schieberegister SR 1 einge­ lesen. Das erste in einem ersten Vergleicher VG 1 erkannte und aus k = 5 bit bestehende Grundteilsynchronwort (S 1 in Fig. 1) setzt einen RS-Flip-Flop B auf Q = H und über ein erstes Tor T 1 alle Stufen eines ersten Zählers Z 1 auf L-Potential. Ebenso wird ein aus m = 4 Stufen bestehendes zweites Schieberegister SR 2 über ein zweites Tor T 2 in allen Stufen auf L gesetzt. Über den H-Potential führenden Ausgang Q des RS-Flip-Flops B wird ein drittes Tor T 3 für einen, den Datensignalen D zugehörigen Datentakt DT durchlässig.

Nach n = 30 Taktimpulsen liefert der erste Zähler Z 1 für eine Taktdauer des Datentaktes DT H-Potential an ein viertes und fünftes Tor T 4 und T 5. Wird gleichzeitig im ersten Schieberegister SR 1 über den ersten Vergleicher VG 1 ein nachfolgendes Teilsynchronwort erkannt, so wird das vierte Tor T 4 durchlässig und schiebt H-Potential in die mit C bezeichnete 1. Stufe des zweiten Schieberegisters SR 2. Der Weg über das erste Tor T 1 bleibt wegen des am 2. Eingang anliegenden L-Potentials vom Ausgang des Flip-Flops B gesperrt, so daß der erste Zähler Z 1 unge­ stört weiterzählt.

Wird zur Zeit des Anliegens von H-Potential am fünften Tor T 5 im ersten Vergleicher VG 1 kein Teilsynchronwort erkannt, so werden über einen ersten Inverter 11, dem fünften Tor T 5 und einem sechsten Tor T 6 der RS-Flip-Flop B und das zweite Schieberegister SR 2 rückgesetzt. Ein zweiter Zähler Z 2, der jeweils nach 8 Takten einen Übertrag erzeugt, wird direkt vom Ausgang des fünften Tores T 5 rückgesetzt. Gleich­ zeitig wird vom Ausgang des fünften Tores T 5 ein dritter Zähler Z 3 (der ohne Voreinstellung bis p/8 zählen kann) so voreingestellt, daß nach dem ersten Übertrag vom zweiten Zähler Z 2 auch an seinem Ausgang ein H-Potential auftritt und über ein siebtes (Oder-)Tor T 7 ein vierter Zähler Z 4 rückgesetzt.

Für den Fall, daß nach dem Erkennen des Grundteilsynchronwor­ tes die weiteren Teilsynchronworte (S 1, S 2 bis S 5 in Fig. 1) im Abstand von jeweils n = 30 bit ebenfalls im ersten Ver­ gleicher VG 1 erkannt werden, werden alle vier mit C, D, E und F bezeichneten Stufen des zweiten Schiebegisters SR 2 nacheinander mit H-Potential versorgt und damit hat diese Schaltung den Synchronismus auf die Zellgrenzen hergestellt. Von der letzten Stufe F des zweiten Schieberegisters SR 2 wird H-Potential an ein achtes Tor T 8 gelegt, so daß der Daten­ takt DT an den Eingang des zweiten Zählers Z 2 gelangt Das gleiche H-Potential bereitet ein neuntes und zehntes Tor T 9 und T 10 vor und sperrt über einen zweiten Inverter 12 das fünfte Tor T 5. Durch die oben beschriebene Voreinstellung des dritten Zählers Z 3 werden nach 8 Takten, die das achte Tor T 8 passieren, über ein elftes Tor T 11 das neunte und zehnte Tor T 9 und T 10 mit H-Potential versorgt. Wird erneut ein Grundteilsynchronwort S 1 im ersten Vergleicher VG 1 fest­ gestellt, so wird am Ausgang des neunten Tores T 9 für eine Taktdauer ein Impuls erzeugt, der über das siebte Tor T 7 den vierten Zähler Z 4 rücksetzt.

Von nun an werden, solange der Paketsynchronismus aufrecht erhalten bleibt (Kriterium dafür ist das H-Potential am Ausgang F des zweiten Schieberegisters SR 2), mit Hilfe des zweiten und dritten Zählers Z 2 und Z 3 im Abstand von p = 128 Takten (Zellänge) Impulse am Ausgang des elften Tores T 11 erzeugt, die zusammen mit dem H-Potential am Ausgang F des zweiten Schieberegisters SR 2 das neunte und zehnte Tor T 9 und T 10 vorbereiten. Wird im ersten Vergleicher VG 1 gleichzeitig zu Beginn einer Leerzelle das 5-bit-Grundteilsynchronwort S 1 erkannt, so wird über das siebte Tor T 7 der bis zu einer ausreichend großen Zahl zählende vierte Zähler Z 4 rückgesetzt. Erst wenn innerhalb von z. B. 500 Zeitlagen, die 500 Zelldauern entsprechen, kein Leerpaket erkannt wird, erreicht der vierte Zähler Z 4 seine Endstellung und erzeugt einen Impuls, der über das sechste Tor T 6 den RS-Flip-Flop SR 2 B auf Q = L setzt und ebenso über das zweite Tor T 2 das zweite Schieberegister SR 2 in allen 4 Stufen C, D, E und F auf L-Potential setzt.

Der am Ausgang des neunten Tores T 9, gleichzeitig Ausgang G der Synchronisierschaltung, im synchronisierten Zustand mehr oder weniger häufig und unregelmäßig auftretende Impuls dient zum Einfügen von Signalen einer hier nicht dargestellten Datensammeleinrichtung auf den für alle Endgeräte vorgesehenen aktiven Sendebus.

Die gleiche Schaltung kann auch zur Synchronisierung der Empfangsseite des Endgerätes eingesetzt werden, um die für dieses Endgerät bestimmten Datenpakete zu erkennen. Diese Datenpakete beginnen jeweils mit einer gleichen, den eigent­ lichen Datenteil vorangestellten Bitkombination (Zellkopf), deren Muster in einem Speicher N abgelegt ist.

In diesem Fall ist ein zweiter Vergleicher VG 2 erforderlich, der den Inhalt des ersten Schieberegisters SR 1 auf die ebenfalls aus 5 bit bestehende aber vom Grundteilsynchron­ wort der Leerzelle unterschiedliche Paketmarke untersucht. Das zehnte Tor T 10 wird immer dann geöffnet, wenn der ge­ suchte Zellkopf im zweiten Vergleicher VG 2 erkannt wird.

Um Signallaufzeitunterschiede auszugleichen, ist zwischen dem invertierten Ausgang des RS-Flip-Flops B und dem ersten Tor T 1 eine Verzögerungsleitung V eingeschleift.

Eine Modifikationsschaltung M, welche die für den ersten Vergleicher VG 1 benötigten Teilsynchronworte mit der Bit­ folge a′, b′, c′, d′ und e′ aus dem Grundteilsynchronwort der Bitfolge a, b, c, d und e erzeugt und von den Ausgängen C, D, E und F, sowie vom nichtinvertierten Ausgang Q des RS-Flip-Flops B angesteuert wird ist nachfolgend in der Fig. 3 beschrieben.

Der in Fig. 3 gezeigte mögliche Aufbau einer Modifizierungs­ schaltung besteht aus einem Inverter, vier Exklusiv-Oder, acht Nand-Gliedern und vier Oder-Gliedern. Die Eingänge a, b, c, d und e, also das Bitmuster des Grundteilsynchronwortes und die Ausgänge a′, b′, c′, d′ und e′ entsprechend den modifizierten Teilsynchronworten sind identisch mit den Signal­ bezeichnungen in Fig. 3.

Die Ansteuerung dieser Schaltung erfolgt von den Signalen des Ausgangs Q des RS-Flip-Flops B, hier als Signal B benannt und von den Ausgangssignalen C, D, E und F des zweiten Schiebe­ registers SR 2 in Fig. 2.

Während einer Erstsynchronisation werden also nacheinander das Grundteilsynchronwort und die darauf folgenden Teil­ synchronwörter (S 1, S 2 bis S 5 in Fig. 1) entsprechend dem Ausgangssignal des S-Flip-Flops und des zweiten Schiebe­ registers ausgegeben. Nach der Erstsynchronisation gelangt jedoch nur das Grundteilsynchronwort zur Überprüfung der laufenden Synchronisation an die Ausgänge dieser Schaltung.

Das in Fig. 4 gezeigte Übergangsdiagramm der Synchronisier­ schaltung beginnt mit dem asynchronen Zustand A. Ein erstes gefundenes Grundteilsynchronwort versetzt den Zustand der Schaltung in den Status B, von dem aus ein im Abstand von n bit gefundenes erstes modifiziertes Teilsynchronwort (S 2 in Fig. 1) die Schaltung in den Zustand B bringt und jedes weitere erkannte Teilsynchronwort (S 3 bis S 5) die Schaltung den Zu­ stand F erreichen läßt. Von den Zuständen B bis E, die nach n × (m-1) Takten im Falle einer erfolgreichen Suche nach den Teilsynchronworten durchlaufen werden, wird dieser Synchronsuchlauf beim Nichterkennen nur eines Teilsynchronwor­ tes sofort abgebrochen, d. h. die Schaltung kehrt in den asynchronen Zustand A zurück und sucht erneut das Grundteilsyn­ chronwort um dann erneut in den Zustand B zu gelangen.

Hat die Schaltung den Zustand F erreicht, so wird sie nach p-(n × m) bit in den Zustand F 1 überführt und beginnt jetzt nach t = t + p mit der Suche nach den Grundteil­ synchronworte (entspricht der Suche nach Leerzellen) wenn die Schaltung den Sendebus bedient oder nach Daten­ paketen mit der im Speicher (N in Fig. 2) abgelegten und dadurch voreingestellten Bitkombination des eigenen logischen Kanals, wenn die Schaltung für Empfangszwecke eingesetzt wird.

Wird nach der erfolgreichen Synchronisation innerhalb von z. B. 500 Paketen, abhängig vom Belegungsgrad des Nachrichten­ übertragungssystems und durch den vierten Zähler (Z 4 in Fig. 2) voreingestellt keine Leerzelle, also kein Grundteil­ synchronwort erkannt, so kehrt die Schaltung in den asynchronen Zustand A zurück.

Claims (10)

1. Verfahren zur Synchronisierung von Endgeräten innerhalb eines Nachrichtenübertragungssystems mit asynchronem Zeitlagenzugriff, in dem die in digitalisierter Form vorliegenden Daten als Datenpakete von konstanter Länge über Sende-/Empfangsbusse gesendet/empfangen werden und bei einer Nichtübertragung von Nutzinformation anstelle der Datenpakete Leerpakete gleicher Länge eingefügt werden, dadurch gekennzeichnet, daß sich innerhalb jedes Leerpaketes mehrere Teil­ synchronworte (S 1 bis S 5) befinden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Teilsynchronworte (S 1 bis S 5) untereinander einen gleichen Abstand haben.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß der Beginn des ersten Teilsynchronwortes (S 1) mit dem Beginn des Leerpakets übereinstimmt.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Teilsynchronworte (S 1 bis S 5) innerhalb eines Leerpakets sich untereinander unterscheiden und diese Synchronworte (S 1 bis S 5) in allen Leerpaketen an gleicher Position sind.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß ein Teil der Teilsynchronworte (S 2 bis S 5) aus einem ursprüng­ lichen Grundteilsynchronwort (S 1) abgeleitet werden.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die auf der Sendeseite erzeugten Teilsynchronworte (S 1 bis S 5) und die zum Vergleich auf der Empfangsseite erzeugten Teil­ synchronworte (S 1 bis S 5) nach dem gleichen Verfahren erzeugt werden.

7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß erst nach dem Erkennen aller Teilsynchronworte (S 1 bis S 5) eines Leerpakets der Synchronismus hergestellt ist und ansonsten ein neuer Synchronisiervorgang eingeleitet wird.

8. Verfahren nach Anspruch 3, 4 und 7, dadurch gekennzeichnet, daß nach erfolgter Synchronisierung jedes Paket auf Vor­ handensein ausschließlich des ersten Teilsynchronwortes (S 1) überprüft wird.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß eine Neusynchronisierung erst nach dem Ausbleiben einer be­ stimmmten Anzahl von ersten Teilsynchronworten (S 1) erfolgt.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Anzahl der maximal auszubleibenden ersten Teilsynchron­ worte (S 1) abhängig von dem Belegungsgrad des Übertragungs­ system ist.