DE19830362A1 - Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Halbleiterspei­ chervorrichtung und insbesondere Mittel zum Reparieren einer Speicherzelle.

Fig. 12 ist ein Blockschaltplan eines Abschnitts einer Speichervorrichtung des Standes der Technik, während die Fig. 13(a) und Fig. 13(b) Zeitablaufpläne zur Erläuterung der Funktion der Speichervorrichtung sind, wobei Fig. 13(a) den Fall zeigt, in dem eine redundante Spei­ cherzelle gewählt wird, und Fig. 13(b) den Fall zeigt, in dem eine redundante Speicherzelle nicht gewählt wird.

Die folgende Beschreibung wird auf den Fall angewendet, in dem die Anzahl der Bänke 2 ist (ARRAY0 und ARRAY1), während die Anzahl der Unterspeicherzellenmatrizen, aus denen jede Bank gebildet ist, 4 ist (SAB00 bis SAB03 und SAB10 bis SAB13) und die Gesamtzahl der Unterwortleitun­ gen, die in der Vorrichtung enthalten sind, 512 ist. Die Unterspeicherzellenmatrizen enthalten jeweils eine be­ stimmte Anzahl von Unterwortleitungen, die jedoch nicht gezeigt sind.

Die Beschreibung macht von der hierarchischen Wortlei­ tungsarchitektur Gebrauch. In der Beschreibung wird angenommen, daß für eine Hauptwortleitung MWL 8 Unter­ wortleitungen vorgesehen sind.

Daher besitzen die Zeilenadressen jeder der Bänke 11 Bits (X0 bis X10), wovon X9 und X10 die Unterspeicherzellenma­ rix und X3 bis X8 die Hauptwortleitungen in der Unter­ speicherzellenmatrix angeben und X0 bis X2 zwischen den 8 Unterwortleitungen jeder Hauptwortleitung unterscheiden.

Die Ersetzung einer fehlerhaften Speicherzelle durch eine redundante Speicherzelle erfolgt durch zwei Zeilenadres­ senleitungen, die durch X0 unterschieden werden. Jede Un­ terspeicherzellenmatrix besitzt eine redundante Haupt­ wortleitung RMWL und 8 redundante Unterwortleitungen, die daran angeschlossen sind.

Nun wird mit Bezug auf den Schaltplan und die Zeitablauf­ pläne die Funktionsweise der Schaltung beschrieben. In den Fig. 13(a) und 13(b) ist ACT ein Signal, das angibt, daß die entsprechende Bank aktiv ist, wobei ein Befehls­ decodierer oder dergleichen (in der Zeichnung nicht gezeigt) verwendet wird, um die Schaltung als Antwort auf von außen eingegebene Befehle zu betreiben.

In Fig. 12 sind XADD, die aus 11 Bits gebildet sind, die Zeilenadressensignale, die ein Adressenpuffer oder der­ gleichen (in der Zeichnung nicht gezeigt) entsprechend dem ACT-Signal von außen eingibt.

XABF ist eine Zeilenadressensignal-Pufferschaltung, die komplementäre Signale X1N bis X10N und X1T bis X10T entsprechend X1 bis X10 der XADD-Signale erzeugt. XRED ist eine Speicher- und Vergleichsschaltung für fehler­ hafte Zellen. In jeder der XRED-Schaltungen ist die Adresse der fehlerhaften Speicherzelle gespeichert, die ersetzt werden soll.

Fig. 14 ist ein Schaltplan, der ein Beispiel der Spei­ cher- und Vergleichsschaltung oder des Redundanzdecodie­ rers XRED zeigt. Der XRED führt einen Vergleich der XADD-Zeilen­ adressensignale mit der Adresse der fehlerhaften Speicherzelle, die in XRED gespeichert ist, aus.

Da in diesem Beispiel die Ersetzung in Einheiten von zwei Unterwortleitungen erfolgt, werden X1 bis X10, die die XADD-Signale bilden, gespeichert. Da die Unterwortleitun­ gen durch X0 unterschieden werden, werden beispielsweise die Zeilenadressen 0 und 1 innerhalb von XRED nicht unterschieden, so daß die Adresse unabhängig davon, welche von ihnen eingegeben wird, als Adresse einer fehlerhaften Speicherzelle angesehen wird. In dieser Schaltung wird eine Ersetzungsadresse durch Durchschmel­ zen von Sicherungen F1N bis F10N und F1T bis F10T gespei­ chert. Obwohl hinsichtlich des Verfahrens zum Durch­ schmelzen einer Sicherung keine besondere Beschränkung vorhanden ist, verwendet das allgemein angewendete Ver­ fahren zum Durchschmelzen der Sicherung einen Laser­ strahl.

Die Speicherung erfolgt mit einem Bit, das angibt, welche Sicherung von FnN- und FnT-Ersetzungsadressen durchge­ schmolzen ist. Falls beispielsweise die Ersetzungsadres­ sen 0 und 1 sind, werden F1N bis F10N durchgeschmolzen, während F1T bis F10T nicht durchgeschmolzen werden.

Die Funktionsweise dieser Schaltung ist die folgende. Zunächst liegen sämtliche XADD-Signale auf niedrigem Pegel, ferner wechselt das PXR-Signal auf niedrigen Pegel, während der Knoten 100 zum hohen Pegel wechselt.

Dann werden von den zueinander komplementären 11-Bit-Signalen, die die XADD-Signale bilden, auf der Grundlage eines von außen eingegebenen Adressensignals X1N bis X10N und X1T bis X10T gesetzt.

Da XnN und XnT (mit n = 1 bis 10) zueinander komplemen­ täre Signale sind, ist anschließend eines von ihnen auf hohem Pegel, während das andere auf niedrigem Pegel ist.

Falls beispielsweise die Zeilenadresse 0 oder 1 ist, sind X1N bis X10N auf hohem Pegel, während X1T bis X10T auf niedrigem Pegel sind.

Solange daher die in den Sicherungen FnN und FnT gespei­ cherten Ersetzungsadressen mit den XADD-Signalen überein­ stimmen, sind die Knoten 100 und 101 miteinander verbun­ den.

Falls beispielsweise das PXR-Signal zum hohen Pegel wechselt, wenn die Ersetzungsadresse mit dem XADD-Signal nicht übereinstimmt, wechselt der Knoten 100 zum niedri­ gen Pegel, wenn jedoch eine Übereinstimmung vorliegt, hält der Knoten 100 den hohen Pegel. Der hohe Pegel wird am Knoten 102 mittels des Zwischenspeichersignals XLAT gehalten und als Signal XREBL ausgegeben. Wenn das ACT-Signal zum niedrigen Pegel wechselt, werden sämtliche XREBL-Signale vom XPRE-Signal nicht gewählt, mit dem Ergebnis, daß die gewählte redundante Speicherzelle nicht gewählt wird.

Fig. 15 ist ein Schaltplan, der ein Beispiel einer XRDN-Schaltung zeigt, die eine redundante Speicherzelle wählt, wobei diese XRDN-Schaltungen in einer eineindeutigen Ent­ sprechung mit den redundanten Zeilendecodierern RXDC vorhanden sind.

Da für je 2 Unterwortleitungen eine XRED-Schaltung vor­ handen ist, ist für jeweils 4 XRED-Schaltungen eine XRDN-Schaltung vorhanden. Dieses Verhältnis ist das Verhältnis zwischen der Anzahl von Hauptwortleitungen zu der Anzahl von Unterwortleitungen.

Wenn eines der an sie angeschlossenen XREBL-Signale zum hohen Pegel wechselt, zieht die XRDN-Schaltung ein XRDNS-Signal, das mittels einer Vorladungsschaltung (in der Zeichnung nicht gezeigt) auf hohem Pegel liegt, nach unten. Das XRDNS-Signal ist ein Signal, das angibt, daß eine redundante Speicherzelle gewählt ist. Wenn ein RXDS-Signal auf hohem Pegel liegt, wird der Zeilendecodierer RXDC, der in einer 1 : 1-Entsprechung mit jedem von diesem verbunden ist, aktiviert.

Weiterhin werden die RRAIS1- und RRAIS2-Signale, die mittels einer Vorladungsschaltung (in der Zeichnung nicht gezeigt) auf hohem Pegel gehalten werden, durch das XREBL-Signal wahlweise nach unten gezogen.

Obwohl von den 4 verbundenen XREBL-Signalen, wovon keines nach unten gezogen wird, falls das XREBL0 zum hohen Pegel wechselt, nur RRAIS1 nach unten gezogen wird, falls XREBL1 zum hohen Pegel wechselt, wird nur RRAIS2 nach unten gezogen, falls XREBL2 zum hohen Pegel wechselt, und werden sowohl RRAIS1 und RRAIS2 nach unten gezogen, falls XREBL3 zum hohen Pegel wechselt.

Daher ist die Beziehung der Zustände der RRAIS-Signale dann, wenn sie mit den Vergleichsergebnissen jeder der XRED-Schaltungen übereinstimmen, fest.

Die jeweiligen XRED- und XRDN-Schaltungen sind Bänken fest zugewiesen und arbeiten nur, wenn die entsprechende Bank gewählt ist. Weiterhin sind die PXR-, XLAT-, XPRE-, XRDS- und XRDNS-Signale unabhängig für jede Bank vorhan­ den und arbeiten unabhängig voneinander.

Die XPR-Schaltung, die in Fig. 12 gezeigt ist, ist ein Zeilenadressendecodierer, der aus dem Zeilenadressensi­ gnal XADD ein decodiertes Zeilenadressensignal PXADD erzeugt. PXADD ist aus 8 Signalen X3N4N5N bis X3T4T5T, die aus X3 bis X5 vordecodiert sind, aus 8 Signalen X6N7N8N bis X6T7T8T, die aus X6 bis X8 vordecodiert sind, und aus 4 Signalen X9N10N bis X9T10T, die aus X9 und X10 vordecodiert sind, gebildet.

Die 8 Signale X3T4T5T und die 8 Signale X6T7T8T usw. werden für die XDEC-Wahl innerhalb jeder der Unterspei­ cherzellenmatrizen verwendet, während die vier Signale X9T10T usw. für die Unterspeicherzellenmatrizen-Wahl in der SXC-Schaltung verwendet werden.

PXADD wird in XPR verzögert, um eine redundante Speicher­ zelle zu wählen oder nicht zu wählen, und wird durch das XLAT-Signal zwischengespeichert. Wenn das ACT-Signal zum niedrigen Pegel wechselt, werden durch das XPRE-Signal sämtliche PXADD-Signale nicht gewählt, mit dem Ergebnis, daß die gewählte Speicherzelle ebenfalls nicht gewählt wird.

Fig. 16 ist ein Schaltplan, der ein Beispiel einer SXC-Schaltung zeigt. Die SXC-Schaltung ist eine Unterspei­ cherzellenmatrix-Wählschaltung, die, wenn XADD nicht mit sämtlichen in XRED gespeicherten Adressen von zu erset­ zenden fehlerhaften Speicherzellen übereinstimmt und das RXDS-Signal auf hohem Pegel bleibt, auf der Grundlage des PXADD-Signals (X9 und X10) eine Leseverstärkerspalte aktiviert, die in der Zeichnung nicht explizit gezeigt ist, die jedoch in der entsprechenden Unterspeicherzel­ lenmatrix enthalten ist, und außerdem das Unterspeicher­ zellenmatrix-Wählsignal BSEL aktiviert.

Falls XADD mit einer in XRED gespeicherten Adresse einer zu ersetzenden fehlerhaften Speicherzelle übereinstimmt und das RXDS-Signal auf niedrigem Pegel liegt, werden auf der Grundlage des XRDNS-Signals die Leseverstärkerspalte ebenso wie das BSEL-Signal aktiviert.

Falls dann zwischen der durch PXADD angegebenen Unter­ speicherzellenmatrix und der durch XRDNS angegebenen Unterspeicherzellenmatrix keine Übereinstimmung vorhanden ist, wird die Aktivierung einer redundanten Hauptwortlei­ tung in der durch PXADD angegebenen Unterspeicherzellen­ matrix und der Leseverstärkerspalte unterdrückt. In jedem Fall ist die aktivierte Leseverstärkerspalte in der Unterspeicherzellenmatrix enthalten, die die aktivierte Wortleitung enthält.

Fig. 17 ist ein Schaltplan, der ein Beispiel einer XDEC-Schaltung zeigt. Die XDEC-Schaltung ist ein Zeilendeco­ dierer, der eine Hauptwortleitung MWL auf der Grundlage des PXADD-Signals (X3 bis X8) und des BSEL-Signals akti­ viert. Falls jedoch XADD mit einer in irgendeinem XRED gespeicherten Adresse einer zu ersetzenden Speicherzelle übereinstimmt und das RXDS-Signal auf niedrigem Pegel liegt, erfolgt keine Aktivierung.

Fig. 18 ist ein Schaltplan, der ein Beispiel einer RXDC-Schaltung zeigt. Die RXDC-Schaltung ist ein redundanter Zeilendecodierer, der in dem Fall, in dem XADD mit einer in irgendeinem XRED gespeicherten Adresse einer zu erset­ zenden Speicherzelle übereinstimmt, auf der Grundlage des XRDNS-Signals die entsprechende redundante Hauptwortlei­ tung RMWL aktiviert.

Dadurch wird die Hauptwortleitung, die die Adresse der fehlerhaften Speicherzelle enthält, durch die redundante Hauptwortleitung ersetzt.

Fig. 19 ist ein Schaltplan, der ein Beispiel einer RAIS-Schaltung zeigt. Die RAIS-Schaltung ist eine Unterwort­ leitung-Wählschaltung, die, wenn XADD nicht mit einer in irgendeiner XRED-Schaltung gespeicherten Adresse einer zu ersetzenden fehlerhaften Speicherzelle übereinstimmt und das RXDS-Signal auf hohem Pegel liegt, nur eine Leitung von RAI0 bis RAI17 entsprechend XADD (X0 bis X2) akti­ viert.

Falls jedoch XADD mit einer in irgendeiner XRED-Schaltung gespeicherten Adresse einer zu ersetzenden fehlerhaften Speicherzelle übereinstimmt und das RXDS-Signal auf niedrigem Pegel liegt, erfolgt anstelle von X1 von XADD die Wahl des RRAIS1-Signals, anstelle von X2 von XADD die Wahl des RRAIS2-Signals und für X0 von XADD die Wahl einer Leitung von RA10 bis RA17.

Die Hauptwortleitung MWL und das Unterspeicherzellenma­ trix-Leitungswählsignal RAI werden in eine Unterwort-Treiber­ schaltung (in der Zeichnung nicht gezeigt) einge­ geben, wobei ein logisches UND-Gatter die Unterwortlei­ tung SWL wählt. Die Unterwortleitung SWL ist direkt mit einer Speicherzelle verbunden, wodurch diese aktiviert wird.

Wie oben beschrieben worden ist, ist die Beziehung zwi­ schen dem Redundanzdecodierer XRDD und einer Hauptwort­ leitung und einem RAI-Signal, die hiervon aktiviert werden, fest, mit dem Ergebnis, daß die Beziehung zwi­ schen jedem XRED und einer Unterwortleitung fest ist.

Die Anzahl von Unterwortleitungen, deren Austausch durch einen einzelnen Redundanzdecodierer XRED ausgeführt wird, (2 im vorliegenden Fall) ist ebenfalls fest.

In diesem Fall sind in jeder Bank 4 redundante Hauptwort­ leitungen vorhanden, denen 32 Unterwortleitungen entspre­ chen. Da in einer Bank 16 XRED-Schaltungen vorhanden sind, ist es, wenn die Ersetzung bei den XRED-Schaltungen in Einheiten von 2 Unterwortleitungen erfolgt, die eine von X0 verschiedene Adresse gemeinsam nutzen, höchstens möglich, 16 Stellen in jeder Bank zu reparieren, solange sämtliche Fehlerstellen nur eine einzige Zeilenadresse besitzen oder sich in zwei Adressen, die eine von X0 verschiedene Adresse gemeinsam nutzen, befinden.

In einem Fall, in dem die verschiedenen Fehlerstellen nicht durch 2 von X0 verschiedene gemeinsam genutzte Adressen gesteuert werden, beispielsweise in dem Fall, in dem eine Hauptwortleitung (die acht Unterwortleitungen entspricht, die von X0 bis X2 verschiedene Adressen gemeinsam nutzen) ausgefallen ist, werden vier XRED-Schaltungen verwendet, um acht Unterwortleitungen zu ersetzen.

In diesem Fall werden 16 XRED-Schaltungen für jede Bank verwendet, um 4 Hauptwortleitungen zu reparieren.

In jedem Fall werden die XRED-Schaltungen und redundante Unterwortleitungen, die für die Ersetzung eines Fehlers verwendet werden, nur innerhalb jeder Bank verwendet und sind vom Fehlerzustand in einer weiteren Bank unabhängig.

Ein synchroner DRAM oder dergleichen ist im allgemeinen intern in Speicherzellenmatrizen unterteilt, wovon jede unabhängig arbeitet. Jede dieser Unterteilungen wird Bank genannt. In jeder Bank wird eine Speicherzellengruppe aktiviert, wenn sie durch ein externes Eingangsadressen signal spezifiziert wird.

Dann ist es möglich, daß verschiedene Bänke gleichzeitig aktiviert werden, wobei die Adressen der aktivierten Speicherzellengruppen zwischen jeder der Bänke unabhängig sind.

Falls beispielsweise eine redundante Speicherzelle, die sich physikalisch in einer Bank A befindet, eine ausge­ fallene Speicherzelle ersetzen soll, die sich physika­ lisch in der Bank B befindet, werden, wenn beide Bänke aktiviert werden, zwei Speicherzellengruppen in der Bank A aktiviert.

Falls diese Gruppen einen Leseverstärker und Datenleitun­ gen oder dergleichen gemeinsam nutzen, könnte die rich­ tige Funktionsweise beeinträchtigt werden. Da die Adres­ sen der beiden Speicherzellengruppen unabhängig sind und von außen beliebig spezifiziert werden können, ist es nicht möglich, dieses Problem für sämtliche Adressenkom­ binationen zu vermeiden.

Es ist daher unmöglich, die Reparatur redundanter Spei­ cherzellen, die zwischen Bänken gemeinsam genutzt werden, auszuführen, so daß fehlerhafte Speicherzellen in jeder Bank nur durch redundante Speicherzellen in dieser Bank repariert werden können.

Daher ist es in einem Chip, in dem eine Gruppenbildung fehlerhafter Speicherzellen, die in einigen besonderen Bänken vorhanden sind, auftritt, dann, wenn eine fehler­ hafte Speicherzelle durch eine redundante Speicherzelle in einer einzigen Bank nicht mehr repariert werden kann, unmöglich, den gesamten Chip zu reparieren, was zur Reduzierung der Ausbeute führt. In einer Halbleitervor­ richtung sind eine Anzahl von Mustern von Adressen für fehlerhafte Bits vorhanden, die mit der Konstruktion und der Herstellung der Halbleitervorrichtung in Beziehung stehen.

Beispielsweise können diese klassifiziert werden in Fehler, die durch die Ersetzung einer einzelnen Zeilen­ adresse repariert werden können, etwa Einzelbit-Fehler, die einem Transistor zugeschrieben werden können, der eine Speicherzelle bildet, und Einzelleitungs-Fehler, die einer unterbrochenen Verdrahtung in einer Speicherzellen­ matrix zugeschrieben werden können, und in Fehler, die durch die Ersetzung mehrerer Zeilenadressen repariert werden können, etwa Zeilendecodiererschaltungs-Fehler und Fehler benachbarter Leitungen, die durch Kurzschlüsse in der Verdrahtung in einer Speicherzellenmatrix hervorgeru­ fen werden.

Angesichts dieser Fehler, die die Ersetzung mehrerer Zeilen erfordern, ist die Anzahl benachbarter Zeilen­ adressen, die eine Ersetzung erfordern, wegen der Größe der Verunreinigungen, die während der Bearbeitung erzeugt werden und die Hauptursache von Kurzschlüssen in der Verdrahtung bilden, unbestimmt.

Wenn daher im Stand der Technik ein einzelner Redundanz­ decodierer verwendet wird, um die Reparatur einer festen Anzahl von Leitungen auszuführen, und wenn die Anzahl benachbarter Zeilenadressen, die die Ersetzung erfordern, die Ersetzungseinheit übersteigt, war es notwendig, mehrere Redundanzdecodierer zu verwenden, um die Erset­ zung auszuführen.

Falls andererseits die Anzahl benachbarter fehlerhafter Zeilenadressen kleiner als die Ersetzungseinheit ist, erfolgt die Ersetzung von Zeilenadressen, die nicht fehlerhaft sind, jedoch an eine gegebene fehlerhafte Zeilenadresse angrenzen, wodurch der Wirkungsgrad der Nutzung redundanter Speicherzellen reduziert wird.

Der Erfindung liegt die Aufgabe zugrunde, eine Halblei­ terspeichervorrichtung und insbesondere Mittel zum Repa­ rieren von Speicherzellen zu schaffen, die die obenbe­ schriebenen Nachteile des Standes der Technik nicht besitzen.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiterspeichervorrichtung, die die in einem der unabhängigen Ansprüche angegebenen Merkmale besitzt. Die abhängigen Ansprüche sind auf zweckmäßige Ausführungen der Erfindung gerichtet.

Eine Halbleiterspeichervorrichtung gemäß der Erfindung enthält in jedem Redundanzdecodierer eine Einrichtung zum Programmieren einer Bank, in der der Redundanzdecodierer fehlerhafte Speicherzellen ersetzt, sowie eine Einrich­ tung zum Programmieren der Anzahl von Adressenleitungen, die durch den Redundanzdecodierer ersetzt werden.

Das heißt, die Halbleiterspeichervorrichtung besitzt mehrere normale Speicherzellen, eine Einrichtung zum Aktivieren der normalen Speicherzellen als Antwort auf eine von außen eingegebene Adresse, mehrere redundante Speicherzellen, eine erste Speichereinrichtung zum Spei­ chern einer Adresse einer fehlerhaften Speicherzelle in den normalen Speicherzellen, eine Einrichtung zum Ver­ gleichen der von außen eingegebenen Adresse mit der Adresse der fehlerhaften Speicherzelle, eine Einrichtung zum Aktivieren der redundanten Speicherzelle als Antwort auf einen Ausgang der Vergleichseinrichtung oder der Einrichtung zum Aktivieren der redundanten Speicherzelle sowie eine Einrichtung zum Unterdrücken der Aktivierung der normalen Speicherzelle.

Die Vergleichseinrichtung führt einen Vergleich zwischen einem Teil oder sämtlichen der von außen angelegten Adressen und der gespeicherten Adresse der fehlerhaften Speicherzelle aus.

Die Halbleitervorrichtung kann weiterhin versehen sein mit einer zweiten Speichereinrichtung, die die Anzahl verglichener Bits oder nicht verglichener Bits speichert, wobei die Anzahl verglichener Bits variabel ist, und einer ersten Übertragungseinrichtung, die auf der Grund­ lage eines Ausgangs der Vergleichseinrichtung die Inhalte der zweiten Speichereinrichtung an die Einrichtung zur Aktivierung redundanter Speicherzellen überträgt. Es ist möglich, daß die Halbleiterspeichervorrichtung eine Architektur besitzt, die unterteilte Speicherzellenmatri­ zen wie etwa Bänke enthält, die unabhängig voneinander arbeiten, wobei jede der Bänke, d. h. der Speicherzellen-Unter­ speicherzellenmatrizen, mehrere redundante Speicher­ zellen enthält.

Weiterhin enthält eine Halbleiterspeichervorrichtung gemäß der Erfindung eine dritte Speichereinrichtung, die Informationen darüber speichert, welche ausgefallene Speicherzelle in welcher Speicherzellen-Unterspeicherzel­ lenmatrix ersetzt werden soll, wobei die Vergleichsein­ richtung einen Vergleich zwischen den Inhalten der drit­ ten Speichereinrichtung und einem Speicherzellenmatrix Wählsignal, das von außen eingegeben wird, ausführt, eine vierte Speichereinrichtung, die als Antwort auf die Ergebnisse jeder der Vergleichseinrichtungen Informatio­ nen darüber speichert, welche redundante Speicherzelle in jeder der Bänke welche ausgefallene Speicherzelle in jeder der Unterspeicherzellenmatrizen aus Speicherzellen in jeder der Bänke ersetzen soll, und eine zweite Über­ tragungseinrichtung, die anhand des Ausgangs von der Vergleichseinrichtung die Inhalte der vierten Spei­ chereinrichtung an die Speicherzellen-Aktivierungsein­ richtung überträgt.

Weiterhin kann die vierte Speichereinrichtung aus einer N-stelligen Binärspeichereinrichtung gebildet sein, die Kombinationen aus Zweierpotenzen von N speichern kann, wobei die zweite Übertragungseinrichtung an die mehreren vierten Speichereinrichtungen angeschlossen ist, was durch einen Verdrahtungs-ODER-Knoten, der eine N-stellige Binärzahl überträgt, implementiert werden kann.

Es ist möglich, daß die Aktivierungseinrichtung für redundante Speicherzellen eine Decodiereinrichtung zum Decodieren der Signale von der zweiten Übertragungsein­ richtung sowie eine Einrichtung zum Zwischenspeichern eines Wertes oder eines decodierten Wertes der Signale von der Übertragungseinrichtung enthält und daß die Aktivierungseinrichtung für redundante Speicherzellen eine Wähleinrichtung besitzt, die aus den Bits, die die von außen eingegebene Adresse bilden, eine Anzahl von Bits wählt, die nicht dem von der ersten Übertragungsein­ richtung angegebenen Vergleich unterworfen werden, und die die Wahl in den verbleibenden Bits der zweiten Über­ tragungseinrichtung ausführt.

Weitere Merkmale und Vorteile der Erfindung werden deut­ lich beim Lesen der folgenden Beschreibung zweckmäßiger Ausführungen, die auf die beigefügte Zeichnung Bezug nimmt; es zeigen:

Fig. 1 einen Blockschaltplan einer ersten Ausführung der Erfindung;

Fig. 2(a) einen Zeitablaufplan zur Erläuterung des Betriebs der ersten Ausführung im Fall einer gewählten Fehleradresse;

Fig. 2(b) einen Zeitablaufplan zur Erläuterung des Betriebs der ersten Ausführung im Fall einer nicht gewählten Fehleradresse;

Fig. 3 einen Schaltplan eines Beispiels der XRED-Schaltung nach Fig. 1;

Fig. 4 einen Schaltplan eines Beispiels der XRDN-Schaltung nach Anspruch Fig. 1;

Fig. 5 einen Schaltplan eines Beispiels der SXC-Schaltung nach Fig. 1;

Fig. 6 einen Schaltplan eines Beispiels der XDEC-Schaltung nach Fig. 1;

Fig. 7 einen Schaltplan eines Beispiels der RXDC-Schaltung nach Fig. 1;

Fig. 8 einen Schaltplan eines Beispiels der RAIS-Schaltung nach Fig. 1;

Fig. 9 einen Schaltplan eines Beispiels der XRDN-Schaltung einer zweiten Ausführung der Erfin­ dung;

Fig. 10 einen Schaltplan eines Beispiels einer RXDC-Schaltung der zweiten Ausführung der Erfin­ dung;

Fig. 11 einen Schaltplan eines Beispiels einer RAIS-Schaltung einer zweiten Ausführung der Erfin­ dung;

Fig. 12 den bereits erwähnten Blockschaltplan einer herkömmlichen Speichervorrichtung;

Fig. 13(a) den bereits erwähnten Zeitablaufplan zur Erläuterung des Betriebs der Speichervorrich­ tung nach Fig. 12 im Fall einer gewählten Fehleradresse;

Fig. 13(b) den bereits erwähnten Zeitablaufplan der Speichervorrichtung nach Fig. 12 im Fall ei­ ner nicht gewählten Fehleradresse;

Fig. 14 den bereits erwähnten Schaltplan eines Bei­ spiels der XRED-Schaltung nach Fig. 12;

Fig. 15 den bereits erwähnten Schaltplan eines Bei­ spiels der XRDN-Schaltung nach Fig. 12;

Fig. 16 den bereits erwähnten Schaltplan eines Bei­ spiels der SXC-Schaltung nach Fig. 12;

Fig. 17 den bereits erwähnten Schaltplan eines Bei­ spiels der XDEC-Schaltung nach Fig. 12;

Fig. 18 die bereits erwähnten Schaltplan eines Bei­ spiels der RXDC-Schaltung nach Fig. 12; und

Fig. 19 die bereits erwähnten Schaltplan eines Bei­ spiels der RAIS-Schaltung nach Fig. 12.

Die Erfindung ist grundsätzlich so entworfen, daß die Halbleiterspeichervorrichtung enthält: mehrere normale Speicherzellen, eine Einrichtung zum Aktivieren der Speicherzellen (XDEC) als Antwort auf eine von außen eingegebene Adresse, mehrere redundante Speicherzellen, eine Speicher- und Vergleichseinrichtung (XRED), die eine erste Einrichtung zum Speichern einer Adresse einer fehlerhaften Speicherzelle, die in den mehreren normalen Speicherzellen vorhanden ist, sowie eine Einrichtung zum Vergleichen der von außen eingegebenen Adresse mit der Adresse der fehlerhaften Speicherzelle enthält, und eine Einrichtung (RXDC) zum Aktivieren der redundanten Spei­ cherzelle als Antwort auf ein Ausgangssignal der Ver­ gleichseinrichtung, wobei die Vergleichseinrichtung einen Vergleich der im ersten Speicher gespeicherten Adresse der fehlerhaften Speicherzelle mit wenigstens einem Teil der Bits, die die von außen eingegebene Adresse bilden, ausführt.

In der Halbleiterspeichervorrichtung der Erfindung ent­ hält die Einrichtung (RXDC) zum Aktivieren der redundan­ ten Speicherzelle eine Einrichtung zum Unterdrücken der Aktivierung der normalen Speicherzelle.

Andererseits enthält die Halbleiterspeichervorrichtung der Erfindung in einer anderen Ausführung mehrere normale Speicherzellen, eine Einrichtung zum Aktivieren der Speicherzellen (XDEC) als Antwort auf eine von außen eingegebene Adresse, mehrere redundante Speicherzellen, eine Speicher- und Vergleichseinrichtung (XRED) für redundante Speicherzellen, die eine erste Einrichtung zum Speichern einer Adresse einer in den mehreren normalen Speicherzellen vorhandenen ausgefallenen Speicherzelle sowie eine Einrichtung zum Vergleichen der von außen eingegebenen Adresse mit der Adresse der ausgefallenen Speicherzelle enthält, eine Wähleinrichtung (XRDN) für redundante Speicherzellen, die eine redundante Speicher­ zelle als Antwort auf ein Ausgangssignal von der Spei­ cher- und Vergleichseinrichtung (XRED) wählt, sowie eine Einrichtung (RXDC) zum Aktivieren der redundanten Spei­ cherzelle als Antwort auf einen Ausgang der Vergleichs­ einrichtung.

In der Halbleiterspeichervorrichtung der Erfindung können die mehreren normalen Speicherzellen eine Hauptspeicher­ zellenmatrix bilden, die in mehrere Unterspeicherzellen­ matrizen unterteilt ist, wovon jede mehrere normale Speicherzellen enthält, wobei ferner jede Unterspeicher­ zellenmatrix mehrere Speicher- und Vergleichseinrichtun­ gen (XRED) für jede der redundanten Speicherzellen, wenigstens eine Wähleinrichtung (XRDN) für redundante Speicherzellen und wenigstens eine der Aktivierungsein­ richtungen (RXDC) für redundante Speicherzellen enthalten kann.

Andererseits kann erfindungsgemäß jede der Aktivierungs­ einrichtungen (RXDC) für redundante Speicherzellen so beschaffen sein, daß sie an irgendeine von mehreren der Wähleinrichtungen (XRDN) für redundante Speicherzellen angeschlossen ist, wovon je eine in jeder der mehreren Unterspeicherzellenmatrizen, die die Hauptspeicherzellen­ matrix bilden, vorgesehen ist. Ferner kann jede der Wähleinrichtungen (XRDN) für redundante Speicherzellen so beschaffen sein, daß sie an irgendeine von mehreren der Aktivierungseinrichtungen (RXDC) für redundante Speicher­ zelle angeschlossen ist, wovon je eine in mehreren Unter­ speicherzellenmatrizen vorgesehen ist, die eine Haupt­ speicherzellenmatrix bildet. Erfindungsgemäß kann eine der Aktivierungseinrichtungen (RXDC) für redundante Speicherzellen, die in einer Unterspeicherzellenmatrix vorgesehen ist, an eine Wähleinrichtung (XRDN) für redun­ dante Speicherzellen, die in einer weiteren Unterspei­ cherzellenmatrix, die von der obigen Unterspeicherzellen­ matrix verschieden ist, vorgesehen sein, ferner kann eine der Wähleinrichtungen (XRDN) für redundante Speicherzel­ len, die in einer Unterspeicherzellenmatrix vorgesehen ist, an eine Aktivierungseinrichtung (RXDC) für redun­ dante Speicherzellen angeschlossen sein, die in einer weiteren Unterspeicherzellenmatrix vorgesehen ist, von der oben genannten Unterspeicherzellenmatrix verschieden ist.

Darüber hinaus kann erfindungsgemäß die Wähleinrichtung (XRDN) für redundante Speicherzellen, die als Redundanz­ decodiereinrichtung dient, eine Einrichtung zum Program­ mieren, welche redundante Speicherzelle eine fehlerhafte Speicherzelle ersetzen sollte, sowie eine Einrichtung zum Programmieren, welche Anzahl von fehlerhaften Speicher­ zellen gleichzeitig durch die redundanten Speicherzellen ersetzt werden soll, enthalten.

In der Halbleiterspeichervorrichtung der Erfindung kann die Wähleinrichtung (XRDN) für redundante Speicherzellen eine Anzahl fehlerhafter Speicherzellen, die durch die redundante Speicherzelle ersetzt werden sollen, aus einer Gruppe, die aus den Zahlen 1, 2 und 4 besteht, wählen, außerdem kann die Anzahl von der Vergleichseinrichtung zu vergleichenden Bits verändert werden. Ferner kann die Halbleiterspeichervorrichtung der Erfindung eine zweite Einrichtung zum Speichern der Anzahl von Bits, die von der Vergleichseinrichtung verglichen oder nicht vergli­ chen werden sollen, und eine erste Einrichtung enthalten, die auf der Grundlage des Ausgangs der Vergleichseinrich­ tung die Inhalte der Speichereinrichtung an die Aktivie­ rungseinrichtung für redundante Speicherzellen überträgt.

Ferner kann die erfindungsgemäße Halbleiterspeichervor­ richtung wenigstens zweite getrennte Bankstrukturen enthalten, wovon jede mehrere Speicherzellen enthält, die eine Hauptspeicherzellenmatrix bilden, die in mehrere Unterspeicherzellenmatrizen unterteilt ist, wovon jede mehrere normale Speicherzellen enthält. Jede der Bänke arbeitet in Übereinstimmung mit einem von außen eingege­ benen Adressensignal. Jede der getrennten Bankstrukturen enthält mehrere redundante Speicherzellen.

Ferner kann jede der Bänke mehrere Speicher- und Ver­ gleichseinrichtungen (XRED), mehrere Wähleinrichtungen (XRDN) für redundante Speicherzellen sowie mehrere Akti­ vierungseinrichtungen (RXDC) für redundante Speicherzel­ len enthalten.

In der erfindungsgemäßen Halbleiterspeichervorrichtung kann wenigstens eine der Wähleinrichtungen (XRDN) für redundante Speicherzellen, die in einer der Bänke vorge­ sehen ist, an eine Aktivierungseinrichtung (RXDC) für redundante Speicherzellen angeschlossen sein, die in einer anderen Bank als derjenigen, in der sich die Wähl­ einrichtung (XRDN) für redundante Speicherzellen befin­ det, vorgesehen ist. Ferner kann wenigstens eine der Aktivierungseinrichtungen (RXDC) für redundante Speicher­ zellen, die in einer der Bänke vorgesehen ist, an eine der Wähleinrichtungen (XRDN) für redundante Speicherzel­ len angeschlossen sein, die in einer anderen Bank als derjenigen vorgesehen ist, in der die Aktivierungsein­ richtung (RXDC) für redundante Speicherzellen vorgesehen ist.

Andererseits kann die Halbleiterspeichervorrichtung gemäß der Erfindung eine dritte Einrichtung zum Speichern von Informationen darüber, welche ausgefallene Speicherzelle in welcher Speicherzellenmatrix der getrennten Bank ersetzt werden soll, sowie die Vergleichseinrichtung enthalten, die einen Vergleich zwischen den Inhalten der dritten Speichereinrichtung und einem von außen eingege­ benen Speichermatrix-Wählsignal ausführt.

Darüber hinaus enthält die Halbleiterspeichervorrichtung gemäß der Erfindung mehrere vierte Einrichtungen, die als Antwort auf die Vergleichseinrichtung Informationen darüber speichern, welche redundante Speicherzelle in welcher Unterspeicherzellenmatrix der getrennten Bank welche ausgefallene Speicheradresse ersetzen soll, und eine zweite Einrichtung, die auf der Grundlage des Aus­ gangs der Vergleichseinrichtung die Inhalte der vierten Speichereinrichtung an die Aktivierungseinrichtung für redundante Speicherzellen überträgt.

Fig. 1 ist ein Blockschaltplan der ersten Ausführung der Erfindung, während die Fig. 2(a) und 2(b) Zeitablaufpläne sind, die deren Funktionsweise erläutern.

Fig. 2(a) zeigt den Fall, in dem eine redundante Spei­ cherzelle gewählt ist, während Fig. 2(b) den Fall zeigt, in dem eine redundante Speicherzelle nicht gewählt ist. Soweit nichts anderes angegeben wird, arbeiten die ande­ ren Signale in der gleichen Weise wie im oben erläuterten Stand der Technik.

Die folgende Beschreibung ist auf den gleichen Fall wie im oben erläuterten Stand der Technik gerichtet, in dem die Anzahl der Bänke 2 beträgt (ARRAY0 und ARRAY1), die Anzahl der Unterspeicherzellenmatrizen in jeder Bank 4 beträgt (SUBA00 bis SUBA3 sowie SUBA10 bis SUBA13) und die Gesamtzahl der Unterwortleitungen, die in der Vor­ richtung enthalten ist, 512 beträgt; die mehreren Unter­ speicherzellenmatrizen, wovon jede eine bestimmte Anzahl von Unterwortleitungen enthält, ist jedoch in der Zeich­ nung nicht gezeigt.

Die Beschreibung macht von der hierarchischen Wortlei­ tungsarchitektur Gebrauch. In der Beschreibung wird von dem Fall ausgegangen, daß pro Hauptwortleitung MWL 8 Unterwortleitungen vorhanden sind.

Daher besitzen die Zeilenadressen jeder der Bänke 11 Bits (X0 bis X10), wovon X9 und X10 die Unterspeicherzellenma­ trix sind, X3 bis X8 die Hauptwortleitungen in der Unter­ speicherzellenmatrix sind und X0 bis X2 zwischen 8 Unter­ wortleitungen in bezug auf jede Hauptwortleitung unter­ scheiden.

Die Ersetzung einer fehlerhaften Speicherzelle durch eine redundante Speicherzelle erfolgt durch 1 oder 4 Zeilen­ adressenleitungen, die durch X0 und X1 unterschieden werden. Jede Unterspeicherzellenmatrix besitzt eine redundante Hauptwortleitung RMWL, an die 8 Unterwortlei­ tungen angeschlossen sind. Es wird jedoch angemerkt, daß diese Zahlen selbst keine Beschränkungen der vorliegenden Erfindung darstellen.

Im folgenden wird mit Bezug auf die Schaltpläne und die Zeitablaufpläne die Funktionsweise der erfindungsgemäßen Halbleiterspeichervorrichtung beschrieben. In Fig. 1 ist XADD, das aus 11 Bits gebildet ist, das Zeilenadressensi­ gnal, das von einem äußeren Eingang von einem Adressen­ puffer (in der Zeichnung nicht gezeigt) entsprechend dem ACT-Signal empfangen wird.

CBS ist ein Bank-Wählsignal, das beispielsweise von einem Befehlsdecodierer (in der Zeichnung nicht gezeigt) von außen empfangen wird.

XABF ist eine Zeilenadressensignal-Pufferschaltung, die entsprechend dem XADD-Signal komplementäre Signale X0N bis X10N und X0T bis X10T und ferner entsprechend dem CBS-Bankwählsignal komplementäre Signale CBST und CBSN erzeugt. XRED ist eine Speicher- und Vergleichsschaltung für fehlerhafte Adressen. Jede XRED-Schaltung speichert die Bank und die zu ersetzende fehlerhafte Adresse.

Fig. 3 ist ein Schaltplan eines Beispiels des XRED-Redun­ danzdecodierers, der einen Vergleich zwischen dem Zei­ lenadressensignal XADD und einer intern gespeicherten Adresse einer fehlerhaften Speicherzelle ausführt. Jede XRED-Schaltung speichert ferner die Adresse und die Bank einer zu ersetzenden fehlerhaften Speicherzelle.

Falls diese Ersetzung mehrere Zeilenadressen umfaßt, speichert sie eine Adresse dieser Adressengruppe. In allen Fällen kann sie eine ausreichende Anzahl von Bits speichern, um die minimale Ersetzungseinheit unterschei­ den zu können.

Um in der vorliegenden Ausführung eine minimale Erset­ zungseinheit aus einer Zeilenadresse zu ermöglichen, können sämtliche Bits X0 bis X10, die das XADD-Signal bilden, gespeichert werden.

In dieser Schaltung wird die Ersetzungsadresse durch Durchschmelzen der Sicherungen F0N bis F10N und F0T bis F10T gespeichert. Die zu ersetzende Bank wird durch Durchschmelzen der Sicherungen FBSN und BFST gespeichert. Obwohl hinsichtlich des Verfahrens zum Durchschmelzen einer Sicherung die Erfindung keiner Beschränkung unter­ liegt, besteht das allgemein verwendete Verfahren darin, eine Sicherung mittels eines Laserstrahls durchzuschmel­ zen.

Die Speicherung erfolgt durch ein Bit, das angibt, welche Sicherung der Ersetzungsadressen FnN und FnT durchge­ schmolzen ist. Falls die Ersetzungsadresse beispielsweise 0 ist, werden F0N bis F10N und FBSN durchgeschmolzen, während FIT bis F10T und FBST nicht durchgeschmolzen werden.

Weiterhin wird in dem Fall, in dem mehrere Adressen ersetzt werden sollen, keine Sicherung, die die Adresse der Bits niedrigerer Ordnung von XADD speichert, durchge­ schmolzen. Falls beispielsweise die zu ersetzenden Adres­ sen 0 und 1 sind, werden FIN bis F10N durchgeschmolzen, während F0N und F0T bis F10T nicht durchgeschmolzen werden. In diesem Fall wird X0 nicht gespeichert.

Die Funktionsweise dieser Schaltung wird im folgenden beschrieben.

Zunächst liegen alle Bits von XADD auf niedrigem Pegel, das PXR-Signal wechselt zum niedrigen Pegel und der Knoten 100 wechselt zum hohen Pegel. Dann werden auf der Grundlage eines von außen eingegebenen Adressensignals die komplementären Signale X0N bis X10N und X0T bis X10T, die die 11 Bits des XADDR-Adressensignals bilden, und die Bankwählsignale CBSN und CBST gesetzt.

Da hierbei die Signale komplementär sind, besitzt eines hohen Pegel, während das andere niedrigen Pegel besitzt. Falls die Zeilenadresse 0 ist und die Bank 0 ist, sind X0N bis X10N und CBSN auf hohem Pegel, während X0T bis X10T und CBST auf niedrigem Pegel sind.

Solange daher nicht nur die in den Sicherungen FnN und FnT gespeicherte Ersetzungsadresse mit dem XADD-Signal übereinstimmt, sondern auch das Signal CBS für die ge­ wählte Bank mit der zu ersetzenden Bank übereinstimmt, die in den Sicherungen FCBN und FCBT gespeichert ist, werden die Knoten 100 und 101 gegenseitig verbunden gehalten.

Bezüglich der Bits, für die weder FnN noch FnT durchge­ schmolzen ist, wird zwischen dem Knoten 100 und dem Knoten 101 unabhängig von den Zuständen von XnN und XnT keine Verbindung hergestellt, mit dem Ergebnis, daß diese Bits aus dem Adressenvergleich ausgeschlossen werden und stets als Ersetzungsadressen angesehen werden, wenn andere Bits übereinstimmen.

Falls hierbei das PXR-Signal auf hohem Pegel liegt und der obige Vergleich keine Übereinstimmung angibt, wech­ selt der Knoten 100 zum niedrigen Pegel, er wird jedoch auf hohem Pegel gehalten, falls das Vergleichsergebnis eine Übereinstimmung ist. Dieses Ergebnis wird beim Knoten 102 mittels des Zwischenspeichersignals XLAT gehalten und als XREBL-Signal ausgegeben.

Fig. 4 ist ein Schaltplan, der ein Beispiel einer XRDN-Schaltung zeigt. Die XRDN-Schaltung ist eine Wählschal­ tung für redundante Speicherzellen, wobei im beschriebe­ nen Fall für jeweils 4 XRED-Schaltungen eine XRDN-Schal­ tung vorhanden ist. Es wird jedoch angemerkt, daß diese Zahlen die Erfindung in keiner Weise beschränken.

Falls eines der 4 XREBL-Signale, die an die XRDN-Schal­ tung angeschlossen sind, zum hohen Pegel wechselt, werden die XRDNS0- und XRDNS1-Signale, die durch eine Vorla­ dungsschaltung (in der Zeichnung nicht gezeigt) auf hohem Pegel gehalten werden, wahlweise entsprechend den Siche­ rungen FS00 bis FS13 auf niedrigen Pegel gezogen.

Die XRDNS-Signale sind Signale, die die gewählte redun­ dante Speicherzelle angeben. Falls die Anzahl der zu ersetzenden Leitungen angegeben wird und sowohl XRDNS0 als auch XRDNS1 auf hohem Pegel liegt, wird eine redun­ dante Speicherzelle nicht gewählt und wird eine Ersetzung dicht ausgeführt.

Falls jedoch die XRDNS0- und XRDNS1-Signale auf niedrigem Pegel bzw. auf hohem Pegel liegen, wird eine Unterwort­ leitung ersetzt; hingegen werden, wenn sie auf hohem Pegel bzw. auf niedrigem Pegel liegen, 2 Unterwortleitun­ gen ersetzt und werden, wenn sie beide auf niedrigem Pegel liegen, 4 Unterwortleitungen ersetzt.

Die Signale RXDS0 und RXDS1, die durch eine (in der Zeichnung nicht gezeigte) Vorladungsschaltung beide auf hohem Pegel gehalten werden, werden in Übereinstimmung mit den Sicherungen FX00 bis FX13 auf niedrigen Pegel herunter gezogen. RXDS0 und RXDS1 sind Signale, die die redundante Hauptwortleitung und die Unterspeicherzellen­ matrix wählen, die diese Leitung enthält.

Weiterhin werden die RRAIS1- und RRAIS2-Signale, die durch eine (in der Zeichnung nicht gezeigte) Vorladungs­ schaltung auf hohem Pegel gehalten werden, entsprechend den Sicherungen FR0 und FR1 auf niedrigen Pegel herunter­ gezogen. Die RRAIS1- und RRAIS2-Signale wählen das Unter­ wortwählsignal RAI.

Sämtliche Signale werden so lange auf hohem Pegel gehal­ ten, bis ein Übereinstimmungsergebnis in einem Vergleich in einer XRED-Schaltung vorliegt.

Die XRED- und XRDN-Schaltungen sind nicht fest besonderen Bänken zugewiesen, sondern arbeiten unabhängig von einer gewählten Bank. Daher werden die PXR-, XLAT-, XPRE-, RXDS-, XRDNS- und RRAIS-Signale von den Bänken gemeinsam genutzt und arbeiten unabhängig davon, welche Bank akti­ viert worden ist.

In Fig. 1 bezeichnet XPR einen Zeilenadressen-Vordecodie­ rer, der aus dem Zeilenadressensignal XADD ein Zeilen­ adressen-Vordecodierungssignal PXADD erzeugt.

In dem beschriebenen Fall ist PXADD aus 8 Signalen X3N4N5N bis X3T4T5T, die aus X3 bis X5 vordecodiert werden, aus den 8 Signalen X6N7N8N bis X6T7T8T, die aus X6 bis X8 vordecodiert werden, und aus den 4 Signalen X9N10N bis X9T10T, die aus X9 und X10 vordecodiert wer­ den, gebildet.

Die 8 Signale X3T4T5T und die 8 Signale X6T7T8T usw. werden für die XDEC-Wahl in jeder der Unterspeicherzel­ lenmatrizen verwendet, während die 4 Signale X9T10T usw. für die Unterspeicherzellenmatrixwahl in der SXC-Schal­ tung verwendet werden.

Fig. 5 ist ein Schaltplan eines Beispiels einer in Fig. 1 gezeigten SXC-Schaltung. Die SXC-Schaltung ist eine Unterspeicherzellenmatrix-Wählschaltung, die, wenn XADD nicht mit sämtlichen in XRED gespeicherten Adressen für zu ersetzende fehlerhafte Zellen übereinstimmt und die RXDS0- und RXDS1-Signale auf hohem Pegel bleiben, das PXADD-Signal (X9 und X10) decodiert und deren Zwischen­ speicherung durch das XDLA-Signal ausführt und auf dieser Grundlage eine Leseverstärkerspalte aktiviert, die in einer (in der Zeichnung nicht gezeigten) Unterspeicher­ zellenmatrix enthalten ist, und außerdem das Unterspei­ cherzellenmatrixsignal BSEL aktiviert.

Falls XADD mit einigen in XRED gespeicherten Adressen für zu ersetzende fehlerhafte Zellen übereinstimmt und das RXDS-Signal auf niedrigem Pegel liegt, decodiert jede SXC-Schaltung ein XRDNS-Signal und führt dessen Zwischen­ speicherung mittels eines XDLA-Signals aus, wodurch die durch das XRDNS-Signal spezifizierte Leseverstärkerspalte aktiviert wird.

Falls hierbei die Unterspeicherzellenmatrix, die durch PXADD spezifiziert wird, nicht mit der Unterspeicherzel­ lenmatrix, die durch XRDNS spezifiziert wird, überein­ stimmt, wird die Aktivierung einer redundanten Hauptwort­ leitung in der durch PXADD bezeichneten Unterspeicherzel­ lenmatrix und der Leseverstärkerspalte unterdrückt.

In jedem Fall ist die aktivierte Leseverstärkerspalte in der Unterspeicherzellenmatrix enthalten, die die Wortlei­ tung enthält.

Fig. 6 ist ein Schaltplan eines Beispiels einer XDEC-Schaltung nach Fig. 1. Die XDEC-Schaltung ist ein Zeilen­ decodierer, der das PXADD-Signal (X3 bis X8) und das BSEL-Signal mittels des XDLA-Signals zwischenspeichert, was als Grundlage für die Aktivierung einer Hauptwortlei­ tung verwendet wird.

Es wird angemerkt, daß in dem Fall, in dem XADD mit einer in irgendeiner der XRED-Schaltungen gespeicherten Adresse einer zu ersetzenden fehlerhaften Speicherzelle überein­ stimmt und das RXDS-Signal auf niedrigem Pegel liegt, diese Aktivierung nicht erfolgt. Wenn das ACT-Signal zum niedrigen Pegel wechselt, werden sämtliche MWL (Hauptwortleitungen) durch das XDPR-Signal nicht gewählt.

Fig. 7 ist ein Schaltplan eines Beispiels einer RXDC-Schaltung nach Fig. 1. Die RXDC-Schaltung ist ein Deco­ dierer für redundante Zellen, der in dem Fall, in dem XADD mit einer in irgendeiner der XRED-Schaltungen ge­ speicherten Adresse einer zu ersetzenden fehlerhaften Speicherzelle übereinstimmt und das RXDS-Signal auf niedrigem Pegel liegt, eine redundante Hauptwortleitung auf der Grundlage des XRDNS-Signals aktiviert. Wenn das ACT-Signal zum niedrigen Pegel wechselt, werden sämtliche RMWL (redundante Hauptwortleitungen) durch das XDPR-Signal nicht gewählt.

Fig. 8 ist ein Schaltplan eines Beispiels einer RAIS-Schaltung nach Fig. 1. Die RAIS-Schaltung wählt ein Unterwortleitungs-Wählsignal RAI in Übereinstimmung mit den Zeilenadressen-Vordecodierungssignalen PXADD, RRAIS und RXDS.

Falls XADD mit keiner in irgendeiner der XRED-Schaltungen gespeicherten Adresse einer zu ersetzenden fehlerhaften Speicherzelle übereinstimmt und das RXDS-Signal auf hohem Pegel liegt, wird entsprechend XADD (X0 bis X2) nur eine der Leitungen RA10 bis RA17 aktiviert.

Falls jedoch XADD mit einer in irgendeiner der XRED-Schaltungen gespeicherten Adresse einer zu ersetzenden fehlerhaften Speicherzelle übereinstimmt und wenigstens eines der RXDS0- und RXDS1-Signale auf niedrigem Pegel liegt, wird auch RRAIS auf niedrigem Pegel heruntergezo­ gen.

Falls nur XRDNS0 auf niedrigem Pegel liegt (d. h. im Fall einer Ersetzung), wird durch das RRAIS0-Signal anstelle von X0 von XADD, durch das RRAIS1-Signal anstelle von X1 von XADD und durch das RRAIS2-Signal anstelle von X2 von XADD eine der Leitungen RA10 bis RA17 gewählt.

Falls nur XRDNS1 auf niedrigem Pegel liegt (d. h. im Fall zweier Ersetzungen), wird durch das RRAIS1-Signal an­ stelle von X1 von XADD, durch das RRAIS2-Signal anstelle von X2 von XADD und durch X0 von XADD eine der Leitungen RA10 bis RA17 gewählt.

Falls sowohl das XRDNS0- als auch das XRDNS1-Signal auf niedrigem Pegel liegt (d. h. im Fall von 4 Ersetzungen), wird durch das RRAIS2-Signal anstelle von X2 von XADD und durch X0 und X1 von XADD eine der Leitungen RA10 bis RA17 gewählt.

Das obige Ergebnis wird durch das XDLA-Signal zwischenge­ speichert. Wenn das ACT-Signal zum niedrigen Pegel wech­ selt, werden sämtliche RAI-Signale durch das XDPR-Signal nicht gewählt.

Die Hauptwortleitung-Wählsignale MWL und die Unterwort­ leitung-Wählsignale RAI werden in eine (in der Zeichnung nicht gezeigte) Unterwortleitung-Treiberschaltung einge­ geben. Deren logisches UND-Gatter wird verwendet, um die Unterwortleitung SWL zu wählen. Die Unterwortleitung SWL wird direkt mit der Speicherzelle verbunden, wodurch diese aktiviert wird.

Wenn das ACT-Signal zum niedrigen Pegel wechselt, wählt das XDPR-Signal sämtliche MWLs und RAI-Signale nicht, außerdem werden auch die Unterwortleitungen SWL nicht gewählt.

In dieser Ausführung der Erfindung legt die Programmie­ rung durch Durchschmelzen von Sicherungen fest, welche Adressen von zu ersetzenden Speicherzellen welcher Bänke von jeder der XRED-Schaltungen gespeichert und verglichen werden sollen.

In dem beschriebenen Fall sind wie im Beispiel des Stan­ des der Technik 4 redundante Hauptwortleitungen für jede Bank und 32 Unterwortleitungen, die ihnen entsprechen, vorgesehen, ferner sind für 2 Bänke (gleiche Anzahl wie im Chip des Beispiels des Standes der Technik) 32 XRED-Schaltungen vorgesehen.

Falls daher sämtliche XRED-Schaltungen für die Bank 0 verwendet werden und die von jeder Schaltung vorgenommene Ersetzung auf eine Ersetzung begrenzt ist (was Einzelbit­ fehlern und unterbrochenen Unterwortleitungen ent­ spricht), können bis zu 32 Stellen in einer Bank repa­ riert werden.

Falls daher bei Fehlern zwischen Bänken Konzentrationen auftreten, wird der Fehlerreparaturwirkungsgrad verbes­ sert.

Für eine Unterwortleitung mit 4 Adressen, die eine von X0 und X1 verschiedene Adresse gemeinsam nutzen, ist eine Ersetzung durch lediglich eine XRED-Schaltung möglich.

Falls daher beispielsweise eine Hauptwortleitung (die 8 Unterwortleitungen entspricht, die eine von X0 bis X2 verschiedene Adresse gemeinsam nutzen) ausfällt, erfolgt die Ersetzung von 8 Unterwortleitungen bei Verwendung von 2 XRED-Schaltungen.

Falls hierbei 8 XRED-Schaltungen verwendet werden, können 4 Hauptwortleitungen (32 Unterwortleitungen) pro Bank repariert werden. Da nur 4 redundante Hauptwortleitungen pro Bank vorhanden sind, wäre es, obwohl eine weitere Reparatur der Bank 0 nicht möglich ist, möglich, in der Bank 1 unter Verwendung der verbleibenden 24 XRED-Schal­ tungen bis zu 34 Stellen zu reparieren.

Daher ist auch der Fehlerreparaturwirkungsgrad in dem Fall verbessert, in dem ein Fehler aus mehreren nebenein­ anderliegenden Fehleradressen gebildet ist.

Wie oben im einzelnen beschrieben worden ist, ist erfin­ dungsgemäß der Reparaturwirkungsgrad hoch, da im Ver­ gleich zum Stand der Technik und für eine gegebene Anzahl von XRED-Schaltungen und redundanten Speicherzellen redundante Speicherzellen, die in jeder Bank vorhanden sind, selbst dann effizient genutzt werden können, wenn eine Konzentration von Fehlern in einer Bank auftritt. Dadurch kann die Ausbeute verbessert werden, ohne die Chipfläche wesentlich zu erhöhen.

Fig. 9 ist ein Schaltplan, der eine XRDN-Schaltung gemäß einer zweiten Ausführung der Erfindung zeigt. Fig. 10 ist ein Schaltplan, der die RXDC-Schaltung gemäß der zweiten Ausführungsform zeigt und Fig. 11 ist ein Schaltplan, der die RAIS-Schaltung der zweiten Ausführung zeigt.

In der obenbeschriebenen ersten Ausführung dienten die Signale XRDNS0 und XRDNS1, die die gewählte redundante Speicherzelle angeben, auch der Angabe der Anzahl der Ersetzungen.

In der zweiten Ausführung sind diese beiden Funktionen getrennt, wobei die Wahl einer redundanten Speicherzelle durch das XRDNS-Signal angegeben wird und die XRLEN0- und XRLEN1-Signale dazu verwendet werden, die Anzahl der Ersetzungen anzugeben. Falls hierbei sowohl das XRLEN0- als auch das XRLEN1-Signal auf niedrigem Pegel liegt, wird eine Unterwortleitung ersetzt.

Falls die Signale auf hohem bzw. auf niedrigem Pegel liegen, erfolgt eine Ersetzung von 2 Unterwortleitungen. Falls die Signale auf niedrigem bzw. auf hohem Pegel liegen, erfolgt die Ersetzung von 4 Unterwortleitungen. In dieser Ausführung müssen lediglich die XRDNS-Signale untersucht werden, um die Wahl von redundanten Speicher­ zellen in der RXDC-Schaltung zu beurteilen, was eine Vereinfachung der Schaltung zur Folge hat.

Wie oben beschrieben worden ist, ermöglicht die Erfindung eine hocheffiziente Verwendung von in jeder Speicherbank vorhandenen redundanten Speicherzellen, wodurch eine Halbleiterspeichervorrichtung mit hoher Ausbeute geschaf­ fen wird und die Zunahme der Chipfläche begrenzt ist.

Claims (22)

1. Halbleiterspeichervorrichtung, mit
mehreren normalen Speicherzellen,
einer Einrichtung (XDEC) zum Aktivieren der Speicherzellen als Antwort auf eine von außen eingegebene Adresse (XADD),
mehreren redundanten Speicherzellen,
einer Speicher- und Vergleichseinrichtung (XRED), die eine erste Einrichtung zum Speichern einer Adresse einer unter den mehreren normalen Speicherzellen vorhan­ denen fehlerhaften Speicherzelle sowie eine Einrichtung zum Vergleichen der von außen eingegebenen Adresse (XADD) mit der Adresse der fehlerhaften Speicherzelle enthält, und
einer Einrichtung (RXDC) zum Aktiveren einer redundanten Speicherzelle als Antwort auf das Ausgangs­ signal der Vergleichseinrichtung (XRED),
wobei die Vergleichseinrichtung (XRED) einen Vergleich zwischen der Adresse der fehlerhaften Speicher­ zelle, die in der ersten Speichereinrichtung gespeichert ist, mit wenigstens einem Teil der Bits, die die von außen eingegebene Adresse (XADD) bilden, ausführt.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung (RXDC) zum Aktivieren der redun­ unten Speicherzelle eine Einrichtung zum Unterdrücken der Aktivierung der normalen Speicherzelle enthält.

3. Halbleiterspeichervorrichtung, mit
mehreren normalen Speicherzellen,
einer Einrichtung (XDEC) zum Aktivieren der Speicherzellen als Antwort auf eine von außen eingegebene Adresse (XADD),
einer Speicher- und Vergleichseinrichtung (XRED), die eine erste Einrichtung zum Speichern einer Adresse einer unter den mehreren normalen Speicherzellen vorhan­ denen fehlerhaften Speicherzelle sowie eine Einrichtung zum Vergleichen der von außen eingegebenen Adresse (XADD) mit der Adresse der fehlerhaften Speicherzelle enthält,
einer Wähleinrichtung (XRDN) für redundante Speicherzellen zum Wählen einer redundanten Speicherzelle als Antwort auf ein Ausgangssignal von der Speicher- und Vergleichseinrichtung (XRED), und
einer Einrichtung (RXDC) zum Aktivieren der redundanten Speicherzelle als Antwort auf ein Ausgangs­ signal der Vergleichseinrichtung (XRED).

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die mehreren normalen Speicherzellen eine Haupt­ speicherzellenmatrix bilden und die Hauptspeicherzellen­ matrix in mehrere Unterspeicherzellenmatrizen unterteilt ist, wovon jede mehrere normale Speicherzellen enthält.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jede der Unterspeicherzellenmatrizen mehrere Speicher- und Vergleichseinrichtungen (XRED) für jede der redundanten Speicherzellen, wenigstens eine Wähleinrich­ tung (XRDN) für redundante Speicherzellen sowie wenig­ stens eine Aktivierungseinrichtung (RXDC) für redundante Speicherzellen enthält.

6. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß jede Aktivierungseinrichtung (RXDC) für redun­ dante Speicherzellen so beschaffen ist, daß sie an ir­ gendeine der mehreren Wähleinrichtungen (XRDN) für redun­ dante Speicherzellen angeschlossen ist, wovon je eine in jeder der mehreren eine Hauptspeicherzellenmatrix bilden­ den Unterspeicherzellenmatrizen vorgesehen ist.

7. Halbleiterspeichervorrichtung nach Anspruch 3, da­ durch gekennzeichnet, daß jede der Wähleinrichtungen (XRDN) für redundante Speicherzellen so beschaffen ist, daß sie an irgendeine von mehreren Aktivierungseinrichtungen (RXDC) für redun­ dante Speicherzellen angeschlossen ist, wovon je eine in jeder von mehreren eine Hauptspeicherzellenmatrix bilden­ den Unterspeicherzellenmatrizen vorgesehen ist.

8. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß eine der Aktivierungseinrichtungen (RXDC) für redundante Speicherzellen, die in einer Unterspeicherzel­ lenmatrix vorgesehen ist, an eine Wähleinrichtung (XRDN) für redundante Speicherzellen angeschlossen werden kann, die in einer weiteren Unterspeicherzellenmatrix vorgese­ hen ist, die von der einen Unterspeicherzellenmatrix verschieden ist.

9. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß eine der Wähleinrichtungen (XRDN) für redundante Speicherzellen, die in einer Unterspeicherzellenmatrix vorgesehen ist, an eine Aktivierungseinrichtung (RXDC) für redundante Speicherzellen angeschlossen werden kann, die in einer weiteren Unterspeicherzellenmatrix vorgese­ hen ist, die von der einen Unterspeicherzellenmatrix verschiedene ist.

10. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Wähleinrichtung (XRDN) für redundante Spei­ cherzellen, die als Redundanzdecodiereinrichtung dient, eine Einrichtung zum Programmieren, welche redundante Speicherzelle eine fehlerhafte Speicherzelle ersetzen soll, sowie eine Einrichtung zum Programmieren, welche Anzahl fehlerhafter Speicherzellen durch redundante Speicherzellen gleichzeitig ersetzt werden soll, enthält.

11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Wähleinrichtung (XRDN) für redundante Spei­ cherzellen eine Anzahl fehlerhafter Speicherzellen, die durch redundante Speicherzellen ersetzt werden sollen, aus einer Gruppe wählt, die die Zahlen 1, 2 und 4 ent­ hält.

12. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
die Anzahl der von der Vergleichseinrichtung (XRED) zu vergleichenden Bits unterschiedlich sein kann und
die Halbleiterspeichervorrichtung ferner enthält:

• - eine zweite Einrichtung zum Speichern der Anzahl von Bits, die von der Vergleichseinrichtung (XRED) verglichen oder nicht verglichen werden sollen, und
• - eine erste Einrichtung, die auf der Grundlage des Ausgangssignals der Vergleichseinrichtung die Inhalte der zweiten Speichereinrichtung an die Aktivierungsein­ richtung (RXDC) für redundante Speicherzellen überträgt.

13. Halbleiterspeichervorrichtung nach Anspruch 4, gekennzeichnet durch wenigstens zwei getrennte Bankstrukturen, wovon jede mehrere Speicherzellen enthält, die eine Hauptspei­ cherzellenmatrix bilden, die in mehrere Unterspeicherzel­ lenmatrizen unterteilt ist, wovon jede mehrere normale Speicherzellen enthält, wobei jede der Bänke in Überein­ stimmung mit einem von außen eingegebenen Adressensignal (XADD) arbeitet und wobei jede der getrennten Bankstruk­ turen jeweils mehrere redundante Speicherzellen enthält.

14. Halbleiterspeichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß jede der Bänke mehrere Speicher- und Vergleichs­ einrichtungen (XRED), mehrere Wähleinrichtungen (XRDN) für redundante Speicherzellen und mehrere Aktivierungs­ einrichtungen (RXDC) für redundante Speicherzellen ent­ hält.

15. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß wenigstens eine der Wähleinrichtungen (XRDN) für redundante Speicherzellen, die in einer der Bänke vorge­ sehen ist, an eine Aktivierungseinrichtung (RXDC) für redundante Speicherzellen angeschlossen werden kann, die in einer anderen Bank als derjenigen vorgesehen ist, in der die Wähleinrichtungen (XRDN) für redundante Speicher­ zellen vorgesehen ist.

16. Halbleiterspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß wenigstens eine der Aktivierungseinrichtungen (RXDC) für redundante Speicherzellen, die in einer der Bänke vorgesehen ist, an eine der Wähleinrichtungen (XRDN) für redundante Speicherzellen angeschlossen werden kann, die in einer anderen Bank als derjenigen vorgesehen ist, in der die Aktivierungseinrichtung (RXDC) für redun­ dante Speicherzellen vorgesehen ist.

17. Halbleiterspeichervorrichtung nach Anspruch 13, gekennzeichnet durch
eine dritte Einrichtung zum Speichern von Infor­ mationen darüber, welche ausgefallene Speicherzelle welcher Speicherzellenmatrix der getrennten Bank ersetzt werden soll,
wobei die Vergleichseinrichtung einen Vergleich zwischen den Inhalten der dritten Speichereinrichtung und einem von außen eingegebenen Speichermatrix-Wählsignal ausführt.

18. Halbleiterspeichervorrichtung nach Anspruch 16, gekennzeichnet durch
mehrere vierte Einrichtungen, die als Antwort auf das Ausgangssignal der Vergleichseinrichtung Informatio­ nen darüber speichern, welche redundante Speicherzelle in welcher Unterspeicherzellenmatrix der getrennten Bank welche fehlerhafte Speicherzelle ersetzen soll, und
eine zweite Einrichtung, die auf der Grundlage des Ausgangs der Vergleichseinrichtung die Inhalte der vierten Speichereinrichtung an die Aktivierungseinrich­ tung (RXDC) für redundante Speicherzellen überträgt.

19. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß
die vierten Speichereinrichtungen als N-stellige Binärspeichereinrichtungen konfiguriert sind und Kombina­ tionen von Zweierpotenzen von N speichern können.

20. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die zweite Übertragungseinrichtung an die mehre­ ren vierten Speichereinrichtungen angeschlossen ist und durch einen verdrahteten ODER-Knoten gebildet ist, der eine N-stellige Binärgröße überträgt.

21. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die Aktivierungseinrichtung (RXDC) für redundante Speicherzellen enthält:
eine Einrichtung zum Decodieren der Signale von der zweiten Übertragungseinrichtung und
eine Einrichtung zum Zwischenspeichern eines Wertes oder eines decodierten Wertes von der Übertra­ gungseinrichtung.

22. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Aktivierungseinrichtung (RXDC) für redundante Speicherzellen aus Bits, die die von außen eingegebene Adresse (XADD) bilden, Bits wählt, die von der Vergleichseinrichtung verglichen oder nicht verglichen werden sollen, wobei der Rest aus Bits gewählt wird, die von der zweiten Übertragungseinrichtung stammen.