DE19825013C2

DE19825013C2 - Bus system

Info

Publication number: DE19825013C2
Application number: DE1998125013
Authority: DE
Inventors: Peter Eckert
Original assignee: Siemens Corp
Current assignee: Siemens Corp
Priority date: 1998-06-04
Filing date: 1998-06-04
Publication date: 2000-08-24
Anticipated expiration: 2018-06-05
Also published as: DE19825013A1

Description

Die vorliegende Erfindung betrifft ein Bussystem, wobei meh rere Baugruppen, wie z. B. Prozessorbaugruppen in Form von Da tenendeinrichtungen oder Datenübertragungseinrichtungen, an mindestens eine gemeinsame Busleitung anschließbar sind.The present invention relates to a bus system, meh rere assemblies such. B. processor modules in the form of Da tenend devices or data transmission devices at least one common bus line can be connected.

Die gemeinsame Busleitung eines derartigen Bussystems kann beispielsweise eine V.24-Verbindung sein. In der Regel ent spricht eine V.24-Verbindung einer Punkt-zu-Punkt-Verbindung zwischen einer Baugruppe in Form einer Datenendeinrichtung (DEE) und einer anderen Baugruppe in Form einer Datenübertra gungseinrichtung (DUE). Fig. 3 zeigt eine schematische Dar stellung einer derartigen V.24-Verbindung, wobei eine Date nendeinrichtung 1 über eine V.24-Verbindung 3 mit einer Da tenübertragungseinrichtung 2 verbunden ist. Die V.24-Verbin dung 3 umfaßt mehrere Signalleitungen, über die entweder von der Datenendeinrichtung 1 zu der Datenübertragungseinrichtung 2 oder von der Datenübertragungseinrichtung 2 zu der Da tenendeinrichtung 1 Informationen übertragen werden. Zu die sem Zweck weist sowohl die Datenendeinrichtung 1 als auch die Datenübertragungseinrichtung 2 integrierte Pegelumsetzer auf, die an die entsprechende Signalleitung für den logischen Zu stand "1" ("EIN") eine Spannung größer als +3 V und für den logischen Zustand "0" ("AUS") eine Spannung kleiner -3 V anle gen. Spannungswerte zwischen -3 V und +3 V sind undefiniert, d .h. derartige Spannungswerte beinhalten keine Aussage bezüg lich der zu übertragenden Informationen oder bezüglich des Zustands der entsprechenden Signalleitung.The common bus line of such a bus system can be a V.24 connection, for example. In general, a V.24 connection corresponds to a point-to-point connection between an assembly in the form of a data terminal device (DEE) and another assembly in the form of a data transmission device (DUE). Fig. 3 shows a schematic representation of such a V.24 connection, wherein a Date nendeinrichtung 1 via a V.24 connection 3 is connected to a data transmission device 2 . The V.24 Verbin dung 3 comprises a plurality of signal lines through which either of the data terminal 1 to the data communication device 2 or from the data communication device 2 to the terminal 1 Since requested information will be transmitted. For this purpose, both the data terminal device 1 and the data transmission device 2 have integrated level converters which, on the corresponding signal line for the logic state "1"("ON"), have a voltage greater than +3 V and for the logic state "0""(" OFF ") apply a voltage less than -3 V. Voltage values between -3 V and +3 V are undefined, i.e. Such voltage values contain no information regarding the information to be transmitted or the status of the corresponding signal line.

Wie Fig. 3 entnommen werden kann, umfaßt die V.24-Verbindung 3 im Prinzip zwei Datensignalleitungen TXD und RXD sowie sechs Steuerleitungen RTS, CTS, DSR, DCD, DTR, RI, die zur Steuerung des Datenaustausches eingesetzt werden können. Die Datensignalleitung TXD (Transmit Data) dient zum Senden von Daten von der Datenendeinrichtung 1 zu der Datenübertragungs einrichtung 2, während die Datensignalleitung RXD (Receive Data) zum Empfangen von Daten durch die Datenendeinrichtung 1 dient. Mit Hilfe der Steuersignale RTS (Request to Send) und CTS (Clear to Send) kann die Datenendeinrichtung 1 bzw. die Datenübertragungseinrichtung 2 angeben, ob sie für den Emp fang von Daten bereit ist. Durch Anlegen eines niedrigen Pe gels an die Signalleitung RTS kann demzufolge beispielsweise die Datenendeinrichtung 1 die Datenausgabe der Datenübertra gungseinrichtung 2 unterbrechen. Entsprechend kann die Daten übertragungseinrichtung 2 über das Steuersignal CTS die Date nendeinrichtung 1 anhalten, falls sie mit der Datenannahme nicht nachkommt. Die Steuersignale DSR (Data Set Ready) und DTR (Data Terminal Ready) haben eine ähnliche Funktion und bezeichnen die Betriebsbereitschaft der Datenübertragungsein richtung 2 bzw. der Datenendeinrichtung 1. Mit Hilfe des Steuersignals DCD (Data Carrier Detected) kann die Datenüber tragungseinrichtung 2 bestätigen, daß sie eine bestimmte Ver bindung erkannt hat, während die Datenübertragungseinrichtung 2 über das Steuersignal RI (Ring Indicator) die Erkennung eines Rufzeichens bestätigen kann. Die Steuersignale DCD und RI sind insbesondere bei einer als Modem ausgestalteten Da tenübertragungseinrichtung 2 von Bedeutung. Ergänzend zu den zuvor beschriebenen Signalleitungen ist die Datenendeinrich tung 1 mit der Datenübertragungseinrichtung 2 zudem über eine Masseverbindung SG (Signal Ground) gekoppelt. Des weiteren kann zwischen der Datenendeinrichtung und der Datenübertra gungseinrichtung 2 eine Schutzerdeleitung (Frame Ground) vor gesehen sein.As can be seen in FIG. 3, the V.24 connection 3 comprises in principle two data signal lines TXD and RXD and six control lines RTS, CTS, DSR, DCD, DTR, RI, which can be used to control the data exchange. The data signal line TXD (Transmit Data) is used to send data from the data terminal 1 to the data transmission device 2 , while the data signal line RXD (Receive Data) is used to receive data by the data terminal 1 . With the aid of the control signals RTS (Request to Send) and CTS (Clear to Send), the data terminal device 1 or the data transmission device 2 can indicate whether it is ready to receive data. By applying a low level to the signal line RTS, the data terminal 1 can consequently, for example, interrupt the data output of the data transmission device 2 . Accordingly, the data transmission device can 2 via the control signal CTS the Date nendeinrichtung 1 stop if it does not comply with the data collection. The control signals DSR (Data Set Ready) and DTR (Data Terminal Ready) have a similar function and denote the operational readiness of the data transmission device 2 or the data terminal device 1 . With the aid of the control signal DCD (Data Carrier Detected) the data can confirm tragungseinrichtung 2, that it has detected a certain Ver bond, while the data communication device 2 can confirm the detection of a calling signal via the control signal RI (ring indicator). The control signals DCD and RI are particularly important in the case of a data transmission device 2 configured as a modem. In addition to the signal lines described above, the data end device 1 is also coupled to the data transmission device 2 via a ground connection SG (signal ground). Furthermore, a protective ground line (frame ground) can be seen between the data terminal device and the data transmission device 2 .

Die V.24-Verbindung kann somit in Form eines mehradrigen, parallel verdrahteten Kabels realisiert sein.The V.24 connection can thus be in the form of a multi-core, parallel wired cable can be realized.

Wie bereits zuvor erläutert worden ist, werden in bekannten Anlagen, beispielsweise in Telekommunikationsanlagen, derar tige V.24-Verbindungen 3 in der Regel als Punkt-zu-Punkt-Ver bindung zwischen einer Datenendeinrichtung 1 und einer Daten übertragungseinrichtung 2 eingesetzt. Es besteht jedoch das Bedürfnis, mehrere derartige Datenendeinrichtungen 1 über ein und dieselbe V.24-Verbindung 3 an eine Datenübertragungsein richtung 2 anzuschließen, so daß in diesem Fall die V.24-Ver bindung einer V.24-Busleitung entspricht, damit die Funktion einer fehlenden oder defekten Datenendeinrichtung von einer anderen Datenendeinrichtung übernommen werden kann. Dabei muß jedoch gewährleistet sein, daß zu einem bestimmten Zeitpunkt stets nur eine der Datenendeinrichtungen 1 aktiv ist und In formationen bzw. Daten an die Datenübertragungseinrichtung 2 sendet, so daß die anderen Datenendeinrichtungen 1 die Daten übertragung nicht stören können. Dieses Problem tritt nicht nur bei V.24-Busleitungen auf, sondern prinzipiell bei jeder beliebigen Art von Busleitung, die gemeinsam von mehreren (Ursprungs-)Baugruppen, d. h. bei einer V.24-Busleitung den Datenendeinrichtungen bzw. Datenübertragungseinrichtungen, genutzt wird (insbesondere für eine Kommunikation mit einer gemeinsamen (Ziel-)Baugruppe, d. h. bei der V.24-Busleitung mit einer Datenübertragungseinrichtung bzw. einer Da tenendeinrichtung).As has already been explained above, in known systems, for example in telecommunications systems, such V.24 connections 3 are generally used as a point-to-point connection between a data terminal device 1 and a data transmission device 2 . However, there is a need to connect several such data terminals 1 via one and the same V.24 connection 3 to a data transmission device 2 , so that in this case the V.24 connection corresponds to a V.24 bus line, so that the function a missing or defective data terminal device can be taken over by another data terminal device. However, it must be ensured that at any given time only one of the data terminal devices 1 is active and sends information or data to the data transmission device 2 , so that the other data terminal devices 1 cannot interfere with the data transmission. This problem does not only occur with V.24 bus lines, but in principle with any type of bus line that is used jointly by several (original) modules, ie the data terminal devices or data transmission devices in a V.24 bus line (in particular for communication with a common (target) module, ie for the V.24 bus line with a data transmission device or a data terminal device).

Bei dem aus EP 0 344 035 A1 bekannten Bussystem dürfen Slave- Stationen ihre Daten nur nach Aufforderung durch eine Master- Station übertragen. Einige der Slave-Stationen weisen jedoch eine Sonderstellung auf, da sie auch ohne Aufforderung durch die Master-Station eine Datenübertragung starten und den Bus belegen dürfen. Dabei auftretende Kollisionen werden nach dem CSMA/CD-Verfahren behandelt.In the bus system known from EP 0 344 035 A1, slave Stations can only enter their data when requested by a master Station. However, some of the slave stations point a special position, because it can be done without being asked the master station start a data transfer and the bus may prove. Collisions occurring after the CSMA / CD procedure treated.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, ein Bussystem anzugeben, bei dem mehrere Baugruppen an min destens einer gemeinsamen Busleitung betrieben werden können, wobei gewährleistet ist, daß eine dieser Baugruppen nicht die Datenübertragung einer anderen Baugruppe über die gemeinsame Busleitung stört. The present invention is therefore based on the object to specify a bus system in which several modules on min at least one common bus line can be operated, ensuring that one of these assemblies is not the Data transfer from another module via the common Bus line interferes.

Diese Aufgabe wird gemäß der vorliegenden Erfindung durch ein Bussystem mit den Merkmalen des Anspruches 1 gelöst. Das Bus system der vorliegenden Erfindung kann insbesondere in einer Telekommunikationsanlage eingesetzt werden. Die Unteran sprüche beschreiben jeweils bevorzugte und vorteilhafte Aus führungsformen der vorliegenden Erfindung, die ihrerseits zu einer größtmöglichen Störungssicherheit des Bussystems bzw. der entsprechenden Anlage beitragen. This object is achieved according to the present invention by a Bus system with the features of claim 1 solved. The bus system of the present invention can in particular in a Telecommunications system can be used. The Unteran sayings describe preferred and advantageous Aus embodiments of the present invention, which in turn the greatest possible reliability of the bus system or of the corresponding system.

Gemäß der vorliegenden Erfindung umfaßt das Bussystem min destens eine gemeinsame Busleitung, an die mehrere Baugruppen anschließbar sind. Die Baugruppen besitzen Zustandserfas sungsmittel zum Erfassen des Zustands der gemeinsamen Buslei tung, wobei der Busleitung eine der Baugruppen logisch zuge ordnet ist, welche bevorzugt die Busleitung zur Informati onsübertragung belegen darf. Darüber hinaus ist mindestens eine weitere Baugruppe vorgesehen ist, die ebenfalls an die Busleitung angeschlossen ist und abhängig von dem durch die Zustandserfassungsmittel erfaßten Zustand der gemeinsamen Busleitung die Belegung der Busleitung durch die ihr zugeord nete erste Baugruppe erkennt und selber die Busleitung bele gen darf, falls eine Belegung der Busleitung durch die der Busleitung eigentlich zugeordnete Baugruppe nicht erkannt worden ist.According to the present invention, the bus system comprises min at least a common bus line to which several modules can be connected. The modules have status records means for detecting the state of the common Buslei device, the bus line logically one of the modules is ordered, which prefers the bus line to IT ons broadcast. In addition, at least a further assembly is provided, which also to the Bus line is connected and depending on the through the State detection means detected state of the common Bus line the assignment of the bus line assigned to it Detects the first module and loads the bus line itself if the bus line is occupied by the Module actually assigned to bus line not recognized has been.

Die Baugruppen können Steuermittel aufweisen, die den von den Zustandserfassungsmitteln erfaßten Zustand der gemeinsamen Busleitung auswerten und abhängig von dem erfaßten Zustand Ausgangstreibermittel, die in der jeweiligen Baugruppe für die Übertragung von Informationen über die gemeinsame Buslei tung vorgesehen sind, aktivieren oder deaktivieren. Die Aus gangstreibermittel können insbesondere derart ausgestaltet sein, daß sie die gemeinsame Busleitung abhängig von ihrer Aktivierung oder Deaktivierung mit unterschiedlichen Zustän den, insbesondere in Form von unterschiedlichen Spannungspe geln, belegen.The assemblies can have control means that the of the State detection means detected state of the common Evaluate the bus line and depending on the detected condition Output driver means in the respective assembly for the transmission of information about the common buslei are provided, activate or deactivate. The out Gear driver means can in particular be designed in this way be that the common bus line depends on your Activation or deactivation with different states the, especially in the form of different voltage pe apply, prove.

Die vorliegende Erfindung kann im Prinzip auf jede beliebige Art von Busleitung angewendet werden. Besonders vorteilhaft kann jedoch die vorliegende Erfindung auf eine als V.24-Bus ausgestaltete Busleitung angewendet werden, da über derartige V.24-Verbindungen Informationen entweder mit einem Pegel grö ßer +3 V oder mit einem Pegel kleiner -3 V übertragen werden. Durch den Einsatz der Zustandserfassungsmittel kann somit festgestellt werden, ob der an der V.24-Busleitung anliegende Signalpegel zwischen -3 V und +3 V und insbesondere in der Nähe von 0 V liegt, was bedeuten würde, daß die entsprechende Lei tung augenblicklich nicht belegt ist, so daß eine Baugruppe in diesem Fall feststellen kann, daß die entsprechende V.24- Verbindung nicht durch eine andere Baugruppe augenblicklich belegt ist. Für den Einsatz an V.24-Busleitungen werden die Ausgangstreibermittel der Baugruppen vorzugsweise als Tri state-Puffer ausgelegt, die somit bei ihrer Aktivierung ent weder einen Signalpegel kleiner -3 V oder größer +3 V an die V.24-Busleitung anlegen, während bei ihrer Deaktivierung auf grund ihres in diesem Fall hochohmigen Ausgangs ein Signalpe gel von ca. 0 V an die gemeinsame V.24-Busleitung angelegt wird.In principle, the present invention can be applied to any one Type of bus line can be applied. Particularly advantageous however, the present invention can be applied to a V.24 bus configured bus line can be used because of such V.24 connections information either with a level gr ß +3 V or be transmitted with a level less than -3 V. By using the condition detection means it can be determined whether the one connected to the V.24 bus line Signal levels between -3 V and +3 V and especially nearby of 0 V, which would mean that the corresponding Lei tion is not currently occupied, so that an assembly in this case can determine that the corresponding V.24- Connection is not instantaneous through another assembly is occupied. For use on V.24 bus cables, the Output driver means of the modules preferably as a tri designed state buffer, which ent neither a signal level less than -3 V or greater than +3 V to the Apply the V.24 bus line while on when it is deactivated due to their high impedance output in this case a signal pe 0 V to the common V.24 bus line becomes.

Mit Hilfe der vorliegenden Erfindung ist zum einen gewährlei stet, daß sich bei einem Anschluß mehrerer (identischer) Bau gruppen an eine gemeinsame Busleitung die einzelnen Baugrup pen nicht gegenseitig bezüglich ihrer Informationsübertragung über die gemeinsame Busleitung stören können. Zum anderen er möglicht die vorliegende Erfindung jedoch insbesondere auch, daß jede Baugruppe beispielsweise während einer Hochlauf- oder Initialisierungsphase die Anwesenheit, d. h. den An schluß, einer anderen Baugruppe an dieselbe Busleitung erken nen und gegebenenfalls die Funktionen von defekten oder feh lenden Baugruppen übernehmen kann.With the help of the present invention, on the one hand, it is guaranteed Continues that there is a connection of several (identical) construction groups the individual modules on a common bus line do not pen each other with regard to their information transfer can interfere with the common bus line. Secondly, he However, the present invention in particular also enables that each assembly, for example during a startup or initialization phase the presence, d. H. the An conclusion, detect another module on the same bus line NEN and if necessary the functions of defective or wrong lend modules can take over.

Die vorliegende Erfindung kann insbesondere auf Mikroprozes sorbaugruppen, die in einer Telekommunikationsanlage einge setzt werden, angewendet werden.The present invention is particularly applicable to microprocesses sorb modules, which are turned into a telecommunication system be set, be applied.

Die vorliegende Erfindung wird nachfolgend anhand eines be vorzugten Ausführungsbeispiels unter Bezugnahme auf die Zeichnungen näher erläutert.The present invention is hereinafter based on a preferred embodiment with reference to the Drawings explained in more detail.

Fig. 1 zeigt ein schematisches Blockschaltbild eines bevor zugten Ausführungsbeispiels einer Baugruppe gemäß der vorliegenden Erfindung in Form einer Datenendeinrichtung zum Anschluß an ein Bussystem gemäß der vorliegenden Erfindung, Fig. 1 shows a schematic block diagram of a prior ferred embodiment of an assembly according to the present invention in the form of a data terminal for connection to a bus system according to the present invention,

Fig. 2 zeigt schematisch den Aufbau einer Anlage mit einem Bussystemen der vorliegenden Erfindung, und Fig. 2 shows schematically the structure of a system with a bus system of the present invention, and

Fig. 3 zeigt eine Darstellung zur Erläuterung einer V.24- Verbindung. Fig. 3 shows an illustration for explaining a V.24 connection.

Obwohl die vorliegende Erfindung auf beliebige Arten von Bus systemen anwendbar ist, wird die Erfindung nachfolgend anhand des bevorzugten Anwendungsbeispiels einer V.24-Busleitung er läutert, bei der mehrere Datenendeinrichtungen über die ge meinsame V.24-Busleitung mit einer Datenübertragungseinrich tung kommunizieren. Es wird daher nachfolgend der Einfachheit halber davon ausgegangen, daß von mehreren Baugruppen in Form von Datenendeinrichtungen (bzw. Datenübertragungseinrichtun gen) Informationen über mindestens eine gemeinsame V.24-Bus leitung an mindestens eine gemeinsame Datenübertragungsein richtung (bzw. Datenendeinrichtung) übertragen werden können.Although the present invention applies to any type of bus systems is applicable, the invention is based on of the preferred application example of a V.24 bus line clarifies, in which several data terminals on the ge common V.24 bus line with one data transmission device communicate. It therefore becomes simplicity below for the sake of assuming that several assemblies in the form of data terminal equipment (or data transmission equipment gen) information on at least one common V.24 bus line to at least one common data transmission direction (or data terminal equipment) can be transmitted.

Fig. 1 zeigt schematisch den Aufbau einer Baugruppe in Form einer Datenendeinrichtung 1 gemäß der vorliegenden Erfindung, die über Ausgänge 4 bzw. Eingänge 9 mit den bereits anhand Fig. 3 erläuterten Signalleitungen einer V.24-Verbindung 3 angeschlossen und somit mit einer Datenübertragungseinrich tung 2 (vergl. wiederum Fig. 3) verbunden ist. Nachfolgend wird davon ausgegangen, daß an diese V.24-Verbindungsleitung 3 mindestens eine weitere Datenendeinrichtung 1 angeschlossen ist, die insbesondere analog zu der in Fig. 1 dargestellten Datenendeinrichtung 1 aufgebaut ist. Somit wird die V.24-Bus leitung 3 gemeinsam von mehreren Datenendeinrichtungen 1 für eine Datenübertragung zu der Datenübertragungseinrichtung 2 genützt. Fig. 1 shows schematically the structure of a module in the form of a data terminal device 1 according to the present invention, which is connected via outputs 4 or inputs 9 with the signal lines of a V.24 connection 3 already explained with reference to FIG. 3 and thus with a data transmission device 2 (cf. again Fig. 3) is connected. It is assumed below that at least one further data terminal device 1 is connected to this V.24 connecting line 3 , which is in particular constructed analogously to the data terminal device 1 shown in FIG. 1. Thus, the V.24 bus line 3 is used jointly by several data terminal devices 1 for data transmission to the data transmission device 2 .

An die Ausgänge 4 der Datenendeinrichtung 1 sind Ausgangs treiber 5 angeschlossen, die zur Übermittlung von Informatio nen bzw. Daten über die entsprechende Signalleitung der V.24- Busleitung 3 zu der Datenübertragungseinrichtung 2 vorgesehen sind. Hingegen sind mit den Eingängen 9 der Datenendeinrich tung 1 Eingangstreiber 6 gekoppelt, die die von der ent sprechenden Datenübertragungseinrichtung 2 empfangenen Infor mationen an eine Steuerung 8 der Datenendeinrichtung 1 wei terleiten.Output drivers 5 are connected to the outputs 4 of the data terminal device 1 and are provided for the transmission of information or data via the corresponding signal line of the V.24 bus line 3 to the data transmission device 2 . On the other hand, input drivers 6 are coupled to the inputs 9 of the data end device 1 , which pass on the information received from the corresponding data transmission device 2 to a controller 8 of the data end device 1 .

Gemäß dem in Fig. 1 dargestellten Ausführungsbeispiel sind die Ausgangstreiber 5 der Datenendeinrichtung 1 in Form von Tri-State-Puffern ausgelegt, die bei ihrer Aktivierung entwe der einen Signalpegel größer +3 V (für den logischen Wert "1") oder kleiner -3 V (für den logischen Wert "0") an die entspre chende Signalleitung der V.24-Verbindung 3 anlegen. Ist hin gegen der entsprechende Ausgangstreiber 5 deaktiviert, liegt an der entsprechenden Signalleitung aufgrund des in diesem Fall hochohmigen Ausgangs des entsprechenden Ausgangstreibers 5 eine zwischen diesen beiden Grenzwerten liegende Spannung, insbesondere eine Spannung in der Nähe von 0 V an, die somit gleichbedeutend mit einer Nichtbelegung der entsprechenden Signalleitung durch den entsprechenden Ausgangstreiber der Datenendeinrichtung 1 ist.According to the exemplary embodiment shown in FIG. 1, the output drivers 5 of the data terminal 1 are designed in the form of tri-state buffers which, when activated, either have a signal level greater than +3 V (for the logic value "1") or less -3 Apply V (for the logical value "0") to the corresponding signal line of V.24 connection 3 . If the corresponding output driver 5 is deactivated, a voltage between the two limit values, in particular a voltage in the vicinity of 0 V, is present on the corresponding signal line due to the high-impedance output of the corresponding output driver 5 in this case, which is therefore synonymous with non-assignment the corresponding signal line through the corresponding output driver of the data terminal 1 .

Gemäß Fig. 1 ist für jeden Ausgang 4 bzw. Ausgangstreiber 5 der Datenendeinrichtung 1 ein Zustandsdetektor 7 vorgesehen, der den Zustand der mit dem entsprechenden Ausgang 4 gekop pelten Signalleitung der V.24-Verbindung 3 überwacht und den ermittelten Zustand der Steuerung 8 mitteilt. Bei dem anhand Fig. 1 erläuterten Ausführungsbeispiel wird davon ausgegan gen, daß mehrere Datenendeinrichtungen 1 über eine gemeinsame V.24-Busleitung 3 an eine gemeinsame Datenübertragungsein richtung 2 angeschlossen sind. Da die V.24-Busleitung 3 meh rere einzelne Signalleitungen aufweist, bedeutet dies, daß jede Datenendeinrichtung 1 für jede Signalleitung der V.24- Busleitung 3, die mit einem ihrer Ausgänge 4 gekoppelt ist, einen Zustandsdetektor 7 sowie einen entsprechenden Ausgangs treiber 5, der von der Steuerung 8 angesteuert wird, auf weist. Wie nachfolgend noch näher erläutert wird, genügt je doch im Prinzip zur vollen Funktionalität der Baugruppe bzw. Datenendeinrichtung 1 eine Busleitung 3 mit lediglich zwei Signalleitungen und entsprechenden Ausgangstreibern 5 und Zu standsdetektoren 7, um somit einerseits die Anwesenheit ande rer Baugruppen erkennen und andererseits deren Funktion durch eine andere Baugruppe bei Abwesenheit oder Defekt ausführen zu können.Referring to FIG. 1 and output driver 5 is the data terminal 1 is provided a state detector 7 for each output 4 of the state of the gekop to the corresponding output 4-coupled signal line of the V.24 connection 3 monitors and communicates the determined state of the controller 8. In the embodiment explained with reference to FIG. 1, it is assumed that several data terminal devices 1 are connected via a common V.24 bus line 3 to a common data transmission device 2 . Since the V.24 bus line 3 has several individual signal lines, this means that each data terminal 1 for each signal line of the V.24 bus line 3 , which is coupled to one of its outputs 4 , has a state detector 7 and a corresponding output driver 5 , which is controlled by the controller 8 , has. As will be explained in more detail below, a bus line 3 with only two signal lines and corresponding output drivers 5 and state detectors 7 is sufficient in principle for the full functionality of the module or data terminal device 1 , in order to detect the presence of other modules on the one hand and their function on the other hand to be able to be carried out by another module in the absence or defect.

Die Signalleitungen jeder V.24-Busleitung 3 werden als eine Einheit betrachtet, d. h. die Zustände der einzelnen Signal leitungen werden einheitlich von der Steuerung 8 ausgewertet. Die V.24-Busleitung 3 kann die Zustände "belegt", "teilbelegt" (nur Übergangszustand) und "frei" aufweisen.The signal lines of each V.24 bus line 3 are considered as one unit, ie the states of the individual signal lines are evaluated uniformly by the controller 8 . The V.24 bus line 3 can have the states "occupied", "partially occupied" (only transition state) and "free".

Jeder Zustandsdetektor 7 prüft, ob an der ihm zugeordneten Signalleitung der V.24-Verbindung 3 ein Signalpegel größer +3 V oder kleiner -3 V anliegt. Ist dies nicht der Fall und stellt der Zustandsdetektor 7 einen Signalpegel in der Nähe von 0 V fest, schließt die Steuerung 8 darauf, daß die ent sprechende Signalleitung augenblicklich nicht belegt ist. Wurde hingegen festgestellt, daß an der entsprechenden Si gnalleitung bereits ein Signalpegel größer 3 V oder kleiner -3 V anliegt, schließt die Steuerung 8 darauf, daß die ent sprechende Signalleitung bzw. der entsprechende Bus 3 bereits belegt ist.Each status detector 7 checks whether a signal level greater than +3 V or less than -3 V is present on the signal line of the V.24 connection 3 assigned to it. If this is not the case and the state detector 7 detects a signal level in the vicinity of 0 V, the controller 8 concludes that the corresponding signal line is not currently occupied. On the other hand, if it was found that a signal level greater than 3 V or less than -3 V is already present at the corresponding signal line, the controller 8 concludes that the corresponding signal line or the corresponding bus 3 is already occupied.

Jeder Busleitung 3 ist genau eine Baugruppe bzw. im vorlie genden Ausführungsbeispiel eine Datenendeinrichtung 1 logisch zugeordnet, welche die entsprechende Busleitung 3 vorrangig nutzen kann. Wird die Busleitung 3 von der entsprechenden Baugruppe 1 nicht genutzt, kann sie - wie nachfolgend u. a. unter Bezugnahme auf Fig. 2 noch näher erläutert wird - von einer vorbestimmten Master-Baugruppe benutzt werden.Each bus line 3 is logically assigned to one module or, in the exemplary embodiment mentioned, a data terminal device 1 , which can use the corresponding bus line 3 with priority. If the bus line 3 is not used by the corresponding module 1 , it can - as will be explained in more detail below with reference to FIG. 2 - be used by a predetermined master module.

Haben zwei konkurrierende Baugruppen bzw. Datenendeinrichtun gen 1 wie oben beschrieben erkannt, daß die gemeinsame Bus leitung 3 augenblicklich frei ist, belegt diejenige Baugruppe 1, der die entsprechende Busleitung 3 logisch zugeordnet ist, durch entsprechende Aktivierung eines Ausgangstreibers 5 zu nächst eine Signalleitung dieser Busleitung (z. B. die Signal leitung TXD). Die vordefinierte Master-Baugruppe belegt eine andere Signalleitung der Busleitung 3. Erkennt die Master- Baugruppe nach einer bestimmten Mindestwartezeit, die der Einschwingzeit der physikalischen Signalleitungen entspricht, daß von der erstgenannten Baugruppe die Signalleitung TXD be legt worden ist, zieht die Master-Baugruppe ihre Belegung der anderen Signalleitung der Busleitung 3 zurück, so daß die Steuerung 8 der erstgenannten Baugruppe 1 ihre Ausgangstrei ber 5 durch Anlegen eines Freigabesignals EN-TXD, EN-RTS bzw. EN-DTR aktivieren und freigeben kann, um den gesamten Bus 3 zu belegen und Signale bzw. Daten zu übertragen. Stellt hin gegen die Master-Baugruppe fest, daß die Signalleitung TXD weiterhin nicht belegt ist, kann sie ihrerseits ihre sämtli chen Ausgangstreiber 9 aktivieren, um den gesamten Bus 3 zu belegen und die Funktion derjenigen Baugruppe wahrzunehmen, die eigentlich der Busleitung 3 logisch zugeordnet ist, aber offensichtlich nicht angeschlossen oder defekt ist.If two competing modules or data end devices 1, as described above, have recognized that the common bus line 3 is currently free, the module 1 to which the corresponding bus line 3 is logically assigned occupies a signal line of this bus line by activating an output driver 5 (e.g. the signal line TXD). The predefined master module occupies another signal line on bus line 3 . Detects the master module after a certain minimum waiting time, which corresponds to the settling time of the physical signal lines, that the signal line TXD has been laid by the first module, the master module withdraws its assignment of the other signal line of the bus line 3 , so that the control 8 of the first-mentioned module 1 can activate and release its output driver 5 by applying an enable signal EN-TXD, EN-RTS or EN-DTR in order to occupy the entire bus 3 and to transmit signals or data. Finds out against the master module that the signal line TXD is still not occupied, it can in turn activate their output drivers 9 to occupy the entire bus 3 and perform the function of the module that is actually logically assigned to the bus line 3 , but is obviously not connected or defective.

Die zuvor beschriebene Vorgehensweise zur Belegung zweier ge trennter Signalleitungen ist für die Bewältigung von Fällen vorteilhaft, bei denen die Master-Baugruppe und die der Bus leitung logisch zugeordnete Baugruppe gleichzeitig ihre Aus gangstreiber 5 zur Belegung der Busleitung 3 aktivieren wol len.The procedure described above for assigning two separate signal lines is advantageous for coping with cases in which the master module and the module logically assigned to the bus line simultaneously activate their output drivers 5 for assigning the bus line 3 .

Insgesamt ist somit gewährleistet, daß die Master-Baugruppe nach Ende einer Hochlaufphase darüber informiert ist, welche Baugruppen an die einzelnen Busleitungen 3 des gesamten Bus systems angeschlossen sind, und die V.24-Schnittstellen der abwesenden Baugruppen treiben kann.Overall, this ensures that the master module is informed after the end of a startup phase which modules are connected to the individual bus lines 3 of the entire bus system and can drive the V.24 interfaces of the absent modules.

Fig. 2 zeigt beispielhaft den Aufbau einer entsprechenden An lage, bei der mehrere Datenendeinrichtungen 1-a, 1-b, 1-c über gemeinsame Busleitungen 3-a, 3-b, 3-c, 3-d an gemeinsame Datenübertragungseinrichtungen 2-a, 2-b, 2-c, 2-d angeschlos sen sind. Bei der in Fig. 2 dargestellten Anlage kann es sich beispielsweise um eine Telekommunikationsanlage, insbesondere in Form einer Vermittlungseinrichtung, handeln. Die einzelnen Datenendeinrichtungen 1-a, 1-b und 1-c können Mikroprozessor baugruppen sein, die in derartigen Telekommunikationsanlagen verwendet werden. Bei der in Fig. 2 dargestellten Ausgestal tung handelt es sich bei den gemeinsamen Busleitungen 3-a, 3-b, 3-c und 3-d wiederum um V.24-Busleitungen, über die die einzelnen Prozessorbaugruppen 1-a, 1-b und 1-c gemeinsam mit den entsprechenden Datenübertragungseinrichtungen kommunizie ren können. Jeder Prozessorbaugruppe 1-a, 1-b und 1-c ist eine V.24-Schnittstelle zugewiesen. Die V.24-Busleitungen 3-a, 3-b, 3-c und 3-d dienen im vorliegenden Ausführungsbei spiel zur Fehlerausgabe, Konfiguration der Anlage sowie zu Wartungsaufgaben. Fig. 2 shows an example of the structure of a corresponding system, in which several data terminals 1 -a, 1 -b, 1 -c via common bus lines 3 -a, 3 -b, 3 -c, 3 -d to common data transmission devices 2 - a, 2 -b, 2 -c, 2 -d are connected. The system shown in FIG. 2 can be, for example, a telecommunications system, in particular in the form of a switching device. The individual data terminals 1 -a, 1 -b and 1 -c can be microprocessor modules that are used in such telecommunication systems. In the embodiment shown in FIG. 2, the common bus lines 3 -a, 3 -b, 3 -c and 3 -d are in turn V.24 bus lines via which the individual processor modules 1 -a, 1 - b and 1 -c can communicate together with the corresponding data transmission equipment. A V.24 interface is assigned to each processor module 1 -a, 1 -b and 1 -c. The V.24 bus lines 3 -a, 3 -b, 3 -c and 3 -d are used in the present exemplary embodiment for error output, configuration of the system and for maintenance tasks.

Abhängig von der Art und der Anzahl der von der Anlage bzw. den entsprechenden Prozessorbaugruppen zu bewältigenden Auf gaben können 1 bis n Prozessorbaugruppen mit entsprechenden V.24-Schnittstellen der Anlage gekoppelt werden.Depending on the type and number of systems or the corresponding processor modules to cope with can be 1 to n processor modules with corresponding V.24 interfaces of the system can be coupled.

Die in Fig. 2 gezeigte Anlage umfaßt mehrere voneinander un abhängige V.24-Busleitungen 3-a, 3-b, 3-c, 3-d. Die Anzahl der (Ursprungs-)Baugruppen bzw. Datenendeinrichtungen 1-a, 2-b und 1-c sollte die Anzahl der Busleitungen nicht unter schreiten. Jede dieser Datenendeinrichtungen hat mit Hilfe ihrer Ausgangstreiber 5, Zustandsdetektoren 7 und ihrer Steuerung 8 (vgl. Fig. 1) Zugriff auf alle Busleitungen. An jede Busleitung kann eine oder aber auch keine Ziel-Baugruppe bzw. Datenübertragungseinrichtung 2-a, 2-b, 2-c, und 2-d ange schlossen sein. Soll jede Datenendeinrichtung 1-a, 1-b, 1-c lediglich die Anwesenheit von anderen Datenendeinrichtungen an einem bestimmten Bus 3-a, 3-b, 3-c, 3-d erkennen können, muß die jeweilige Busleitung 3-a, 3-b, 3-c, 3-d im Prinzip lediglich eine Signalleitung umfassen. Ist hingegen eine volle Funktionalität der Anlage gewünscht, bei der sowohl eine Anwesenheitserkennung als auch gegebenenfalls eine Über nahme von Funktionen der defekten oder fehlenden Baugruppen durch eine andere Baugruppe (d. h. in Fig. 2 durch eine Daten endeinrichtung 1-a, 1-b, 1-c) möglich sein soll, muß jede Busleitung 3-a, 3-b, 3-c, 3-d mindestens zwei Signalleitungen der in Fig. 1 dargestellten Art umfassen, die abhängig von ihrer Belegung unterschiedliche Betriebszustände aufweisen.The system shown in Fig. 2 comprises a plurality of interdependent V.24 bus lines 3 -a, 3 -b, 3 -c, 3 -d. The number of (original) modules or data terminals 1 -a, 2 -b and 1 -c should not be less than the number of bus lines. Each of these data terminal devices has access to all bus lines with the aid of its output drivers 5 , state detectors 7 and its controller 8 (cf. FIG. 1). One or no target module or data transmission device 2-a , 2 -b, 2 -c, and 2 -d can be connected to each bus line. If each data terminal device 1 -a, 1 -b, 1 -c should only be able to recognize the presence of other data terminal devices on a specific bus 3 -a, 3 -b, 3 -c, 3 -d, the respective bus line 3 -a, 3 -b, 3 -c, 3 -d in principle comprise only one signal line. If, on the other hand, a full functionality of the system is desired, in which both a presence detection and, if necessary, an assumption of functions of the defective or missing modules by another module (ie in FIG. 2 by a data terminal device 1-a , 1- b, 1 -c) should be possible, each bus line 3 -a, 3 -b, 3 -c, 3 -d must include at least two signal lines of the type shown in FIG. 1, which have different operating states depending on their assignment.

Jeder (Ursprungs-)Baugruppe bzw. Datenendeinrichtung 1-a, 1-b, 1-c ist eine Busleitung logisch zugeordnet, welche sie vorrangig benutzen kann. So ist beispielsweise der Daten endeinrichtung 1-a die Busleitung 3-a zugewiesen. Wird die einer Datenendeinrichtung zugewiesene Busleitung nicht von der entsprechenden Datenendeinrichtung benutzt, darf diese Busleitung eine vordefinierte Master-Baugruppe bzw. Master- Datenendeinrichtung benutzen.A bus line is logically assigned to each (original) module or data terminal 1 -a, 1 -b, 1 -c, which can be used primarily. For example, the bus line 3 -a is assigned to the data terminal 1 -a. If the bus line assigned to a data terminal device is not used by the corresponding data terminal device, this bus line may use a predefined master module or master data terminal device.

Fig. 2 zeigt insbesondere die Darstellung eines Shelfs einer derartigen Anlage, wobei die einzelnen Prozessorbaugruppen bzw. Datenendeinrichtungen 1-a, 1-b und1-c im von links nach rechts in die entsprechenden Kontaktbereiche der Anlage ge steckt werden. Die Prozessorbaugruppen werden von links be ginnend aufsteigend numeriert. Es wird davon ausgegangen, daß diejenige gesteckte und funktionsfähige Prozessorbaugruppe, der die niedrigste Nummer zugewiesen ist, d. h. in Fig. 2 die Baugruppe 1-a, als Master für die weiteren Prozessorbaugrup pen 1-b und 1-c definiert ist, d. h. die Prozessorbaugruppe 1-a übernimmt optional die V.24-Schnittstellen und die Funk tion der anderen Prozessorbaugruppen 1-b und 1-c, falls sich diese nicht in ihren Einsteckplätzen befinden oder defekt sind. Dies gilt solange bis eine andere Baugruppe weiter links als die bisherige Master-Baugruppe 1-a gesteckt wird, wobei in diesem Fall diese neugesteckte Baugruppe Master wird und die bisherige Master-Baugruppe zurückgesetzt wird. Selbstverständlich kann auch eine andere Prozessorbaugruppe als Master definiert werden. Sollte die Master-Baugruppe selbst ausfallen, können vorsorglich sekundäre oder tertiäre Master-Baugruppen bestimmt werden, die in diesem Fall die Funktion der ursprünglich vorgesehenen Master-Baugruppe über nehmen. Fig. 2 shows in particular the representation of a shelf of such a system, the individual processor modules or data terminal devices 1-a , 1- b and 1- c are inserted from left to right into the corresponding contact areas of the system. The processor modules are numbered in ascending order from the left. It is assumed that the plugged-in and functional processor module to which the lowest number is assigned, ie module 1-a in FIG. 2, is defined as the master for the further processor modules 1 -b and 1 -c, ie the processor module 1 -a optionally takes over the V.24 interfaces and the function of the other processor modules 1 -b and 1 -c if they are not in their slots or are defective. This applies until another module is inserted further to the left than the previous master module 1 -a, in which case this newly inserted module becomes master and the previous master module is reset. Of course, another processor module can also be defined as the master. Should the master module itself fail, secondary or tertiary master modules can be determined as a precaution, which in this case take over the function of the master module originally intended.

Jede Prozessorbaugruppe kann anhand ihrer Backplane ihren ei genen Einbau- oder Steckplatz bzw. ihre "Nummer" auslesen, wobei sie anhand der ausgelesenen Daten Informationen über ihr weiteres Verhalten gewinnt.Each processor module can use its backplane to create its own egg read out the corresponding installation or slot or their "number", using the read data to provide information about her further behavior wins.

Da die einzelnen Prozessorbaugruppen 1-a, 1-b und 1-c wie in Fig. 1 dargestellt aufgebaut sind, kann jede dieser Prozes sorbaugruppen während der Hochlauf- bzw. Initialisierungs phase der Anlage feststellen, ob weitere Prozessorbaugruppen an dieselbe V.24-Busleitung 3-a, 3-b, 3-c bzw. 3-d ange schlossen sind. Beim Start der in Fig. 2 gezeigten Anlage sind alle diese V.24-Busleitungen deaktiviert, d. h. hochohmig, so daß an jeder dieser V.24-Busleitung ein Signal pegel von näherungsweise 0 V anliegt, was - wie anhand Fig. 1 erläutert worden ist - anzeigt, daß augenblicklich keine Si gnalübertragung über die entsprechende V.24-Busleitung statt findet bzw. die einzelnen Signalleitungen der jeweiligen V.24-Busleitung noch nicht von einer Prozessorbaugruppe be legt sind.Since the individual processor modules 1 -a, 1 -b and 1 -c are constructed as shown in FIG. 1, each of these processor modules can determine during the start-up or initialization phase of the system whether additional processor modules are connected to the same V.24- Bus line 3 -a, 3 -b, 3 -c and 3 -d are connected. At the start of the system shown in FIG. 2, all of these V.24 bus lines are deactivated, ie high-resistance, so that a signal level of approximately 0 V is present on each of these V.24 bus lines, which - as explained with reference to FIG. 1 is - indicates that there is currently no signal transmission via the corresponding V.24 bus line or that the individual signal lines of the respective V.24 bus line are not yet being used by a processor module.

Anschließend überprüft jede Prozessorbaugruppe 1-a, 1-b und 1-c mit Hilfe der in Fig. 1 dargestellten Zustandsdetektoren 7, ob die ihr zugeordnete V.24-Schnittstelle bzw. die ent sprechende V.24-Busleitung 3-a, 3-b, 3-c oder 3-d tatsächlich noch frei ist. Ist dies der Fall, belegt die entsprechende Baugruppe die entsprechende V.24-Schnittstelle, indem durch ihre Steuerung 8 der entsprechende Ausgangstreiber 5 akti viert bzw. freigegeben wird.Each processor module 1 -a, 1 -b and 1 -c then uses the state detectors 7 shown in FIG. 1 to check whether the V.24 interface assigned to them or the corresponding V.24 bus line 3 -a, 3 -b, 3 -c or 3 -d is actually still free. If this is the case, the corresponding module occupies the corresponding V.24 interface by activating or releasing the corresponding output driver 5 by its controller 8 .

Die als Master definierte Prozessorbaugruppe 1-a, die eben falls die entsprechende V.24-Busleitung belegen und zudem wissen will, ob es andere an dieselbe V.24-Busleitung ange schlossene Prozessorbaugruppen gibt, prüft die einzelnen V.24-Schnittstellen 3-a, 3-b, 3-c und 3-d mehrmals in be stimmten Abständen. Hat die als Master definierte Prozessor baugruppe 1-a nach Ablauf einer bestimmten Zeitspanne festge stellt, daß noch keine andere Prozessorbaugruppe die ent sprechende V.24-Schnittstelle für sich in Anspruch genommen, d. h belegt hat, belegt die Prozessorbaugruppe 1-a eine be stimmte Leitung der entsprechenden V.24-Busleitung, bei spielsweise die Signalleitung TXD, durch Anlegen eines Si gnalpegels, der größer als +3 V oder kleiner als -3 V ist, und prüft die anderen Signalleitungen dieser V.24-Busleitung für die Dauer einer bestimmten Zeitspanne weiter, ehe auch diese Signalleitungen von der Prozessorbaugruppe 1-a belegt werden. Diese Vorgehensweise ist vorteilhaft und notwendig, falls die als Master definierte Prozessorbaugruppe 1-a und mindestens eine weitere der Prozessorbaugruppen 1-b und 1-c gleichzeitig eine der V.24-Busleitungen 3-a, 3-b, 3-c oder 3-d belegen, d. h. die entsprechenden Ausgangstreiber 5 freigeben und akti vieren wollen.Processor module 1 -a, which is defined as the master and also wants to occupy the corresponding V.24 bus line and also wants to know whether there are other processor modules connected to the same V.24 bus line, checks the individual V.24 interfaces 3 - a, 3 -b, 3 -c and 3 -d several times at certain intervals. Has the processor module 1 -a defined as master after a certain period of time determines that no other processor module has taken advantage of the corresponding V.24 interface, d. h has occupied, the processor module 1- a occupies a certain line of the corresponding V.24 bus line, for example the signal line TXD, by applying a signal level that is greater than +3 V or less than -3 V, and checks the other signal lines of this V.24 bus line continue for a certain period of time before these signal lines are also occupied by the processor module 1-a . This procedure is advantageous and necessary if the processor module 1 -a defined as master and at least one further processor module 1 -b and 1 -c simultaneously one of the V.24 bus lines 3 -a, 3 -b, 3 -c or 3 -d occupy, ie release the corresponding output driver 5 and want to activate it.

Nach dem Ende dieser Hochlauf- oder Initialisierungsphase ist somit die als Master definierte Prozessorbaugruppe 1-a dar über informiert, welche anderen Prozessorbaugruppen an den einzelnen V.24-Busleitungen, die jeweils zu einer anderen Da tenübertragungseinrichtung 2-a, 2-b, 2-c und 2-d führen, vor handen sind, und kann die V.24-Schnittstellen der nicht vor handenen Prozessorbaugruppen mit Hilfe ihrer Ausgangstreiber 5 belegen und treiben.After the end of this start-up or initialization phase, the processor module 1 -a, which is defined as the master, is thus informed about which other processor modules on the individual V.24 bus lines, each to a different data transmission device 2 -a, 2 -b, 2 -c and 2 -d are present, and can occupy and drive the V.24 interfaces of the processor modules not present using their output drivers 5 .

Mit Hilfe der vorliegenden Erfindung wird somit ermöglicht, daß sich mehrere gleichartige Baugruppen, wie z. B. Daten endeinrichtungen, eine oder mehrere V.24-Busleitungen teilen und die An- oder Abwesenheit der anderen Baugruppen an der jeweiligen gemeinsamen V.24-Busleitung feststellen können, wobei die Erfindung grundsätzlich auch auf andere Arten von gemeinsamen Busleitungen anwendbar ist.The present invention thus enables that there are several similar assemblies, such as. B. Data terminal equipment, share one or more V.24 bus lines and the presence or absence of the other assemblies on the can determine the respective common V.24 bus line, the invention in principle also in other types of common bus lines is applicable.

Claims

1. Bus system with

- at least one bus line ( 3 ),
- Several modules ( 1 ) that can be connected to the bus line ( 3 ) for transmitting information via the bus line ( 3 ),
wherein the modules ( 1 ) have state detection means ( 7 ) for detecting the state of the bus line ( 3 ),
- A first of the bus line ( 3 ) logically assigned construction group ( 1 ), which may occupy the bus line ( 3 ) for information transfer, and
- At least one second module ( 1 ) which, depending on the condition detected by the condition detection means ( 7 ), the bus line ( 3 ) detects the assignment of the bus line ( 3 ) by the assigned first module and may itself occupy the bus line ( 3 ) , if an occupancy of the bus line ( 3 ) has not been recognized by the first module,

characterized in that the bus system comprises a plurality of bus lines ( 3 -a, 3 -b, 3 -c, 3 -d), to each of which several modules ( 1 -a, 1 -b, 1 -c) can be connected, whereby the bus lines ( 3 -a, 3 -b, 3 -c, 3 -d) are logically assigned to first modules ( 1 -a, 1 -b, 1 -c).

2. A bus system as in claim 1, characterized in that each module (1) also output driver means (5) for transmitting information on the bus line (3) and control means (8) gear drive means to enable or disable the off (5) depending on the by the condition detection means ( 7 ) detected state of the bus line ( 3 ).

3. Bus system according to claim 2, characterized in that the output driver means ( 5 ) of the modules ( 1 ) are designed such that they occupy the bus line ( 3 ) depending on their activation or deactivation with different states.

4. Bus system according to claim 2 or 3, characterized in that the output driver means ( 5 ) of the modules ( 1 ) are designed as tri-state buffers which, when activated, the bus line ( 3 ) for transmitting digital information with a first or second state occupy while, when deactivated, they occupy the bus line ( 3 ) with a third status.

5. Bus system according to claim 4, characterized in that the first state of an output voltage of the output driver means ( 5 ) greater than +3 V, the second state of an output voltage of the output driver means ( 5 ) less than -3 V and the third state of an output voltage Corresponding to gear driver means ( 5 ) of approximately 0 V.

6. Bus system according to one of claims 2 to 5, characterized in that the control means ( 8 ) of the second assembly ( 1 ) are designed such that they recognize the state of the bus line ( 3 ) detected by the condition detection means ( 7 ) whether the bus line ( 3 ) is occupied by the first module ( 1 ) and only activate the output driver means ( 5 ) of the second module ( 1 ) if there is no assignment by the first module ( 1 ) assigned to the bus line ( 3 ) has been known.

7. Bus system according to claim 6 and claim 4 or 5, characterized in that the control means ( 8 ) of the second assembly ( 1 ) activate the output driver means ( 5 ) only if the condition detection means ( 7 ) of the second assembly ( 1 ) one have detected the voltage corresponding to the third state on the bus line ( 3 ).

8. Bus system according to one of claims 2 to 7, characterized in that the bus line ( 3 ) comprises a plurality of parallel signal lines, each module ( 1 ) for at least two of its outputs with a specific signal line of the bus line ( 3 ) coupled outputs separate output driver means ( 5 ) and condition detection means ( 7 ).

9. Bus system according to claim 8, characterized in that
that the control means ( 8 ) of the first module ( 1 ) occupy a first signal line of the bus line ( 3 ) if they depend on the condition detected by the condition detection means ( 7 ) to the state of the bus line ( 3 ) that the bus line ( 3 ) au is not currently occupied, and
that the control means ( 8 ) of the second assembly ( 1 ) occupy a second signal line of the bus line ( 3 ) if, depending on the state of the bus line ( 3 ) detected by the state detection means ( 7 ), they recognize that the bus line device ( 3 ) is not currently used, and after a certain period of time check whether the first signal line is occupied by the first module ( 1 ),
wherein the control means ( 8 ) of the second module ( 1 ) occupy the entire bus line ( 3 ) if, even after the expiry of the determined period of time due to the state of the first signal line detected by the state detection means ( 7 ), they recognize that the first signal line is not is occupied by the first assembly ( 1 ), and
wherein the control means ( 8 ) of the second module ( 1 ) cancel the occupancy of the second signal line of the bus line ( 3 ) if, after the expiry of the determined period of time, they recognize, based on the state of the first signal line detected by the state detection means ( 7 ), that the first The signal line is currently occupied by the first module ( 1 ) in order to enable the entire bus line ( 3 ) to be occupied by the first module ( 1 ).

10. Bus system according to one of claims 1 to 9, characterized in that the bus lines ( 3 -a, 3 -b, 3 -c, 3 -d) are each designed as a V.24 bus line.

11. Bus system according to one of claims 1 to 10, characterized in that the first and second modules ( 1 -a, 1 -b, 1 -c) to the V.24 bus lines ( 3 -a, 3 -b, 3rd -c, 3 -d) are connected data terminal devices which communicate with data transmission devices ( 2 -a, 2 -b, 2 -c, 2 -d) via the V.24 bus lines.

12. Telecommunication system with a bus system according to a of the preceding claims.