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DE19747777A1 - Verfahren zum Herstellen eines Halbleiterbauteils - Google Patents

Verfahren zum Herstellen eines Halbleiterbauteils

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DE19747777A1 DE19747777A DE19747777A DE19747777A1 DE 19747777 A1 DE19747777 A1 DE 19747777A1 DE 19747777 A DE19747777 A DE 19747777A DE 19747777 A DE19747777 A DE 19747777A DE 19747777 A1 DE19747777 A1 DE 19747777A1
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Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Halbleiterbauteils mit verbesserten Kurzkanaleffekten und erhöhtem Stromsteuerungsvermögen
Unter Bezugnahme auf die schematischen Schnittansichten der Fig. 1a bis 1d wird nun ein herkömmliches Verfahren zum Her­ stellen eines Halbleiterbauteils erörtert.
Wie es in Fig. 1a dargestellt ist, werden aktive Bereiche und Feldbereiche auf einem p-Halbleitersubstrat 1 festge­ legt. Dazu wird eine Feldoxidschicht 2 in den Feldbereichen ausgebildet. Anschließend werden eine erste Oxidschicht, eine Polysiliziumschicht und eine zweite Oxidschicht aufein­ anderfolgend auf der gesamten Oberfläche hergestellt. Unter Verwendung einer Maske werden diese drei Schichten struktu­ riert, um eine Gateoxidschicht 3, eine Gateelektrode 4 und eine isolierende Gatedeckschicht 5 auszubilden. p-Fremd­ stoffionen werden unter einem Neigungswinkel von 7-20° zu beiden Seiten der Gateelektrode 4 in das Halbleitersubstrat 1 implantiert, um erste Halobereiche 6 auszubilden.
Gemäß Fig. 1b werden p-Fremdstoffionen unter einem Neigungs­ winkel von 30-60° zu beiden Seiten der Gateelektrode 4 in das Substrat 1 implantiert, um zweite Halobereiche 7 auszu­ bilden. In diesem Fall erstrecken sich die zweiten Halobe­ reiche 7 bis weiter unter die Gateelektrode 4 als die ersten Halobereiche 6, und sie weisen eine flachere Tiefe als die ersten Halobereiche 6 auf.
Gemäß Fig. 1c werden n-Fremdstoffionen für leichte Dotierung zu beiden Seiten der Gateelektrode 4 in das Halbleitersub­ strat 1 implantiert, um dadurch leicht dotierte Drainberei­ che (LDD = Lightly Doped Drain) 8 auszubilden.
Gemäß Fig. 1d wird unter Verwendung eines Verfahrens mit chemischer Dampfabscheidung (CVD) eine Oxidschicht auf der gesamten Oberfläche hergestellt, die dann rückgeätzt wird, um an den beiden Seiten der Gateelektroden 4 isolierende Seitenwände 9 auszubilden. Unter Verwendung der Gateelektro­ de 4 und der isolierenden Gateseitenwände 9 als Maske werden n-Fremdstoffionen für hohe Dotierung in das Halbleitersub­ strat 1 implantiert. Dies erzeugt im p-leitenden Substrat 1 zu beiden Seiten der isolierenden Seitenwände 9 Source- und Drainbereiche 10. In diesem Fall ist die Tiefe der ersten Halobereiche 6 ähnlich derjenigen der Source- und Drainbe­ reiche 10, und die Tiefe der zweiten Halobereiche 7 ist ähn­ lich derjenigen der LDD-Bereiche 8, wodurch Kurzkanaleffekte verbessert sind. So wird die herkömmliche Herstellung eines Halbleiterbauteils abgeschlossen.
Bei einem derartigen herkömmlichen Verfahren zum Herstellen eines Halbleiterbauteils bestehen die folgenden Probleme.
Es werden Ionenimplantationsprozesse doppelt ausgeführt, um die verschiedenen Halobereiche herzustellen. Die Haloberei­ che 6 verbessern die Durchschlagsspannungseigenschaften, während die Halobereiche 7 Kurzkanaleffekte verbessern und die Schwellenspannung einstellen. Demgemäß überlappen die ersten und zweiten Halobereiche einander.
Wenn die Kanallängen bei hochintegrierten Bauteilen verkürzt werden, sind zunehmend hohe Konzentrationen im ersten Halo­ bereich 6 erforderlich, um die Durchschlagsspannung einzu­ stellen. Demgemäß weisen die Abschnitte, in denen der erste und der zweite Halobereich überlappen, noch höhere Dotier­ stoffkonzentration auf. Im Ergebnis ist es schwierig, die Schwellenspannung unter Verwendung der Abschnitte mit einer durch die Überlappung erhöhten hohen Dotierstoffkonzentra­ tion einzustellen, was zu Schwierigkeiten beim Ausführen eines erfolgreichen Ionenimplantationsprozesses führt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Halbleiterbauteils fit verbesserten Kurz­ kanaleffekten, erhöhter Durchschlagsspannung und verbesser­ tem Stromsteuerungsvermögen zu schaffen.
Diese Aufgabe ist durch das Verfahren gemäß dem beigefügten Anspruch 1 gelöst. Gemäß einer Ausführungsform umfaßt das erfindungsgemäße Verfahren zum Herstellen eines Halbleiter­ bauteils die folgenden Schritte: Bereitstellen eines Sub­ strats von erstem Leitungstyp, z. B. vom p-Typ; Herstellen einer Gateisolierschicht auf dem Substrat; Herstellen einer Gateelektrode auf der Gateisolierschicht; Herstellen einer isolierenden Gatedeckschicht auf der Gateelektrode; Einlei­ ten inaktiver Ionen in das Halbleitersubstrat von erstem Leitungstyp zu beiden Seiten der Gateelektrode, um amorphe Bereiche auszubilden; Herstellen erster Fremdstoffbereiche vom ersten Leitungstyp nahe den amorphen Bereichen; und Her­ stellen zweiter Fremdstoffbereiche von zweitem Leitungstyp, z. B. vom n-Typ, im Substrat zu beiden Seiten der Gateelek­ trode. Das Verfahren beinhaltet auch das Herstellen von Source- und Drainbereichen vom zweiten Leitungstyp im Sub­ strat.
Die amorphen Bereiche werden gemäß der Erfindung durch Ionenimplantation inaktiver Ionen hergestellt, während der erste und der zweite Fremdstoffbereich und der Source- und der Drainbereich durch Ionenimplantation aktiver Ionen her­ gestellt werden. Inaktive Ionen sind solche Ionen, die nach der Implantation in das Substrat vom ersten Leitungstyp, einen Atom- oder Molekülzustand einnehmen, in dem sie weder als Akzeptoren noch Donatoren wirken. Umgekehrt wirken akti­ ve Ionen nach der Implantation als Akzeptoren oder Donato­ ren.
Zusätzliche Merkmale und Aufgaben der Erfindung werden in der folgenden Beschreibung dargelegt und gehen teilweise aus dieser hervor, ergeben sich aber andererseits auch beim Aus­ üben der Erfindung. Die Aufgaben und andere Vorteile der Er­ findung werden durch die Maßnahmen erzielt, wie sie speziell in der Beschreibung, den Ansprüchen und den beigefügten Zeichnungen dargelegt sind.
Es ist zu beachten, daß sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und erläuternd für die beanspruchte Erfindung sind.
Die Zeichnungen, die beigefügt sind, um das Verständnis der Erfindung zu fördern, veranschaulichen Ausführungsbeispiele der Erfindung und dienen zusammen mit der Beschreibung dazu, deren Prinzipien zu erläutern.
Fig. 1a bis 1d sind schematische Schnittansichten zum Veran­ schaulichen eines herkömmlichen Verfahrens zum Herstellen eines Halbleiterbauteils; und
Fig. 2a bis 2e sind schematische Schnittansichten zum Veran­ schaulichen eines Verfahrens zum Herstellen eines Halblei­ terbauteils gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
Gemäß Fig. 2a werden Feldbereiche und aktive Bereiche da­ durch auf einem Halbleitersubstrat 21, z. B. einem solchen aus einkristallinem Silizium vom p-Typ, dadurch hergestellt, daß eine Feldoxidschicht 22 in den Feldbereichen herge­ stellt wird.
Anschließend werden eine erste Oxidschicht, eine leitende Schicht (z. B. aus Polysilizium) sowie eine Isolierschicht aufeinanderfolgend hergestellt. Die Isolierschicht ist eine Oxidschicht, eine Nitridschicht, eine dotierte Oxidschicht oder eine Doppelschicht aus einem Oxid und einem Nitrid. Un­ ter Verwendung einer Maske werden die erste Oxidschicht, die Polysiliziumschicht und die Isolierschicht strukturiert, um eine Gateisolierschicht 23 (z. B. aus Oxid), eine Gateelek­ trode 24 und eine isolierende Gatedeckschicht 25 herzustel­ len.
Gemäß Fig. 2b werden unter Verwendung der Gateelektrode 24 als Maske eine oder mehrere Arten der folgenden inaktiven Ionen, nämlich Germaniumionen, Siliziumionen, Stickstoff­ ionen, Fluorionen, Argonionen, unter einem Neigungswinkel in das Substrat 21 implantiert.
Diese Ionen sind in dem Sinn inaktiv, daß sie einen Atom- oder Molekülzustand einnehmen, in dem sie weder als Donato­ ren noch als Akzeptoren im Gitter wirken.
Bei den Ausführungsbeispielen erstrecken sich die Ionen ein vorbestimmtes Stück unter die Gateelektrode 24. Abschnitte des einkristallinen Siliziumsubstrats 21 werden zu amorphen Siliziumbereichen 26. Bei diesem Ausführungsbeispiel beträgt der Neigungswinkel 0°-60°, die Ionenimplantationsenergie beträgt 5-500 keV, und die Dosis der Fremdstoffionen be­ trägt 1.1012 Ionen/cm2 - 1 × 1016 Ionen/cm2.
Gemäß Fig. 2c werden mit der Gateelektrode 24 als Maske ak­ tive p-Ionen unter einem Neigungswinkel von 0°-60° in das Substrat 21 implantiert, um dadurch Halobereiche 27 auszu­ bilden. Die Ionen sind in dem Sinn aktiv, daß sie nach der Implantation entweder als Akzeptoren oder Donatoren wirken.
Die amorphen Siliziumbereiche 26 wirken als Sammelzentrum, in dem sich Ionen (die das Substrat 21 so ändern, daß sich die Halobereiche 27 ausbilden) ansammeln. Auch dienen die amorphen Siliziumbereiche 26 dazu, zu verhindern, daß Ionen beim Tempern schnell diffundieren, wie dies der Fall wäre, wenn der Bereich 26 aus einkristallinem Silizium bestünde. Die Dotierstoffkonzentration in den Halobereichen 27 ist aufgrund der vorigen Ausbildung der amorphen Siliziumberei­ che 26 um einen Faktor von z. B. ungefähr 1,2 oder 1,3 er­ höht.
Gemäß Fig. 2d werden mit der Gateelektrode 24 als Maske n- Ionen für leichte Dotierung in das freigelegte Halbleiter­ substrat 21 zu beiden Seiten der Gateelektrode 24 implan­ tiert, um dadurch LDD (Lightly Doped Drain = leicht dotierter Drain)-Bereiche 28 auszubilden. Gemäß Fig. 2e wird eine Iso­ lierschicht z. B. durch ein Verfahren mit chemischer Dampf­ abscheidung (CVD) hergestellt und dann einem Rückätzprozeß unterzogen, um dadurch zu beiden Seiten der Gateelektrode 24 isolierende Seitenwände auszubilden. Als nächstes werden un­ ter Verwendung der Gateelektrode 24 und der isolierenden Seitenwände 29 als Maske n-Ionen für hohe Dotierung in das p-Halbleitersubstrat 21 implantiert, um dadurch Source- und Drainbereiche 30 auszubilden.
Danach werden die implantierten Ionen durch Tempern akti­ viert, was bewirkt, daß sich die Halobereiche ausweiten. Diese Ausweitung ist in Fig. 2e durch die gestrichelte Linie 27 angedeutet, die außerhalb des durch die Linie 26 gekenn­ zeichneten amorphen Bereichs verläuft. Dies steht im Gegen­ satz zu den Fig. 2c-2d, in denen die gestrichelte Linie 27 innerhalb der Linie 26 dargestellt ist.
Dann werden eine Zwischenschicht-Isolierschicht und ein Kon­ taktmuster ausgebildet, und es erfolgt ein Verdrahtungspro­ zeß. Dadurch wird das erfindungsgemäße Halbleiterbauteil fertiggestellt.
Die Ausführungsbeispiele der Erfindung können z. B. bei MOS- Bauteilen sowie bei Dioden verschiedener Leitungstypen ange­ wandt werden. Die Anwendung der Erfindung erfolgt dadurch, daß eine oder mehrere Arten von Ionen, wie Argonionen, Ger­ maniumionen, Siliziumionen, Fluorionen, Stickstoffionen (die nachfolgend als inaktiv bezeichnet werden, da sie weder als Akzeptoren noch als Donatoren wirken) in ein p-leitendes, einkristallines Siliziumsubstrat implantiert werden, wodurch amorphe Siliziumbereiche erzeugt werden. Zum Herstellen der amorphen Bereiche werden eine Ionenimplantationsenergie von 5-500 keV und eine Dosis von 1 × 1012 Ionen/cm2 - 1 × 1016 Ionen/cm2 verwendet. Dann werden p-Ionen unter einem Nei­ gungswinkel von 0°-60° implantiert, um Halobereiche auszu­ bilden. Diese Halobereiche werden nahe den amorphen Berei­ chen erzeugt. Die amorphen Bereiche wirken als Ionensammel­ zentren, in denen sich Ionen zur Ausbildung der Halobereiche sammeln.
Anschließend werden n-Fremdstoffbereiche mit einem Übergang zu den p-Fremdstoffbereichen in den Halobereichen des Sub­ strats hergestellt. Im Ergebnis wird ein n⁺p-Übergang er­ zielt, wodurch es möglich ist, die Eigenschaften der Durch­ bruchspannung in Sperrichtung, des Leckstroms und des Durchlaßstroms einzustellen.
Alternativ kann das Substrat aus einkristallinem n-Silizium bestehen, für die erste Ionenimplantation können inaktive Ionen verwendet werden, für die zweite Ionenimplantation können n-Fremdstoffionen zum Ausbilden der Halobereiche ver­ wendet werden, bei der dritten Ionenimplantation können p- Fremdstoffionen für leichte Dotierung zum Ausbilden der LDD- Bereiche verwendet werden, und zur vierten Ionenimplantation können p-Fremdstoffionen für hohe Dotierung verwendet wer­ den, um die Source- und Drainbereiche auszubilden.
Das erfindungsgemäße Herstellverfahren für ein Halbleiter­ bauteil weist die folgenden Vorteile auf:
  • - Erstens wirken die amorphen Siliziumbereiche als Sammel­ zentren für Fremdstoffionen, wie sie bei der folgenden Aus­ bildung von Halobereichen verwendet werden. Im Ergebnis kön­ nen Fremdstoffionen der Halobereiche nicht so schnell wie in einem einkristallinen Siliziumsubstrat diffundieren, wodurch hohe Konzentration der Fremdstoffionen in den Halobereichen aufrechterhalten bleiben. Dadurch ist es möglich, ein Halb­ leiterbauteil herzustellen, das verbesserte Durchschlags­ spannung zeigt.
  • - Zweitens sind, da die in das Halbleitersubstrat implan­ tierten Fremdstoffionen nur geringfügig in die Kanalbereiche diffundieren, Umkehr-Kurzkanaleffekte verbessert, und die Schwellenspannung läßt sich leicht einstellen.
  • - Drittens ist das Stromsteuerungsvermögen verbessert, da die Dotierstoffkonzentrationen in allen Bereichen mit Aus­ nahme der Halobereiche niedrig gehalten werden können.

Claims (16)

1. Verfahren zum Herstellen eines Halbleiterbauteils, ge­ kennzeichnet durch die folgenden Schritte:
  • - Bereitstellen eines Substrats (21) von erstem Leitungstyp; - Einleiten inaktiver Ionen in dieses Substrat, um amorphe Bereiche (26) auszubilden;
  • - Herstellen erster Fremdstoffbereiche (28) vom ersten Lei­ tungstyp nahe den amorphen Bereichen und
  • - Herstellen zweiter Fremdstoffbereiche (30) von zweitem Leitungstyp in den amorphen Bereichen.
2. Verfahren nach Anspruch 1, gekennzeichnet durch die folgenden Schritte:
  • - Herstellen einer Gateisolierschicht (23) auf dem Substrat;
  • - Herstellen einer Gateelektrode (24) auf der Gateisolier­ schicht;
  • - Herstellen einer isolierenden Gatedeckschicht (25) auf der Gateelektrode und
  • - Einleiten der inaktiven Ionen in das Substrat (21) zu bei­ den Seiten der Gateelektrode.
3. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß als inaktive Ionen solche Ionen verwendet werden, die nach ihrer Implantation in das Sub­ strat (21) einen Atom- oder Molekülzustand einnehmen, in dem sie weder als Akzeptoren noch als Donatoren wirken.
4. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß als inaktive Ionen solche von einer oder mehreren der folgenden Arten eingeführt werden: Argonionen, Germaniumionen, Siliziumionen, Fluorionen, Stickstoffionen.
5. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß als inaktive Ionen zwei oder meh­ rere Arten implantiert werden, die unter demselben Winkel implantiert werden.
6. Verfahren nach einem der Ansprüche 1-4, dadurch ge­ kennzeichnet, daß als inaktive Ionen zwei oder mehrere Ar­ ten implantiert werden, die unter verschiedenen Neigungs­ winkeln implantiert werden.
7. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die inaktiven Ionen unter einem Neigungswinkel von 0°-60° eingeleitet werden und die akti­ ven Ionen zum Herstellen der ersten Fremdstoffbereiche (28) unter einem Neigungswinkel von 0°-60° implantiert werden.
8. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die zweiten Fremdstoffbereiche (30) dadurch hergestellt werden, daß aktive Ionen vom zwei­ ten Leitungstyp in die amorphen Bereiche (26) implantiert werden.
9. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die inaktiven Ionen mit einer Energie von 5-500 keV und einer Dosis von 1 × 1212 Ionen/ cm2 - 1 × 1016 Ionen/cm2 implantiert werden.
10. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß als Substrat (21) ein solches aus einkristallinem Silizium verwendet wird und in dieses inak­ tive Ionen implantiert werden, um die amorphen Siliziumbe­ reiche (26) auszubilden.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die genannte Ionenimplantation unter Verwendung zweier oder mehrerer Arten inaktiver Ionen erfolgt, die unter ver­ schiedenen Neigungswinkeln implantiert werden.
12. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß Source- und Drainbereiche (30) vom zweiten Leitungstyp im Substrat (21) hergestellt werden.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die Source- und Drainbereiche (30) dadurch hergestellt werden, daß aktive Ionen vom zweiten Leitungstyp für hohe Dotierung in das Substrat (implantiert werden.
14. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß der erste Leitungstyp der p-Typ und der zweite Leitungstyp der n-Typ ist.
15. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, daß die ersten Fremdstoffbereiche (28) dadurch hergestellt werden, daß aktive Ionen vom ers­ ten Leitungstyp nahe den amorphen Bereichen (26) implantiert werden.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die zweiten Fremdstoffbereiche (30) dadurch hergestellt werden, daß aktive Ionen vom zweiten Leitungstyp in die amorphen Bereiche (26) implantiert werden.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10052131A1 (de) * 2000-10-20 2002-05-08 Advanced Micro Devices Inc Vollständig selbstjustierende FET-Technologie

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1079506A (ja) * 1996-02-07 1998-03-24 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100234700B1 (ko) * 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
JP3429654B2 (ja) * 1997-12-24 2003-07-22 セイコーインスツルメンツ株式会社 半導体集積回路装置の製造方法
TW375772B (en) * 1998-01-09 1999-12-01 United Microelectronics Corp Field implant method
US6696341B1 (en) * 1998-01-21 2004-02-24 Renesas Technology Corp. Method of manufacturing a semiconductor device having electrostatic discharge protection element
TW396510B (en) 1998-06-03 2000-07-01 United Microelectronics Corp Shallow trench isolation formed by chemical mechanical polishing
US6790742B2 (en) * 1998-06-03 2004-09-14 United Microelectronics Corporation Chemical mechanical polishing in forming semiconductor device
US6211023B1 (en) * 1998-11-12 2001-04-03 United Microelectronics Corp. Method for fabricating a metal-oxide semiconductor transistor
US6114211A (en) * 1998-11-18 2000-09-05 Advanced Micro Devices, Inc. Semiconductor device with vertical halo region and methods of manufacture
US6300205B1 (en) 1998-11-18 2001-10-09 Advanced Micro Devices, Inc. Method of making a semiconductor device with self-aligned active, lightly-doped drain, and halo regions
JP2000183068A (ja) * 1998-12-10 2000-06-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6150216A (en) * 1998-12-29 2000-11-21 United Microelectronics Corp. Method for forming an electrode of semiconductor device capacitor
US6362063B1 (en) * 1999-01-06 2002-03-26 Advanced Micro Devices, Inc. Formation of low thermal budget shallow abrupt junctions for semiconductor devices
US6423601B1 (en) * 1999-09-24 2002-07-23 Advanced Micro Devices, Inc. Retrograde well structure formation by nitrogen implantation
US6426278B1 (en) * 1999-10-07 2002-07-30 International Business Machines Corporation Projection gas immersion laser dopant process (PGILD) fabrication of diffusion halos
KR20010057381A (ko) * 1999-12-22 2001-07-04 박종섭 반도체 소자의 제조 방법
US6352912B1 (en) * 2000-03-30 2002-03-05 International Business Machines Corporation Reduction of reverse short channel effects by deep implantation of neutral dopants
US6368947B1 (en) * 2000-06-20 2002-04-09 Advanced Micro Devices, Inc. Process utilizing a cap layer optimized to reduce gate line over-melt
US6335253B1 (en) * 2000-07-12 2002-01-01 Chartered Semiconductor Manufacturing Ltd. Method to form MOS transistors with shallow junctions using laser annealing
US6630386B1 (en) 2000-07-18 2003-10-07 Advanced Micro Devices, Inc CMOS manufacturing process with self-amorphized source/drain junctions and extensions
US6521502B1 (en) 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6472282B1 (en) * 2000-08-15 2002-10-29 Advanced Micro Devices, Inc. Self-amorphized regions for transistors
JP2002076332A (ja) * 2000-08-24 2002-03-15 Hitachi Ltd 絶縁ゲート型電界効果トランジスタ及びその製造方法
US6967147B1 (en) * 2000-11-16 2005-11-22 Infineon Technologies Ag Nitrogen implantation using a shadow effect to control gate oxide thickness in DRAM semiconductor
US6391728B1 (en) * 2001-03-12 2002-05-21 Advanced Micro Devices, Inc. Method of forming a highly localized halo profile to prevent punch-through
US6630385B1 (en) * 2001-04-27 2003-10-07 Advanced Micro Devices, Inc. MOSFET with differential halo implant and annealing strategy
KR100685871B1 (ko) * 2001-06-27 2007-02-23 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 형성 방법
KR20030001942A (ko) * 2001-06-28 2003-01-08 동부전자 주식회사 반도체소자 및 그 제조방법
KR20030003381A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 Ｐｍｏｓ ｆｅｔ의 제조방법
US6699771B1 (en) * 2002-08-06 2004-03-02 Texas Instruments Incorporated Process for optimizing junctions formed by solid phase epitaxy
DE10250888B4 (de) * 2002-10-31 2007-01-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterelement mit verbesserten Dotierprofilen und ein Verfahren zur Herstellung der Dotierprofile eines Halbleiterelements
DE10260613B8 (de) * 2002-12-23 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Feldeffekttransistors
DE10261374B4 (de) * 2002-12-30 2010-01-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von als Feldeffekttransistor ausgebildeten Halbleiterelementen mit verbesserten Dotierprofilen
EP1524684B1 (de) * 2003-10-17 2010-01-13 Imec Verfahren zur Herstellung eines Halbleitersubstrats mit einer Schichtstruktur von aktivierten Dotierungsstoffen
JP4245466B2 (ja) * 2003-12-04 2009-03-25 Ｎｅｃエレクトロニクス株式会社 ノイズ除去回路
KR100521440B1 (ko) * 2003-12-27 2005-10-13 동부아남반도체 주식회사 ｎ채널형 모스 트랜지스터의 할로 영역 형성 방법
JP4377721B2 (ja) * 2004-03-11 2009-12-02 株式会社東芝 半導体装置の製造方法
US7271443B2 (en) * 2004-08-25 2007-09-18 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method for the same
KR100628241B1 (ko) * 2004-12-31 2006-09-26 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US7105412B1 (en) * 2005-03-22 2006-09-12 United Microelectronics Corp. Silicide process utilizing pre-amorphization implant and second spacer
US20060284249A1 (en) * 2005-06-21 2006-12-21 Chien-Hao Chen Impurity co-implantation to improve transistor performance
US20090267182A1 (en) * 2006-05-18 2009-10-29 Nxp B.V. Method of increasing the quality factor of an inductor in a seimiconductor device
KR100806791B1 (ko) * 2006-09-01 2008-02-27 동부일렉트로닉스 주식회사 두 단계 포켓 임플란트를 이용한 반도체 소자의 제조 방법
US20080079084A1 (en) * 2006-09-28 2008-04-03 Micron Technology, Inc. Enhanced mobility MOSFET devices
JP2008159960A (ja) * 2006-12-26 2008-07-10 Renesas Technology Corp 半導体装置の製造方法
US8012843B2 (en) * 2009-08-07 2011-09-06 Varian Semiconductor Equipment Associates, Inc. Optimized halo or pocket cold implants
CN103187276B (zh) * 2011-12-27 2016-01-06 中芯国际集成电路制造(上海)有限公司 n型MOS场效应管及形成方法，半导体器件及形成方法
US9268228B2 (en) * 2013-02-23 2016-02-23 Varian Semiconductor Equipment Associates, Inc. Techniques for patterning a substrate
CN103151388B (zh) * 2013-03-05 2015-11-11 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板
CN104425282A (zh) * 2013-09-10 2015-03-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
CN104979391B (zh) * 2014-04-08 2019-04-23 联华电子股份有限公司 半导体元件及其制作方法
RU2606246C2 (ru) * 2015-04-23 2017-01-10 Федеральное государственное бюджетное образовательное учреждение высшего образования "Кабардино-Балкарский государственный университет им. Х.М. Бербекова" (КБГУ) Способ изготовления полупроводникового прибора
CN108695258B (zh) * 2017-04-11 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2534415A1 (fr) * 1982-10-07 1984-04-13 Cii Honeywell Bull Procede de fabrication de resistances electriques dans un materiau semi-conducteur polycristallin et dispositif a circuits integres resultant
US4689667A (en) * 1985-06-11 1987-08-25 Fairchild Semiconductor Corporation Method of controlling dopant diffusion and dopant electrical activation by implanted inert gas atoms
CA1216962A (en) * 1985-06-28 1987-01-20 Hussein M. Naguib Mos device processing
US4837173A (en) * 1987-07-13 1989-06-06 Motorola, Inc. N-channel MOS transistors having source/drain regions with germanium
US5266510A (en) * 1990-08-09 1993-11-30 Micron Technology, Inc. High performance sub-micron p-channel transistor with germanium implant
KR940004446B1 (ko) * 1990-11-05 1994-05-25 미쓰비시뎅끼 가부시끼가이샤 반도체장치의 제조방법
US5245208A (en) * 1991-04-22 1993-09-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP3050717B2 (ja) * 1993-03-24 2000-06-12 シャープ株式会社 半導体装置の製造方法
US5360749A (en) * 1993-12-10 1994-11-01 Advanced Micro Devices, Inc. Method of making semiconductor structure with germanium implant for reducing short channel effects and subthreshold current near the substrate surface
US5449925A (en) * 1994-05-04 1995-09-12 North Carolina State University Voltage breakdown resistant monocrystalline silicon carbide semiconductor devices
US5399883A (en) * 1994-05-04 1995-03-21 North Carolina State University At Raleigh High voltage silicon carbide MESFETs and methods of fabricating same
US5468974A (en) * 1994-05-26 1995-11-21 Lsi Logic Corporation Control and modification of dopant distribution and activation in polysilicon
JPH08139315A (ja) * 1994-11-09 1996-05-31 Mitsubishi Electric Corp Ｍｏｓトランジスタ、半導体装置及びそれらの製造方法
US5585286A (en) * 1995-08-31 1996-12-17 Lsi Logic Corporation Implantation of a semiconductor substrate with controlled amount of noble gas ions to reduce channeling and/or diffusion of a boron dopant subsequently implanted into the substrate to form P- LDD region of a PMOS device
KR100217899B1 (ko) * 1996-04-18 1999-09-01 김영환 반도체 소자의 트랜지스터 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10052131A1 (de) * 2000-10-20 2002-05-08 Advanced Micro Devices Inc Vollständig selbstjustierende FET-Technologie
US6492210B2 (en) 2000-10-20 2002-12-10 Advanced Micro Devices, Inc. Method for fully self-aligned FET technology
DE10052131C2 (de) * 2000-10-20 2003-02-13 Advanced Micro Devices Inc Verfahren zur Herstellung von Feldeffekttransistoren mit einer vollständig selbstjustierenden Technologie

Also Published As

Publication number Publication date
KR100232206B1 (ko) 1999-12-01
US5885886A (en) 1999-03-23
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DE19747777B4 (de) 2004-12-09

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