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DE19711729B4 - Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung - Google Patents

Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung Download PDF

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DE19711729B4 DE19711729.5A DE19711729A DE19711729B4 DE 19711729 B4 DE19711729 B4 DE 19711729B4 DE 19711729 A DE19711729 A DE 19711729A DE 19711729 B4 DE19711729 B4 DE 19711729B4
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Abstract

Horizontal-Feldeffekttransistor, umfassend – ein Halbleitersubstrat (101) eines ersten Leitungstyps, – eine in der Oberfläche des Substrats (101) ausgebildete Wannenzone (102) eines zweiten Leitungstyps, – in der Wannenzone ausgebildete, voneinander getrennte Source- und Drainzonen (103, 104) des ersten Leitungstyps, – eine unter Zwischenlage eines Gateisolierfilms (107) auf der Oberfläche des Substrats zwischen der Source- und der Drainzone angeordnete Gateelektrode, – einen nahe der Drainzone (104) unter der Gateelektrode (108) zur Verringerung elektrischer Felder ausgebildeten dicken Isolierfilm (109), – eine mit der Sourcezone (103) im Kontakt stehende Sourceelektrode (111), – eine mit der Drainzone (104) im Kontakt stehende Drainelektrode (112), und – zwei Offsetzonen (106, 110; 106, 110'; 106', 110') des ersten Leitungstyps, die so ausgebildet sind, dass sie die Drainzone (104) berühren und ihre beiden der Sourcezone (103) zugewandten Enden gegeneinander versetzt sind, wobei die beiden Offsetzonen (106, 110; 106, 110; 106', 110) unterschiedliche Oberflächenstörstellenkonzentrationen aufweisen und diejenige (106; 106') mit der geringeren Oberflächenstörstellenkonzentration dichter an die Sourcezone (103) heranreicht als andere, dadurch gekennzeichnet, dass die Offsetzone (110) mit der höheren Oberflächenstörstellenkonzentration sich über den dicken Isolierfilm (109) hinaus in Richtung der Sourcezone (103) erstreckt.

Description

  • Die Erfindung betrifft einen Horizontal-Feldeffekttransistor (nachfolgend einfach als FET bezeichnet) mit hoher Spannungsfestigkeit und niedrigem Durchlaßwiderstand, wie er in Stromversorgungen oder in Automobilen zur Ansteuerung eines Motors oder einer Anzeigetafel benutzt wird oder im Logikteil eines Leistungs-ICs integriert ist.
  • Auf dem Gebiet der Horizontal-FETs mit hoher Spannungsfestigkeit und niedrigem Durchlaßwiderstand ist man ständig bemüht, zu besseren Lösungen bezüglich des unvermeidlichen Widerspruchs zwischen Spannungsfestigkeit und Durchlaßwiderstand pro Einheit zu kommen. 5 zeigt eine Querschnittsansicht eines p-Kanal DMOSFET, als Beispiel eines herkömmlichen Horizontal-FET. In der nachfolgenden Beschreibung bezeichnet ein ”n” oder ”p” vor einer Schicht oder Zone, daß es sich bei den Majoritätsladungsträgern der jeweiligen Schicht oder Zone um Elektronen bzw. Löcher handelt.
  • Bei dem in 5 dargestellten Beispiel ist ein p-Substrat 401 ein Siliziumwafer mit einem spezifischen Widerstand von 15 Q·cm. Zur Ausbildung einer Wannenzone 402 sind n-Störstellen, beispielsweise Phosphor, in die Oberflächenschicht des Substrats 401 injiziert. Die n-Wannenzone 402 weist eine Oberflächenkonzentration von 3 × 1016 cm–3 und eine Diffusionstiefe von xj von etwa 4 μm auf. Weiterhin sind eine n-Basiszone 405, eine p-Offsetzone 406, eine p-Sourcezone 403 und eine p-Drainzone 404 an der Oberfläche der Wannenzone 402 durch selektive Ionenimplantation unter Verwendung einer Maske ausgebildet. Die Basiszone 405 weist eine Oberflächenkonzentration von 1 × 1017 cm–3 und eine Diffusionstiefe von xj von etwa 1 μm auf. Die Offsetzone 406 hat eine Oberflächenkonzentration von 5 × 1016 cm–3 und eine Diffusionstiefe xj von 0,6 μm.
  • Eine Gateelektrode 408 ist auf einem Gateoxidfilm 407 ausgebildet. Ihr drainseitiger Teil befindet sich auf einem dicken LOCOS-Oxidfilm 409. Die Offsetzone 406 (die Draindriftzone) steht um etwa 1 μm von dem Oxidfilm 409 in Richtung auf die Sourceseite vor. Der Abstand L1 zwischen dem sourceseitigen Ende der Gateelektrode 408 und dem sourceseitigen Ende des Oxidfilms 409 beträgt etwa 2 μm, und die Länge L2 des Oxidfilms 409 beträgt etwa 1 μm.
  • Zur Erzielung einer Spannungsfestigkeit von etlichen zehn Volt ist man bemüht, die Abwägung zwischen Spannungsfestigkeit und Durchlaßwiderstand durch weiteres Verkleinern der Elemente (Verringerung der Gatelänge L1 oder der Draindriftlänge Ld ≈ L2) oder durch Optimierung der Störstellenkonzentration in der Offsetzane 406 und der Basiszone 405 zu verbessern. Bei dem p-Kanal MOSFET mit verringerter Gatelänge L1 und erhöhter Konzentration der Offsetzone 406, nimmt jedoch die Durchschlagspannungsfestigkeit deutlich ab, was jede weitere Verringerung der Größe der Elemente verhindert. Die Durchschlagspannungsfestigkeit wird durch Erhöhung der Basiskonzentration (der Störstellenkonzentration in der Basiszone) verbessert, aber die Zunahme der Basiskonzentration kann die Schwellenspannung und damit den Kanalwiderstand anheben, wenn die Gatetreiberspannung konstant bleibt.
  • Aus der EP 0 337 823 A2 ist ein Feldeffekttransistor (FET) mit einer hohen Durchbruchspannung bekannt, wobei ein p-Kanal mit hoher Durchbruchspannung (MOS-FET) im gleichen Prozess wie ein n-Kanal mit hoher Durchbruchspannung (D-MOS-FET) ausgebildet wird.
  • Aus der DE 27 53 613 C3 ist ein Isolierschicht-Feldeffekttransistor (MIS-FET) bekannt, der neben einer hohen Durchbruchspannung auch eine gesteigerte Zuverlässigkeit bzw. verringerte Eigenschaftsschwankungen aufweist.
  • Aufgabe der vorliegenden Erfindung ist es, einen Horizontal-Feldeffekttransistor mit hoher Spannungsfestigkeit und niedrigem Durchlaßwiderstand zu schaffen, bei dem sowohl die Spannungsfestigkeit als auch der Durchlaßwiderstand trotz des zwischen ihnen an sich bestehenden Widerspruchs verbessert sind, indem die Durchschlagspannungsfestigkeit verbessert ist oder zur Verringerung des Durchlaßwiderstands die Größe von Elementen weiter reduziert ist. Eine weitere Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung eines solchen Transistors zu schaffen.
  • Diese Aufgaben werden erfindungsgemäß mit einem Horizontal-Feldeffekttransistor gemäß Patentanspruch 1 bzw. einem Verfahren zu seiner Herstellung gemäß Patentanspruch 7 gelöst.
  • Bei der erfindungsgemäßen Lösung wird von den eine Draindriftzone darstellenden Offsetzonen diejenige, die der Sourcezone näher liegt und eine relativ niedrige Oberflächenstörstellenkonzentration aufweist, leicht verarmt, während die Verarmung des überlappenden Teils der beiden Offsetzonen schwierig ist, wodurch die Durchschlagspannungsfestigkeit verbessert wird. Anders ausgedrückt, wenn sich die Offsetzone mit der niedrigeren Oberflächenstörstellenkonzentration weiter in Richtung auf die Sourcezone erstreckt als die andere Offsetzone mit höherer Störstellenkonzentration, oder wenn sie über die Elementenoberfläche ausgebildet ist, wird die Offsetzone (mit niedrigerer Oberflächenstörstellenkonzentration), die näher an die Sourcezone reicht, leicht verarmt, während es schwierig ist, die zweite Offsetzone (mit höherer Oberflächenstörstellenkonzentration) zu verarmen, wodurch die Durchschlagspannungsfestigkeit verbessert wird.
  • Wenn gemäß einer Weiterbildung der Erfindung ein dicker Isolierfilm zur Verringerung elektrischer Felder unter der Gateelektrode nahe der Drainzone vorgesehen wird, führt dies zu einer weiteren Verbesserung der Durchschlagspannungsfestigkeit. Wenn gemäß einer anderen Weiterbildung der Erfindung die zweite Offsetzone nur unter dem dicken Isolierfilm ausgebildet wird, kann die zur Bildung des dicken Isolierfilms verwendete Maske auch zur Ausbildung der zweiten Offsetzone dienen. Wenn dieser dicke Isolierfilm die gleichen Charakteristika wie ein dicker Isolierfilm zur Trennung verschiedener Elementabschnitte voneinander oder zur Verhinderung einer Inversion aufweist, dann können diese Filme vorteilhafter Weise gleichzeitig ausgebildet werden.
  • Das erfindungsgemäße Herstellungsverfahren erübrigt einen Maskenausbildungsschritt zur Ausbildung der zweiten Offsetzone.
  • Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnungen näher erläutert. Es zeigen:
  • 1 eine Querschnittsansicht eines p-Kanal-DMOSFETs gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • 2 eine Querschnittsansicht eines p-Kanal-DMOSFETs gemäß einem zweiten Ausführungsbeispiel der Erfindung,
  • 3 eine Querschnittsansicht eines p-Kanal-DMOSFETs gemäß einem dritten Ausführungsbeispiel der Erfindung,
  • 4 die Potentialverteilung in dem DMOSFET des dritten Ausführungsbeispiels im Sperrzustand, und
  • 5 eine Querschnittsansicht eines herkömmlichen p-Kanal-DMOSFETs.
  • 1 ist eine Querschnittsansicht eines Horizontal-DMOSFET mit p-Kanal gemäß einem ersten Ausführungsbeispiel der Erfindung. Bei einem p-Substrat 101 handelt es sich um ein Siliziumwafer mit einem spezifischen Widerstand von 1,5 Ω·cm, in dessen Oberflächenschicht zur Ausbildung einer n-Wannenzone 102 Phosphorionen als n-Störstellen implantiert sind. Die Wannenzone 102 weist eine Oberflächenkonzentration von 3 × 1016 cm–3 und eine Diffusionstiefe von xj von etwa 4 μm auf. In die Oberflächenschicht der Wannenzone 102 sind n- und p-Störstellen zur Ausbildung einer n-Basiszone 105, einer ersten p-Offsetzone 106, einer zweiten p-Offsetzone 110, einer p-Sourcezone 103 bzw. einer p-Drainzone 104 implantiert. Dieser FET unterscheidet sich von dem in 5 gezeigten herkömmlichen FET dadurch, daß die zweite Offsetzone 110 vorgesehen ist, die sich mit der ersten Offsetzone 106 überlappt. Die Basiszone 105 weist eine Oberflächenkonzentration von 1 × 1017 cm–3 und eine Diffusionstiefe xj von etwa 1 μm auf. Die erste Offsetzone 106 besitzt eine Oberflächenkonzentration von 5 × 1016 cm–3 und eine Diffusionstiefe xj von etwa 0,6 μm, während die zweite Offsetzone 110 eine Oberflächenkonzentration von 7 × 1016 cm–3 und eine Diffusionstiefe xj von etwa 1,0 μm aufweist. Der Bereich, wo sich die erste Offsetzone 106 und die zweite Offsetzone 110 einander überlappen besitzt eine Oberflächenkonzentration von 1,2 × 1017 cm–3, was die Summe aus den Oberflächenkonzentrationen der beiden Offsetzonen ist. Die Sourcezone 103 und die Drainzone 104 weisen beide eine Oberflächenkonzentration von 1 × 1020 cm–3 und eine Diffusionstiefe xj von etwa 0,3 μm auf. Eine Sourceelektrode 111 und eine Drainelektrode 112, beide aus einer Al-Legierung, sind auf der Sourcezone 103 bzw. der Drainzone 104 ausgebildet.
  • Eine Gateelektrode 108 aus polykristallinem Silizium ist unter Zwischenlage eines Gateoxidfilms 107 auf dem Siliziumsubstrat angeordnet und erstreckt sich von der Sourcezone 103 zur ersten Offsetzone 106. Ein dicker LOCOS-Oxidfilm 109 ist an der Oberfläche der Offsetzone nahe der Drainzone 104 ausgebildet. Die erste Offsetzone 106 erstreckt sich um etwa 1 μm von dem Oxidfilm 109 in Richtung auf die Sourcezone 103 vor.
  • Die zweite Offsetzone 110 ist so ausgebildet, daß ihre sourceseitige Kante gegenüber der sourceseitigen Kante der ersten Offsetzone 106 um etwa 0,7 μm in Richtung auf die Drainseite versetzt ist. Der Abstand L1 zwischen dem sourceseitigen Ende der Gateelektrode 108 und dem sourceseitigen Ende des Oxidfilms 109 beträgt etwa 2 μm, und die Länge L2 des Oxidfilms 109 beträgt etwa 1 μm.
  • Der Horizontal FET mit dem in 1 gezeigten Aufbau wird mit dem folgenden Verfahren hergestellt.
  • Zur Ausbildung der Wannenzone 102 wird Phosphor als n-Dotierstoff in die Oberflächenschicht des p-Substrats 101 diffundiert. Eine selektive Maske aus einem Fotoresist oder einem Oxidfilm wird dann auf der Oberfläche der Wannenzone 102 ausgebildet, Phosphor- und Borionen werden implantiert und eine Wärmebehandlung wird ausgeführt, um die n-Basiszone 105, die erste p-Offsetzone 106 und die zweite p-Offsetzone 110 auszubilden. Auf der Oberfläche wird dann ein Oxidfilm und darauf ein Nitridfilm ausgebildet. Der Nitridfilm wird mittels Fotoätzens teilweise entfernt. Die Oberflächenschicht wird dann in einer oxidierenden Atmosphäre einer Wärmebehandlung ausgesetzt, um den dicken LOCOS-Oxidfilm 109 auszubilden. Der Nitridfilm wird dann entfernt, und der Oxidfilm teilweise entfernt. Zur Ausbildung der p-Sourcezone 103 und der p-Drainzone 104 werden Borionen implantiert und eine Wärmebehandlung ausgeführt. Der Oxidfilm auf der Oberfläche des Siliziumsubstrats wird unter Zurücklassung des LOCOS-Oxidfilms 109 entfernt, und die Oberflächenschicht dann zur Ausbildung des Gateoxidfilms 107 oxidiert. Ein polykristalliner Siliziumfilm wird auf dem Gateoxidfilm 107 und dem LOCOS-Oxidfilm 109 mittels eines Niederdruck-CVD-Verfahrens abgeschieden und zur Schaffung der Gateelektrode 108 gemustert. In dem Oxidfilm auf der Sourcezone 103 und der Drainzone 104 wird eine Öffnung gebildet, und eine Al-Legierung wird mittels Sputtern aufgebracht und zur Schaffung der Sourceelektrode 111 und der Drainelektrode 112 gemustert. Schließlich wird die Oberflächenschicht mit einem Passivierungsfilm bedeckt.
  • Während einer Ausschaltperiode bzw. eines Sperrzustands ist die Offsetzone 106 für die Spannungsfestigkeit verantwortlich. Eine Verarmungsschicht erstreckt sich von dem pn-Übergang zwischen der Wannenzone 102 und der Offsetzone 106. Die Offsetzone 106 verarmt infolge ihrer geringen Störstellenkonzentration leicht. Sobald jedoch die Verarmungsschicht die zweite Offsetzone 110 erreicht, kann sie sich wegen deren höherer Störstellenkonzentration (Störstellenkonzentration der Offsetzone 106 + Störstellenkonzentration der Offsetzone 110 = Oberflächenkonzentration bzw. 5 × 1016 cm–3 + 7 × 1016 cm–3 = 1,2 × 1017 cm–3) nicht weiter ausdehnen. Das Ergebnis ist, daß die Durchschlagspannungsfestigkeit verbessert ist.
  • Während einer Einschaltperiode bzw. während des Einschaltzustands sammeln sich Löcher in der Oberflächenschicht der ersten Offsetzone 106 und der zweiten Offsetzone 110 unmittelbar unter der Gateelektrode 108, was den Draindriftwiderstand verringert.
  • Die Werte für die Spannungsfestigkeit und den Durchlaßwiderstand pro Flächeneinheit (RonA) eines mit der zweiten Offsetzone 110 versehenen Horizontal-FET sind gegenüber denen des Standes der Technik verbessert. Die Werte sind wie folgt Spannungsfestigkeit 20 V bis 30 V, RonA 0,34 Ω·mm2 bis 0,25 Ω·mm2.
  • 2 ist eine Schnittansicht eines Horizontal-DMOSFET mit p-Kanal gemäß einem zweiten Ausführungsbeispiel der Erfindung. Nachfolgend werden nur die Unterschiede zwischen dem ersten und dem zweiten Ausführungsbeispiel erläutert.
  • Bei diesem zweiten Beispiel überdeckt die zweite p-Offsetzone 110' nicht die gesamte p-Drainzone 104, sondern ist nur unter dem LOCOS-Oxidfilm 109 ausgebildet. Die zweite Offsetzone 110' weist dieselbe Oberflächenstörstellenkonzentration und Diffusionstiefe wie die zweite Offsetzone 110 bei dem ersten Ausführungsbeispiel auf.
  • Zur Schaffung dieses Aufbaus kann die zweite Offsetzone 110' unter Verwendung derjenigen Maske ausgebildet werden, die für die Herstellung des LOCOS-Oxidfilms 109 verwendet wird. Zur Ausbildung des Oxidfilms 109 wird als Grundlage ein Grundoxidfilm ausgebildet und auf diesem ein Nitridfilm abgeschieden. Nachdem der Teil des Nitridfilms, in dessen Bereich der Oxidfilm 109 unter Verwendung einer dafür vorgesehenen Maske ausgebildet werden soll, entfernt wurde, werden Barionen zur Ausbildung der zweiten Offsetzone 110' implantiert. Danach wird ein Schritt (Oxidation) zur Ausbildung des LOCOS-Oxidfilms 109 ausgeführt. Dabei werden die implantierten Boratome zur Ausbildung der zweiten Offsetzone 110' in die Tiefe getrieben, während der dicke Oxidfilm 109 an der Oberfläche der Offsetzone 110' ausgebildet wird. Dieses Ausführungsbeispiel erübrigt daher die bei dem ersten Ausführungsbeispiel erforderliche gesonderte Maske für die zweite Offsetzone 110'.
  • Auch bei diesem Ausführungsbeispiel beschränken die beiden Offsetzonen die Ausdehnung der Verarmungsschicht, womit die Durchschlagspannungsfestigkeit im Sperrzustand verbessert wird. Der Durchlaßwiderstand wird gleichfalls aufgrund einer Verringerung des Draindriftwiderstands verringert.
  • 3 ist eine Querschnittsansicht eines Horizontal-DMOSFET mit p-Kanal gemäß einem dritten Ausführungsbeispiel der Erfindung. Wiederum werden nur die Unterschiede zum ersten bzw. zweiten Ausführungsbeispiel erläutert.
  • Bei diesem Beispiel ist die erste p-Offsetzone 106' über das gesamte Element ausgebildet. Die zweite p-Offsetzone 110' ist nur unter dem LOCOS-Oxidfilm 109 ausgebildet. Die zweite Offsetzone 110' weist dieselbe Oberflächenstörstellenkonzentration und Diffusionstiefe wie zweite Offsetzone 110 bei dem ersten Ausführungsbeispiel auf.
  • Bei diesem Aufbau dient ein verbundener FET oder Sperrschicht-FET dazu, eine Erhöhung des Draindriftwiderstands im Durchlaßzustand zu verhindern. Somit verringert dieser Aufbau den Durchlaßwiderstand aktiver als der Aufbau des zweiten Ausführungsbeispiels. Die n-Basiszone 105 ist unter Verwendung der Gateelektrode 108 selbstausgerichtet, die erste p-Offsetzone 106' erfordert keine Maske, und die zweite Offsetzone 110' ist unter Verwendung der für die Ausbildung des LOCOS-Oxidfilms verwendeten Maske selbstausgerichtet. Dieser Aufbau erfordert keine Berücksichtigung einer Verschlechterung von Elementen und erfordert keine Maskenversatztoleranz. Er trägt zu einer weiteren Verringerung der Größe von Elementen bei.
  • Die Werte für die Spannungsfestigkeit und den Durchlaßwiderstand pro Flächeneinheit (RonA) des Horizontal-FET des dritten Ausführungsbeispiels stellen ebenfalls Verbesserungen dar. Die Zahlen sind wie folgt: Spannungsfestigkeit 34 V, Durchlaßwiderstand RonA 0,17 Ω·mm2.
  • 5 zeigt die Ergebnisse einer Simulation der Potentialverteilung im Sperrzustand. Diese Ergebnisse zeigen, daß in der Draindriftzone hoher Konzentration kein Durchschlag auftritt.
  • Die vorliegende Erfindung kann nicht nur als einzelner Feldeffekttransistor eingesetzt werden, sondern auch als Feldeffekttransistor in einer integrierten Schaltung (IC), insbesondere einem Leistungs-IC mit einem Logikabschnitt.
  • Wie oben beschrieben, wird mit der vorliegenden Erfindung ein Horizontal-FET mit hoher Spannungsfestigkeit und niedrigem Durchlaßwiderstand geschaffen. Er zeichnet sich durch zwei Offsetzonen aus, die so ausgebildet sind, daß sie eine Drainzone kontaktieren und ihre der Sourcezone zugewandten Enden gegeneinander versetzt sind. Daraus ergeben sich folgende Wirkungen:
    • (a) Die Durchschlagspannungsfestigkeit wird verbessert. Wenn die Spannungsfestigkeit des Feldeffekttransistors unverändert bleibt, kann die Elementengröße weiter verringert werden.
    • (b) Die Verwendung der Selbstausrichtungstechnik und der Diffusion über die gesamte Oberfläche beseitigt die Berücksichtigung einer Maskenversatztoleranz. Dies ermöglicht eine weitere Verringerung der Größe.
    • (c) Der Draindriftwiderstand wird zur Verringerung des Durchlaßwiderstands geringer.
  • Diese Wirkungen dienen der Schaffung eines Horizontal-Feldeffekttransistors mit einem besseren Kompromiß zwischen der Spannungsfestigkeit und dem Durchlaßwiderstand.

Claims (4)

  1. Horizontal-Feldeffekttransistor, umfassend – ein Halbleitersubstrat (101) eines ersten Leitungstyps, – eine in der Oberfläche des Substrats (101) ausgebildete Wannenzone (102) eines zweiten Leitungstyps, – in der Wannenzone ausgebildete, voneinander getrennte Source- und Drainzonen (103, 104) des ersten Leitungstyps, – eine unter Zwischenlage eines Gateisolierfilms (107) auf der Oberfläche des Substrats zwischen der Source- und der Drainzone angeordnete Gateelektrode, – einen nahe der Drainzone (104) unter der Gateelektrode (108) zur Verringerung elektrischer Felder ausgebildeten dicken Isolierfilm (109), – eine mit der Sourcezone (103) im Kontakt stehende Sourceelektrode (111), – eine mit der Drainzone (104) im Kontakt stehende Drainelektrode (112), und – zwei Offsetzonen (106, 110; 106, 110'; 106', 110') des ersten Leitungstyps, die so ausgebildet sind, dass sie die Drainzone (104) berühren und ihre beiden der Sourcezone (103) zugewandten Enden gegeneinander versetzt sind, wobei die beiden Offsetzonen (106, 110; 106, 110; 106', 110) unterschiedliche Oberflächenstörstellenkonzentrationen aufweisen und diejenige (106; 106') mit der geringeren Oberflächenstörstellenkonzentration dichter an die Sourcezone (103) heranreicht als andere, dadurch gekennzeichnet, dass die Offsetzone (110) mit der höheren Oberflächenstörstellenkonzentration sich über den dicken Isolierfilm (109) hinaus in Richtung der Sourcezone (103) erstreckt.
  2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, dass der dicke Isolierfilm (109) von einem LOCOS-Oxid gebildet wird.
  3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass sich die Offsetzone (106') mit der geringeren Störstellenkonzentration bis an die Basiszone (105) erstreckt.
  4. Feldeffekttransistor nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass der dicke Isolierfilm (109) dieselben Charakteristiken aufweist, wie ein dicker Isolierfilm zur Trennung eines Elementabschnitts von einem anderen oder zur Verhinderung einer Inversion.
DE19711729.5A 1996-03-22 1997-03-20 Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung Expired - Lifetime DE19711729B4 (de)

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