DE19627630A1

DE19627630A1 - Halbleiterbauelement und Verfahren zu dessen Herstellung

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Publication number: DE19627630A1
Application number: DE19627630A
Authority: DE
Inventors: Masazumi Matsuura
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-09-21
Filing date: 1996-07-09
Publication date: 1997-03-27
Anticipated expiration: 2016-07-10
Also published as: US5937322A; TW297920B; KR100220038B1; DE19627630B4; KR970018129A; JPH0992717A; US5811849A

Description

Die vorliegende Erfindung bezieht sich auf ein Halb leiterbauelement und auf ein Verfahren zu dessen Herstel lung und insbesondere auf ein Halbleiterbauelement, bei welchem eine auf einer unebenen Struktur gebildete Sili ziumoxidschicht planarisiert bzw. eben ausgebildet ist und auf ein Verfahren zu dessen Herstellung einschließlich eines Schrittes des Planarisierens der Siliziumoxid schicht.

Gegenwärtig sind verschiedene Typen von Halbleiterbau elementen wie Mikrocomputern, Speichern und Gatearrays in vielen Arten von elektrischen Anwendungen einschließlich Personalcomputern, Arbeitsstationen, usw. enthalten. Bei diesen Halbleiterbauelementen ist eine Vielzahl von Ele menten wie Transistoren in einem Halbleitersubstrat inte griert, und es sind Signalleitungen, welche diese Elemente verbinden, meist notwendigerweise mehrschichtig angeord net. Dementsprechend ist eine Isolierung zwischen einem auf dem Halbleitersubstrat gebildeten Element und einer in einer oberen Schicht des Bauelements gebildeten Signallei tungen vorgesehen, welche sich aus einer auf dem Element gebildeten Isolierungsschicht zusammensetzt. Es ist eben falls eine Isolierung zwischen der Signalleitung und einer anderen auf einer weiteren oberen Schicht gebildeten Si gnalleitung vorgesehen, welche sich aus einer auf der Si gnalleitung der unteren Schicht gebildeten Isolierungs schicht zusammensetzt. Die meisten der Isolierungsschich ten unter den Signalleitungen sowohl der unteren als auch der oberen Schichten sind aus Siliziumoxidschichten gebil det, und Planarität der Schichten ist ein wesentliches Er fordernis. Dies liegt daran, daß die Bildung von Signal leitungen eine Reihe von fotolithographischen Verfahren erfordert, welche das Bilden eines Signalleitungsmaterials auf der Oberfläche einer Siliziumoxidschicht, welche als Isolierungsschicht dient, das Aufbringen eines Resists darauf, das Bestrahlen des Resists mit Licht unter Verwen dung einer Maske, das Ätzen des bestrahlten Resists, so daß das Resist lediglich in einer Signalleitungsstruktur zurückbleibt, und des weiteren das Ätzen des Signallei tungsmaterials unter Verwendung des geätzten Resists als Maske beeinhaltet. Dementsprechend besteht ein Nachteil dahingehend, daß eine Schritt- bzw. Stufendifferenz in einer Isolierungsschicht unter einer Signalleitung die auf der Isolierungsschicht gebildete Signalleitung und des weiteren das darauf gebildete Resist dazu veranlaßt, ähn liche Stufendifferenzen zu erzeugen. Daher gelangt proji ziertes Licht aus dem Brennpunkt, und das Resist wird nicht in der gewünschten Struktur geätzt, wodurch ein Kurzschluß zwischen benachbarten Signalleitungen oder eine Öffnung in einer Signalleitung hervorgerufen werden kann.

Beispielsweise zeigt Fig. 16 ein herkömmliches Halb leiterbauelement, welches in der (nicht geprüften) japani schen Patentveröffentlichungsschrift Hei 4-213829 offen bart ist. Das Bauelement enthält einen Halbleiterwafer 1 mit Rinnen 2 in einer Hauptoberfläche des Halbleiterwafers 1, auf der Hauptfläche gebildete Leiter 3, eine Oxid schicht 4, welche auf dem Halbleiterwafer 1 in den Rinnen 2 und über den Leitern 3 unter Verwendung von Tetraäthy lorthosilikat (TEOS) und Ozon (O₃) unter einem vorge schriebenen Druck gebildet ist, und eine Oxidschicht 5, welche auf der Oxidschicht 4 unter Verwendung von TEOS und Ozon unter einem Druck gebildet ist, der niedriger als der vorgeschriebene Druck ist, welcher während des Bildens der Oxidschicht 4 aufgebracht wird.

Eine andere (nicht geprüfte) japanische Patentveröf fentlichungsschrift Sho 59-98726 offenbart, daß eine Sili ziumoxidschicht unter Verwendung von Silan (SiH₄), SiHCl₃ und Wasserstoffperoxid (H₂O₂) gebildet wird, und eine an dere (nicht geprüfte) japanische Patentveröffentlichungs schrift Hei 6-349747 offenbart, daß eine gewünschte Stu fenbedeckung erzielt wird, wenn eine Siliziumoxidschicht unter Verwendung von TEOS und Wasserstoffperoxid gebildet wird. Des weiteren offenbart die (nicht geprüfte) japani sche Patentveröffentlichungsschrift Hei 5-182918, daß, wenn eine Siliziumoxidschicht unter Verwendung von Te traethoxysilan (Si(OC₂Hs)₄) als organisches Silan und Was serstoffperoxid gebildet wird, eine Stufenbedeckung er zielt wird, welche derjenigen überlegen ist, bei welcher Ozon anstelle von Wasserstoffperoxid verwendet wird.

Eine durch CVD (Chemical Vapor Deposition, chemische Aufdampfung) unter Verwendung einer Siliziumverbindung wie Silan und Wasserstoffperoxid gebildete Siliziumoxidschicht kann eine extrem feine Lücke zwischen zwei Leitern (beispielsweise von 0,25 µm oder weniger) ausfüllen und zeigt einen überlegenen Fluiditäts- und Selbstplanarisie rungscharakter. Daher hat die CVD eine große Aufmerksam keit als Verfahren der nächsten Generation des Bildens von planarisierten Isolierungsschichten anstelle des herkömm lichen SOG-Verfahrens (Spin On Glass) oder dergleichen aufsichgezogen. Darüber wurde berichtet in "NOVEL SELF- PLANARIZING CVD OXIDE FOR INTERLAYER DIELECTRIC APPLICA- TION" (Technical Digest of IDEM 1994) und ebenfalls in
PLANARIZATION FOR SUB-MICRON DEVICES UTILIZING A NEW CHE- MISTRY" (Proceedings of DUMIC Conference 1995).

Bei dem in Fig. 16 dargestellten herkömmlichen Halb leiterbauelement wird wie oben dargestellt eine Oxid schicht unter Verwendung von TEOS und Ozon gebildet, und daher tritt die Schwierigkeit auf, daß die Wahrscheinlich keit einer Unregelmäßigkeit bei der Bedeckung der Oxid schichten 4 und 5 in der Nähe der Leiter 3 übermäßig groß ist. Mit anderen Worten, die Stufenbedeckung der Oxid schichten 4 und 5 ist ungenügend. Eine andere Schwierig keit besteht darin, daß wenn die Oxidschichten 4 und 5 von nahezu gleicher Dicke auf dem Halbleiterwafer 1 und den Leitern 3 gebildet werden, daß als Ergebnis die Stufendif ferenz 7 auf der oberen Oberfläche der Oxidschicht 5 so hoch wie die Höhe der Leiter 3 ist.

Fig. 17 zeigt ein experimentelles Ergebnis der Bildung einer Oxidschicht unter Verwendung von Silan und Wasser stoffperoxid anstelle von TEOS und Ozon zur Überwindung der oben dargestellten Schwierigkeiten. Entsprechend Fig. 17 enthält ein Halbleiterbauelement ein Halbleitersubstrat 11, Aluminiumleiter 12 und eine auf dem Halbleitersubstrat 11 gebildete Siliziumoxidschicht 11, und eine auf der Si liziumoxidschicht 13 unter Verwendung von Silan und Was serstoffperoxid gebildete Oxidschicht 14. Es wurde aner kannt, daß die konkave Tiefe an dem Randteil im Vergleich mit dem inneren Teil des Leiterbildungsgebiets 15, an wel chem die Aluminiumleiter 12 gebildet sind, groß ist, so daß das Auftreten einer ungenügenden Planarisierung wahr scheinlicher ist.

Im folgenden wird eine Erläuterung der ungenügenden Planarisierung gegeben. Silanol (Si(OH)₄) einer niedrigen Viskosität und höheren Fluidität wird aus Silan und Was serstoffperoxid entsprechend der folgenden chemischen Re aktionen gebildet:

SiH₄ + 2H₂O₂ → Si(OH)₄ + 2H₂ (1-1)

SiH₄ + 3H₂O₂ → Si(OH)₄ + 2H₂O+ H₂ (1-2)

SiH₄ + 4H₂O₂ → Si(OH)₄ + 4H₂O+ 2H₂ (1-3)

Silanol unterliegt einer Reaktion der dehydrierten Po lymerisation infolge einer Hydrolyse oder thermischen Energie, und es wird eine Siliziumoxidschicht (SiO₂) auf folgende Weise gebildet:

nSi(OH)₄ → nSiO₂ + 2nH₂O (2)

Das mit Silanol einer hohen Fluidität gebildete Sili ziumoxid füllt auf diese Weise eine extrem feine Lücke zwischen den Leitern (d. h. es wird eine hinreichende Stu fenbedeckung erzielt), woraus sich eine überlegene Selbst planarisierungscharakteristik ergibt. Jedoch ist die an dem Endteil des Gebiets 15 auftretende Fluidität des Si lanols ungenügend, wodurch eine ungenügende Lückenfüllung zwischen den Leitern 12 erzeugt wird, was eventuell zu ei ner ungenügenden Planarisierung führt.

Aufgabe der vorliegenden Erfindung ist es, die oben erörterten Schwierigkeiten zu lösen. Es ist ein Halblei terbauelement und ein Verfahren zu dessen Herstellung vor gesehen, bei welchem eine Planarisierung von durch CVD un ter Verwendung einer Siliziumverbindung wie Silan und Was serstoffperoxid gebildeten Siliziumoxidisolierungsschich ten wie entworfen sogar an einem Endteil eines Leiterbil dungsgebiets erzielt wird.

Die Lösung der Aufgabe erfolgt durch ein Halbleiter bauelement, welches eine Mehrzahl von auf einem ersten Ge biet eines Halbleitersubstrats gebildete Leiter einer vor geschriebenen Dicke aufweist, wobei eine Siliziumoxid schicht kontinuierlich auf dem ersten Gebiet, auf welchem die Leitern gebildet sind, auf einem zweiten Gebiet des Halbleitersubstrats, welches das erste Gebiet umgibt, und auf einem dritten Gebiet des Halbleitersubstrats, welches das zweite Gebiet umgibt, gebildet ist. Die Siliziumoxid schicht wird unter Verwendung einer Gasmischung gebildet, welche sich aus einem Siliziumatome enthaltenden Gas und Wasserstoffperoxid zusammensetzt, und des weiteren wird die Siliziumoxidschicht derart gebildet, daß die Schicht dicke davon in dem zweiten Gebiet proportional zu der Entfernung von dem ersten Gebiet graduell kleiner ist und daß die Siliziumoxidschicht in dem dritten Gebiet planarisiert ist. Die Schichtdicke beträgt wenigstens 50% der Dicke der Leiter.

Entsprechend einem anderen Aspekt der vorliegenden Er findung wird ein Halbleiterbauelement vorgesehen, bei wel chem die Leiter um einen vorgeschriebenen Abstand vonein ander getrennt auf einer Oxidschicht gebildet werden und wie oben beschrieben eine andere Oxidschicht darauf gebil det wird.

Entsprechend einem anderen Aspekt der vorliegenden Er findung wird ein Halbleiterbauelement vorgesehen, bei wel chem Kondensatoren mit einer unebenen Zellenplatte mit ei ner vorgeschriebenen Stufendifferenz auf einer Oxidschicht gebildet werden und wie oben beschrieben eine andere Oxid schicht darauf gebildet wird.

Entsprechend einem anderen Aspekt der vorliegenden Er findung ist ein Halbleiterbauelement vorgesehen, bei wel chem Bitleitungsverdrahtungen in einer Speicherzellenan ordnung, welche um einen vorgeschriebenen Abstand vonein ander getrennt sind und eine vorgeschriebene Stufendiffe renz besitzen, auf einer Oxidschicht gebildet sind und eine andere Oxidschicht darauf wie oben beschrieben gebil det ist.

Entsprechend einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines Halblei terbauelements vorgesehen, welches einen Schritt des Bil dens einer Mehrzahl von Leitern mit einer vorgeschriebenen Dicke auf einem ersten Gebiet eines Halbleitersubstrats und einen Schritt des Bildens einer Siliziumoxidschicht aufeinanderfolgend auf dem ersten Gebiet, auf einem zwei ten Gebiet des Halbleitersubstrats, welches das erste Ge biet umgibt, und auf einem dritten Gebiet des Halbleiter substrats, welches das zweite Gebiet umgibt, aufweist. Die Siliziumoxidschicht wird durch ein chemisches Gasphasen aufwachsverfahren unter Verwendung einer Gasmischung ge bildet, welche ein Siliziumatome enthaltendes Gas und Was serstoffperoxid enthält. Die Schichtdicke der Silizium oxidschicht wird derart gestaltet, daß sie in dem zweiten Gebiet proportional zu der Entfernung von dem ersten Gebiet graduell kleiner und in dem dritten Gebiet planarisiert bzw. eben ausgebildet ist und wenigstens 50% der Dicke der Leiter beträgt.

Entsprechend einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines Halblei terbauelements vorgesehen, bei welchem das Gas zur Bildung der Oxidschicht wie oben dargelegt eine Gasmischung ist, welche sich aus Silan und Wasserstoffperoxid zusammen setzt.

Entsprechend einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines Halblei terbauelements vorgesehen, bei welchem das Gas zur Bildung der Oxidschicht wie oben dargelegt eine Gasmischung ist, welche sich aus Disilan (Si₂H₆) und Wasserstoffperoxid zu sammensetzt.

Entsprechend einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zur Herstellung eines Halblei terbauelements vorgesehen, bei welchem das Gas zur Bildung der Oxidschicht wie oben dargestellt eine Gasmischung ist, welche sich aus einer organischen Siliziumverbindung zusammensetzt, welche eine organische Gruppe (oder Alkylgruppe, beispielsweise TEOS, und Wasserstoffperoxid enthält.

Bei dem oben beschriebenen Halbleiterbauelement der vorliegenden Erfindung ist die Siliziumoxidschicht, welche eine Leitungsanordnung bzw. Verdrahtungsanordnung bedeckt, durch Bilden der Dicke der Siliziumoxidschicht in dem Randgebiet von wenigstens 50% oder mehr der Dicke der Leiter der Anordnung hinreichend planarisiert ausgebildet.

Bei dem Herstellungsverfahren entsprechend der vorlie genden Erfindung kann ein Halbleiterbauelement, bei wel chem eine Siliziumoxidschicht über eine Verdrahtungsanord nung hinreichend planarisiert ist, durch Bildung einer Si liziumoxidschicht unter Verwendung einer Gasmischung her gestellt werden, welche sich aus einem Siliziumatome ent haltenden Gas und Wasserstoffperoxid zusammensetzt, so daß die Schichtdicke in dem Randgebiet wenigstens 50% der Dicke der Leiter der Anordnung beträgt.

Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläutert.

Fig. 1 zeigt eine Querschnittsansicht, welche ein Halbleiterbauelement entsprechend der vorliegenden Erfin dung darstellt.

Fig. 2(a) und 2(b) zeigen Querschnittsansichten, welche ein Verfahren zur Herstellung des Halbleiterbauele ments der vorliegenden Erfindung darstellen.

Fig. 3 zeigt eine Querschnittsansicht, welche ein Ver fahren zur Herstellung des Halbleiterbauelements entspre chend der vorliegenden Erfindung darstellt.

Fig. 4(a) und 4(b) zeigen Querschnittsansichten, welche Proben zur Festsetzung bzw. Einrichtung der Her stellungsbedingungen des Halbleiterbauelements entspre chend der vorliegenden Erfindung darstellen.

Fig. 5(a) und 5(b) zeigen Querschnittsansichten, welche Proben zur Festsetzung bzw. Einrichtung der Her stellungsbedingungen des Halbleiterbauelements entspre chend der vorliegenden Erfindung darstellen.

Fig. 6 zeigt ein Blockdiagramm, welches ein DRAM ent sprechend der vorliegenden Erfindung darstellt.

Fig. 7 zeigt ein Schaltungsdiagramm, welches den Spei cherzellenanordnungsbereich des DRAM entsprechend der vor liegenden Erfindung darstellt.

Fig. 8 zeigt eine Querschnittsansicht, welche den DRAM entsprechend der vorliegenden Erfindung darstellt.

Fig. 9(a)-9(j) zeigen Zeitablaufsdiagramme, welche den Betrieb des DRAM entsprechend der vorliegenden Erfin dung darstellen

Fig. 10(a) und 10(b) zeigen Querschnittsansichten, welche ein Verfahren zur Herstellung des DRAM entsprechend der vorliegenden Erfindung darstellen.

Fig. 11(a) und 11(b) zeigen Querschnittsansichten, welche das Verfahren zur Herstellung des DRAM entsprechend der vorliegenden Erfindung darstellen.

Fig. 12 zeigt eine Querschnittsansicht, welche das Verfahren zur Herstellung des DRAM entsprechend der vor liegenden Erfindung darstellt.

Fig. 13 zeigt eine Querschnittsansicht, welche das Verfahren zur Herstellung des DRAM entsprechend der vor liegenden Erfindung darstellt.

Fig. 14 zeigt eine Querschnittsansicht, welche das Verfahren zur Herstellung des DRAM entsprechend der vor liegenden Erfindung darstellt.

Fig. 15 zeigt eine Querschnittsansicht, welche das Verfahren zur Herstellung des DRAM entsprechend der vor liegenden Erfindung darstellt.

Fig. 16 zeigt eine Querschnittsansicht, welche ein Halbleiterbauelement entsprechend dem Stand der Technik darstellt.

Fig. 17 zeigt eine Querschnittsansicht, welche ein Halbleiterbauelement nach dem Stand der Technik darstellt.

Unter Bezugnahme auf die Figuren und insbesondere auf Fig. 1 wird ein Halbleiterbauelement der vorliegenden Er findung dargestellt, wobei gleiche Bezugszeichen identi sche oder entsprechende Teile bezeichnen. Entsprechend Fig. 1 enthält das Halbleiterbauelement ein beispielsweise aus Silizium gebildetes Halbleitersubstrat 101, welches ein erstes Gebiet 101a, ein zweites Gebiet 101b und ein drittes Gebiet 101c aufweist. In einer Mehrzahl vorkom mende Drähte bzw. Leiter 102, welche beispielsweise aus Aluminium gebildet sind, besitzen jeweils eine Dicke HA (in diesem Beispiel von 0,5 µm) und sind auf dem ersten Gebiet 101a des Halbleitersubstrats 101 gebildet. Die Lei ter 102 können um einen vorbestimmten Abstand voneinander getrennt und wenigstens teilweise im wesentlichen parallel zueinander gebildet werden. Eine Plasmaoxidschicht 103 aus Siliziumoxid einer Dicke von beispielsweise 100 nm (1000 Angström) wird durch CVD (Chemical Vapor Deposition, che mische Aufdampfung) auf der Oberfläche des Halbleiter substrats 102 gebildet, auf welcher die Leiter 101 gebil det sind. Eine Siliziumoxidschicht 104 ist auf dem ersten Gebiet 101a, auf welchem die Leiter 102 gebildet sind, auf dem zweiten Gebiet 101b, welches das erste Gebiet umgibt, und auf dem dritten Gebiet 101c, welches das zweite Gebiet 101b umgibt, durch CVD unter Verwendung einer Gasmischung gebildet, welche sich aus Silan (SiH₄) und Wasserstoff peroxid (H₂O₂) zusammensetzt. Die Schichtdicke der Silizi umoxidschicht 104 wird in dem zweiten Gebiet 101b propor tional zu dem Abstand von dem ersten Gebiet 101a graduell kleiner, und die Siliziumoxidschicht 104 ist in dem drit ten Gebiet 101c (beispielsweise um 30 µm oder mehr) von dem ersten Gebiet 101a entfernt eben ausgebildet. Die Schicht dicke HB beträgt wenigstens 50% der Dicke HA der Leiter 102. Eine Plasmaoxidschicht 105 ist auf der Siliziumoxid schicht 104 unter denselben oder unter unterschiedlichen Bedingungen wie jenen der Plasmaoxidschicht 103 gebildet.

Im folgenden wird unter Bezugnahme auf Fig. 2 und 3 ein Verfahren zur Herstellung des in Fig. 1 dargestellten Halbleiterbauelements beschrieben. Zuerst wird wie in Fig. 2 (a) dargestellt eine Aluminiumschicht 111 auf der Ober fläche eines Halbleitersubstrats 101 durch CVD oder Zer stäubung gebildet, und danach wird eine Resistschicht 112 darauf aufgebracht. Es sind lediglich die Teile des Resists 112, welche nach der Fotolithografie und dem Ätzen verbleiben, veranschaulicht. Danach wird wie in Fig. 2 (b) dargestellt die Aluminiumschicht 111 einem anisotropen Ät zen unter Verwendung des Resists 112 als Maske unterwor fen, um die Leiter bzw. Drähte 102 zu bilden, und es wird das Resist 112 entfernt. Wie in Fig. 3 dargestellt wird eine Plasmaoxidschicht 103 einer Dicke von beispielsweise 100 nm (1000 Angström) durch Plasma-CVD entweder unter Verwendung von Silan oder Distickstoffmonoxid (N₂O) als unaufbereitetes materielles Gas bzw. stoffbildendes Gas (material gas) bei einer Temperatur von 300°C unter einem Druck von 750 mTorr mit einer Hochfrequenzleistung von 500 W oder unter Verwendung von TEOS (Tetraäthylorthosylikat) und Sauerstoff als unaufbereitetes stoffbildendes Gas bei einer Temperatur von 400°C unter einem Druck von 5 Torr mit einer Hochfrequenzleistung von 500 W gebildet. Des weiteren wird die Siliziumoxidschicht 104 auf der Plas maoxidschicht 103 durch CVD unter Verwendung von Silan und Wasserstoffperoxid als unaufbereitetes stoffbildendes Gas gebildet, so daß die Schichtdicke in dem zweiten Gebiet 101b proportional zu dem Abstand von dem ersten Gebiet 101a graduell kleiner wird. Die Verarbeitungsbedingungen sind als Beispiel dargelegt und stellen keine Beschränkung der Erfindung dar. Die Schicht 104 ist in dem dritten Ge biet 101c (um 30 µm und mehr) von dem ersten Gebiet 101 entfernt eben ausgebildet. Die Schichtdicke HB in dem dritten Gebiet 101c beträgt wenigstens 50% der Dicke HA der Leiter 102.

Um die gewünschte Dickenstruktur der Siliziumoxid schicht 104 zu erzielen, ist es erforderlich, die Schicht bildungsbedingungen der Siliziumoxidschicht 104 sowie die Beziehung zwischen der Schichtbildungszeit und der Dicke der Siliziumoxidschicht 4 im voraus festzusetzen und da nach eine Schicht entsprechend der vorausgehend festge setzten Schichtbildungszeit zu bilden. Nach der Bildung der Siliziumoxidschicht 104 wird die Plasmaoxidschicht 105 (Fig. 1) auf der Siliziumoxidschicht 104 unter denselben oder unterschiedlichen Bedingungen wie denjenigen für die Plasmaoxidschicht 103 gebildet, wodurch das in Fig. 1 dar gestellte Halbleiterbauelement gebildet ist.

Die Lückenfüllcharakteristik der Siliziumoxidschicht zwischen den Leitern 102 hängt von der Dicke HA der Leiter 102 und der Dicke HB der Siliziumoxidschicht 104 ab, wel che entfernt von einer Leiter- bzw. Verdrahtungsge samtstruktur lokalisiert ist. Es wurden mehrere Versuche unter Veränderung der Dicke HB der Siliziumoxidschicht 104 durchgeführt. Ergebnisse der Versuche sind hiernach unter Bezugnahme auf Fig. 4 und 5 beschrieben. Fig. 4(a) zeigt eine Querschnittsansicht eines Halbleiterbauele ments, wobei die Schichtbildungszeit auf 5 Sekunden be stimmt war, und aus welcher klar zu entnehmen ist, daß zwischen den Leitern 102 ein ungenügendes Ausfüllen von Lücken erfolgt ist. Bei dieser Probe betrug das Verhältnis von HB/HA, d. h. das Verhältnis der Dicke HB der Silizium oxidschicht 104 auf dem dritten Gebiet zu der Dicke HA der Leiter 102 0,2. Fig. 4(b) zeigt eine Querschnittsansicht eines Halbleiterbauelements, bei welchem die Schichtbildungszeit auf 10 Sekunden bestimmt war. Aus der Figur ist ebenso deutlich zu erkennen, daß zwischen den Leitern 102 ein ungenügendes Füllen von Lücken erfolgt ist. Bei dieser Probe betrug das Verhältnis HB/HA 0,3.

Fig. 5 (a) zeigt eine Querschnittsansicht eines Halb leiterbauelements, bei welchem die Schichtbildungszeit auf 20 Sekunden bestimmt war, und aus welcher klar zu entneh men ist, daß zwischen den Leitern 102 an dem Endteil des ersten Gebiets 101a noch ein ungeeignetes Füllen einer Lücke aufgetreten ist. Bei dieser Probe beträgt das Ver hältnis HB/HA 0,4. Fig. 5 (b) zeigt eine Querschnittsan sicht eines Halbleiterbauelements, bei welchem die Schichtbildungszeit auf 30 Sekunden bestimmt war. Das Fül len von Lücken war sogar an dem Endteil des ersten Gebiets 101a hinreichend. Bei diesem Beispiel beträgt das Verhält nis HB/HA 0,5.

Als Ergebnis kann aus den obigen Versuchen abgeleitet werden, daß das Füllen von Lücken bezüglich der Silizi umoxidschicht 104 zwischen den Leitern 102 weniger von der Leiter- bzw. Verdrahtungsstruktur abhängt, wenn zur Schichtbildung eine größere Zeit verwendet wird, woraus sich eine Verbesserung der Stufenbedeckung ergibt. Es ist ebenso zu erkennen, daß das Füllen von Lücken zwischen den Leitern 102 an dem Endteil einer Verdrahtungsgesamtstruk tur im Vergleich zu dem inneren Teil der Verdrahtungsge samtstruktur verzögert ist. Um sicherzustellen, daß die durch CVD unter Verwendung von Silan und Wasserstoffoxid als unaufbereitetes stoffbildendes Gas gebildete Siliziumoxidschicht auf einer Vielzahl von Strukturen hinreichend eben ausgebildet wird, ohne daß sich ein ungenügendes Füllen von Lücken zeigt, ist es nötig, daß die Schichtdicke HB der Siliziumoxidschicht 104 von der Gesamtstruktur entfernt 50% oder mehr der Stufendifferenz HA der Leiterstruktur beträgt.

Da wie oben beschrieben die Dicke HB der Siliziumoxid schicht 104 in dem dritten Gebiet 101c auf 50% oder mehr der Dicke HA der Leitungen 102 bestimmt ist, wird in dem ersten Gebiet 101a, an welchem die Leiterstruktur gebildet ist, eine hinreichende Ebenheit der Siliziumoxidschicht 104 erzielt.

Im folgenden wird eine zweite Ausführungsform der Er findung beschrieben. Bei dieser Ausführungsform ist das Verfahren der Bildung einer Siliziumoxidschicht unter schiedlich zu der vorigen Ausführungsform. Bei dieser Aus führungsform wird die Siliziumoxidschicht 104 durch CVD unter Verwendung von Disilan und Wasserstoffperoxid als unaufbereitetes stoffbildendes Gas gebildet. Bei der Ver wendung von Disilan gelten folgende Reaktionsgleichungen:

Si₂H₆ + 4H₂O₂ → 2Si(OH)₄ + 3H₂ (3-1)

Si₂H₆ + 5H₂O₂ → 2Si(OH)₄ + 2H₂O + 2H₂ (3-2)

Si₄H₆ + 6H₂O₂ → 2Si(OH)₄ + 4H₂O + H₂ (3-3)

Auf dieselbe Weise wie bei der Verwendung von Silan wird Silanol einer größeren Fluidität zuerst erzeugt, und danach wird ein Siliziumoxid wie bezüglich der vorausge henden Gleichung (2) beschrieben gebildet. Das Übrige des Verfahrens entsprechend der zweiten Ausführungsform gleicht dem der vorigen Ausführungsform.

Ebenfalls wird bei dieser Ausführungsform die Dicke HB der Siliziumoxidschicht 104 in dem dritten Gebiet 101c auf 50% oder mehr der Dicke HA der Leiter 102 ebenso wie bei der vorigen Ausführungsform festgelegt, und es wird folg lich eine Ebenheit der Siliziumoxidschicht 104 in dem er sten Gebiet 101a erzielt, auf welchem die Leiter 102 ge bildet sind.

Eine weitere Ausführungsform der Erfindung wird im folgenden beschrieben. Diese Ausführungsform unterscheidet sich von den vorhergehenden Ausführungsformen dahingehend, daß die Siliziumoxidschicht 104 durch CVD unter Verwendung einer organischen Siliziumverbindung gebildet wird, welche eine organische Gruppe (oder eine Alkylgruppe) beispiels weise TEOS und Wasserstoffperoxid H₂O₂ als unaufbereitetes stoffbildendes Gas enthält. Für die Verwendung von TEOS gilt die folgende Reaktionsgleichung:

Si(OC₂H₅)₄ + 4H₂O₂ → Si(OH)₄ + X (1-2)

wobei X Neben- bzw. Hilfsprodukte (by-products) wie H₂O, CO₂ bezeichnet.

Ebenso wie bei der Verwendung von Silan oder Disilan wird Silanol einer größeren Fluidität zuerst gebildet, und es wird wie in der vorausgehenden Gleichung (2) darge stellt ein Siliziumoxid gebildet. Andere Schritte bei dem Herstellungsverfahren gleichen denen bei den voraus gehen den Ausführungsformen.

Ebenfalls bei dieser Ausführungsform wird die Dicke HB der Siliziumoxidschicht 104 in dem dritten Gebiet 101c auf 50% oder mehr der Dicke HA der Leiter 102 auf dieselbe Weise wie bei den vorausgehenden Ausführungsformen festge setzt, wodurch sich eine Ebenheit der Siliziumoxidschicht 104 in dem ersten Gebiet 101a ergibt, an welchem die Lei terstrukturen 102 lokalisiert sind.

Eine weitere Ausführungsform der Erfindung wird im folgenden unter Bezugnahme auf Fig. 6 bis 15 beschrie ben. Fig. 6 zeigt ein Blockdiagramm eines DRAM (Dynamic Random Access Memory, dynamischer Speicher mit direktem Zugriff), auf welchen die Erfindung angewandt wird. Ent sprechend der Figur ist der DRAM wie folgt gebildet. Eine Schaltung 1100 zur Erzeugung eines gehobenen Potentials empfängt ein Quellenpotential VCC (beispielsweise 3,3 V) und gibt ein erhöhtes Potential VPP aus, welches größer als das Quellenpotential VCC ist. Ein -Puffer 1110 empfängt ein Reihenadreßabtastimpulssignal ext von außen und gibt ein internes Reihenadreßabtastimpulssignal aus. Ein Reihenadreßpuffer 1120 empfängt das interne Reihenadreßabtastimpulssignal von dem -Puffer 1100 und ein Adreßsignal Ai von außen, und gibt die Signa le RAi und aus, wobei das Adreßsignal Ai als Rei henadreßsignal eingegeben wird, wenn auf einen Pegel L fällt.

Ein Reihenvordekodierer 1130 empfängt die Reihen adresse RAi, von dem Reihenadreßpuffer 1120 und gibt ein Reihenvordekodierungssignal Xi entsprechend der Rei henadresse RAi, aus. Ein Reihenunterdekodierer 1140 empfängt das erhöhte Potential VPP von der Schaltung 1100 zum Erzeugen des erhöhten Potentials und gibt einen Teil der Reihenadresse RAi, von dem Reihenadreßpuffer 1120 ein und gibt das entsprechende Wortleitungsansteuerungssi gnal RXm aus. Eine Blockwahlschaltung 1150 empfängt einen Teil der Reihenadresse RAi, von dem Reihenadreßpuffer 1120 und gibt ein entsprechendes Blockwahlsignal BSn aus.

Ein Reihendekodierer 1160 empfängt das Reihenvordeko dierungssignal Xi von dem Reihenvordekodierer 1130, das Wortleitungsansteuerungssignal RXm und das Blockwahlsignal BSN von der Blockwahlschaltung 1150 und hebt das Potential der Wortleitung WL auf das erhöhte Potential VPP selektiv unter den in der Mehrzahl vorkommenden Wortleitungen ent sprechend den empfangenen Signalen an. Ein -Puffer 1170 fängt ein Spaltenadreßabtastimpulssignal ext von außen und gibt ein internes Spaltenadreßabtastimpuls signal aus. Ein Spaltenadreßpuffer 1180 empfängt das interne Spaltenadreßabtastimpulssignal von dem -Puffer 1170 und das Adreßsignal Ai von außen und gibt die Signale CAi, aus, wobei die Adreßsignale Ai als Spal tenadressen eingegeben werden, wenn auf einen Pegel L fällt. Ein Spaltenvordekodierer 1190 empfängt die Spal tenadresse CAi, von dem Spaltenadreßpuffer 1180 und gibt ein Spaltenvordekodierungssignal Yi entsprechend der Spaltenadresse CAi, aus. Ein Spaltendekodierer 1200 empfängt das Spaltenvordekodierungssignal Yi von dem Spal tenvordekodierer 1190 und hebt das Potential einer Spal tenwahlleitung CSL auf einen Pegel H (VCC) selektiv unter den in der Mehrzahl vorkommenden Spaltenwahlleitungen ent sprechend dem Spaltenvordekodierungssignal Xi an.

Eine Speicherzellenanordnung bzw. -matrix 12 10 enthält eine Mehrzahl von Speicherzellen, welche in einer Mehrzahl von Reihen und Spalten angeordnet sind, wobei eine Mehr zahl von Wortleitungen entsprechend jeder Reihe angeordnet ist und mit den Speicherzellen in einer entsprechenden Reihe verbunden ist und wobei eine Mehrzahl von Bitlei tungspaaren mit den in einer entsprechenden Spalte ange ordneten Speicherzelle verbunden ist. Eine Abfrageverstär ker- und I/O-Gatterschaltung 1220 enthält einen Abfrage verstärker, welcher mit jedem Bitleitungspaar verbunden ist und den Potentialunterschied zwischen den angeschlos senen Bitleitungen erfaßt und verstärkt, und eine I/O-Gat terschaltung, welche ein Bitleitungspaar der von dem Spal tendekodierer 1200 gewählten Spalte an ein I/O-Leitungs paar anschließt. Ein I/O-Puffer 1230 empfängt ein Schreib freigabesignal , und wenn sich das Schreibfreigabesi gnal auf dem Pegel L befindet, werden von außen einge gebene Daten Din in die Speicherzelle geschrieben, welche an der Adresse entsprechend dem Adreßsignal durch das I/O-Leitungspaar lokalisiert ist. Wenn sich das Schreibfreiga besignal auf dem Pegel H befindet, werden ausgelesene Daten auf der I/O-Leitung als Dout ausgegeben.

Fig. 7 zeigt ein Blockdiagramm, welches einen Teil der in Fig. 6 dargestellten Speicherzellenanordnung 1210 und eine Peripherieschaltung davon darstellt. Insbesondere stellt Fig. 7 einen von 16 Blöcken dar, welche eine von vier Speichermatten (memory mats) der Speicherzellenanord nung 1210 bilden. Entsprechend Fig. 7 enthält jede Spei cherzelle MCxy (wobei x und y ganze Zahlen sind) einen n-Kanal-MOS-Transistor 1211 und einen Kondensator 1212, und jede Speicherzelle MCxy ist entsprechend einem Zwischenab schnitt einer Wortleitung 1213 und einem aus Bitleitungen 1214a und 1214b gebildeten Bitleitungspaar 1214 angeordnet. Der n-Kanal-MOS-Transistor 1211 in jeder Speicherzelle MCxy verwendet einen Teil der Wortleitungen 1213 als Gate bzw. Tor und ist zwischen einer Elektrode des Kondensators 1212 und der Bitleitung 1214a oder 1214b angeschlossen. Ein Zellenplattenpotential VCP, welches ein Zwischenpotential darstellt (beispielsweise 1/2 des Quellenpotentials), wird auf eine andere Elektrode des Kondensators 1212 aufgebracht.

Ein Reihendekodierer 1161 empfängt ein Blockwahlsignal BS0 unter 16 Blocksignalen BS0 bis BS15 entsprechend 16 Blöcken, und wenn das empfangene Blockwahlsignal BS0 auf den Pegel H aktiviert ist, wird selektiv eine Wortleitung 1213 unter 256 Wortleitungen auf das erhöhte Potential VPP entsprechend drei Gruppen von Reihenvordekodiersignalen X₀-X₃, X₄-X₇, X₈-X₁₁ angehoben, von denen eines auf den Pe gel H aktiviert ist, und entsprechend vier Wortleitungsan steuerungssignalen RX₀-RX₃, von denen eines auf den Pegel H aktiviert ist, jeweils im Ansprechen auf das Rei henadreßsignal RAi.

Ein Spaltendekodierer 1200 aktiviert eine von 1024 Spaltenwahlleitungen 1201 auf den Pegel H entsprechend dem Spaltenvordekodiersignal Y₀-Y₃, Y₄-Y₇, Y₈-Y₁₁, Y₁₂-Y₁₅, Y₁₆-Y₁₉. Der Spaltendekodierer 1200 wird gewöhnlich von den 16 Blöcken gemeinsam verwendet. Ein Abfrageverstärker 1221 ist zwischen den Bitleitungen 1214a und 1214b angeschlos sen, um einen Potentialunterschied zwischen den Bitleitun gen 1214a und 1214b zu erfassen und zu verstärken. Jedes I/O-Gatter 1222 ist zwischen dem Bitleitungspaar 1214 und dem I/O-Leitungspaar 1223 angeschlossen und empfängt ein Spaltenwahlsignal CSLi von der Spaltenwahlleitung 1201 der entsprechenden Spalte und verbindet elektrisch das Bitlei tungspaar 1214 mit der entsprechenden I/O-Leitung 1223, wenn sich das Spaltenwahlsignal CSLi auf dem Pegel H be findet. Jedes I/O-Gatter enthält einen n-Kanal-MOS-Transi stor 1222a, welcher zwischen der Bitleitung 1214a und ei ner I/O-Leitung 1223a angeschlossen ist, und einen anderen n-Kanal-MOS-Transistor 1222b, welcher zwischen der Bitlei tung 1214b und einer I/O-Leitung 1223b angeschlossen ist. Die Gates der Transistoren 1222a und 1222b sind an die Spaltenwahlleitung 1201 angeschlossen.

Fig. 8 zeigt eine Querschnittsansicht, welche einen Abschnitt entlang Linie VIII-VIII bei dem in Fig. 7 darge stellten hergestellten Halbleiterbauelement, welches die Speicherzelle MCxy wie in Fig. 7 dargestellt aufgenommen hat, und einen Abschnitt einer Peripherieschaltung der Speicherzellenanordnung 1210 wie einen Reihendekodierer 1161 und einen Abfrageverstärker 1221. Das Gebiet, bei welchem die Peripherieschaltung gebildet ist, ist von dem Gebiet der Speicherzellenanordnung 1210 beispielsweise 30 µm entfernt. Entsprechend Fig. 8 enthält das Halbleiterbauelement ein p-Typ Silizium Halbleitersubstrat 501, eine p-Wanne 502, welche in dem Halbleitersubstrat 501 gebildet ist und eine größere Verunreini gungskonzentration als das Halbleitersubstrat 501 auf weist, eine n-Wanne 503, welche in dem Halbleitersubstrat 501 gebildet ist, ein Elementeisolierungsgebiet 504 eines Isolierungsmaterials (in diesem Beispiel Siliziumoxid) welches auf der Hauptebene des Halbleitersubstrats 501 ge bildet ist und die auf dem Halbleitersubstrat 501 gebilde ten MOS-Transistoren 511 und 512 isoliert, und n-Kanal-MOS-Transistoren 505, welche in der p-Wanne 502 gebildet sind. In der Figur entspricht die linke Seite dem n-Kanal-MOS-Transistor 1211 in der Speicherzelle MC10, und die rechte Seite entspricht dem n-Kanal-MOS-Transistor 1211 in der Speicherzelle MCC. Die n-Kanal-MOS-Transistoren 505 enthalten ein in der p-Wanne 502 gebildetes n-Typ Source/Drain 505a, ein anderes isoliert von dem Source/Drain 505a gebildetes Source/Drain 505b und eine Gateelektrode 505e, welche gegenüberliegend dem Kanalge biet 505c durch eine Gateisolierungsschicht 505d zwischen den zwei Source/Drains 505a und 505b gebildet ist. Jede Gateelektrode 505e ist ein Teil der parallelen Wortleitung 1213 jeweils entsprechend den Wortleitungspotentialen WL₀, WL₁.

Die Wortleitung 506 entspricht der Wortleitung WL2 von Fig. 7, ein Teil davon dient als Gateelektrode des n-Kanal-MOS-Transistors 1211 in der (in Fig. 8 nicht darge stellten) Speicherzelle MC20 auf dieselbe Weise wie die Gateelektrode 505e. Eine Wortleitung 506 ist auf einer Isolierungsschicht 507 gebildet, welche als Gateisolie rungsschicht des n-Kanal-MOS-Transistors 1212 in der Spei cherzelle MC 20 dient. Eine Wortleitung 508 arbeitet als in Fig. 7 nicht dargestellte Hilfswortleitung (dummy word line), welche ein in einer Bitleitung zu der Zeit erzeug tes Rauschen aufhebt, bei welcher das Wortleitungspotenti al angehoben wird, oder arbeitet als in Fig. 7 nicht dar gestellte Ersatzwortleitung, welche eine defekte Reihe der Speicherzellenanordnung ersetzt. Ein Teil der Wortleitung 508 dient als Gateelektrode der Hilfszelle oder der Er satzspeicherzelle und ist auf einer Isolierungsschicht 509 gebildet, welche als Gateisolierungsschicht der Hilfszelle oder der Ersatzspeicherzelle dient. Eine Seitenwandisolie rungsschicht 105 eines Siliziumoxids ist auf jeder Seiten wand der Gateelektroden oder Wortleitungen 505e, 506, 508 gebildet.

Der n-Kanal-MOS-Transistor 511 in einer Peripherie schaltung enthält ein Source/Drain 511c, welches in der p-Wanne 502 gebildet ist und ein n⁺-Gebiet 511a und ein n-Gebiet 511b geringerer Verunreinigungskonzentration als derjenigen des n⁺-Gebiets 511a aufweist, ein anderes Source/Drain 511f, welches getrennt von dem Source/Drain 511c in der p-Wanne 502 gebildet ist und ein n⁺-Gebiet 511d und ein n-Gebiet 511e einer geringeren Verunreini gungskonzentration als derjenigen des n⁺-Gebiets 511d auf weist, und eine Gateelektrode 511i, welche dem Kanalgebiet 511g durch eine Gateisolierungsschicht 511h zwischen den zwei Source/Drains 511c und 511f gegenüberliegt. Ein p-Ka nal-MOS-Transistor 512 in der Peripherieschaltung enthält ein p+-Source/Drain 512a, welches in der n-Wanne 503 ge bildet ist, ein anderes p+-Source/Drain 512b, welches ge trennt von dem p+-Source/Drain 512a in der n-Wanne 503 ge bildet ist, und eine Gatelektrode 512e, welche einem Ka nalgebiet 512c durch eine Gateisolierungsschicht 512d zwi schen den zwei Source/Drains 512a und 512b gegenüberliegt.

Eine Seitenwandisolierungsschicht 513 aus Siliziumoxid ist auf jeder Seitenwand der Gateelektroden 511i und 512e gebildet. Eine Zwischenschichtisolierungsschicht 514 aus BPSG (Boro-Phospo Silicate Glass) ist über der Oberfläche sowohl der Speicherzellenanordnung 1210 als auch der Peri pherieschaltung gebildet. Eine Bitleitung 515 in dem Spei cherzellengebiet ist mit einem anderen Source/Drain 505b des n-Kanal-MOS-Transistors 505 durch ein in der Zwischen schichtisolierungsschicht 514 vorgesehenes Kontaktloch 516 verbunden. Die Bitleitung 515 weist ein Verbindungsteil 515a aus n-Typ Polysilizium, welches das Source/den Drain 505b kontaktiert, und ein Niedrigwiderstandsteil 515b aus Aluminium zum Reduzieren des Widerstands der Bitleitung 515 auf. Diese Bitleitung 515 entspricht der Bitleitung 1214a von Fig. 7.

Eine Zwischenschichtisolierungsschicht 517 des BPSG ist auf der Oberfläche sowohl der Speicherzellenanordnung 1210 als auch der Peripherieschaltung gebildet. Ein Kon densator 518 ist auf der Zwischenschichtisolierungsschicht 517 in dem Speicherzellenanordnungsgebiet gebildet. Die linke Seite des Kondensators 518 von Fig. 8 entspricht dem Kondensator 1212 der Speicherzelle MC00 von Fig. 7, und die rechte Seite des Kondensators 518 entspricht dem Kon densator 1212 der Speicherzelle MC10. Jeder Kondensator 518 weist eine Elektrode 518a aus n-Typ Polysilizium, wel che mit einem Source/Drain 505a der n-Kanal-MOS-Transisto ren 505 durch ein in den Zwischenschichten 514 und 517 vorgesehenes Kontaktloch 517 verbunden ist, eine dielek trische Schicht 518b, welche übereinandergeschichtete Schichten einer Siliziumoxidschicht und einer Siliziumni tridschicht, welche auf der Elektrode 518a gebildet sind, aufweist, und eine Zellenplatte 518c auf, welche sich aus Aluminium zusammensetzt und über der dielektrischen Schicht 518b gebildet ist. Der Kondensator 518 besitzt ei ne zylindrische Form auf der Zwischenschicht 517 (ähnlich einem abschnittsweise dargestellten Drehteil, welches auf dem Kontaktloch 519 drehbar gelagert ist). Die Zellen platte 518c wird mit einem Zellenplattenpotential VCP be aufschlagt und dient als andere Elektrode des Kondensators 518.

Eine Kontaktstelle 520 aus n-Typ Polysilizium ist in dem Peripheriegebiet auf derselben Schicht wie die Elek trode 518a des Kondensators 518 in dem Speicherzellenan ordnungsgebiet gebildet und mit dem Source/Drain 511c des n-Kanal-MOS-Transistors 511 der Peripherieschaltung durch ein Kontaktloch 521 verbunden, welches auf den Zwischen schichtisolierungsschichten 514 und 517 vorgesehen ist. Eine Zwischenschichtisolierungsschicht 522 aus BPSG ist sowohl über der Speicherzellenanordnung 1210 als auch der Peripherieschaltung gebildet. Eine Mehrzahl von parallelen Nebenschlußwortleitungen 523 ist parallel zu den Wortlei tungen 505e, 506, 508 angeordnet und - obwohl nicht darge stellt - mit den Wortleitungen 505e, 506, 508 an einem vorbestimmten Abstand (beispielsweise bezüglich jeder 128 Bitleitungspaare) verbunden. Die Leitungen 523 setzen sich zur Reduzierung des Widerstandswerts der Wortleitungen 505e, 506, 508 aus Aluminium zusammen und besitzen eine Dicke HA.

Eine Siliziumoxidschicht 524 ist durch CVD unter Ver wendung einer Gasmischung, welche sich aus Silan und Was serstoffperoxid zusammensetzt, über dem Halbleitersubstrat 501 einschließlich einem Speicherzellenanordnungsgebiet 525, an welchem die Speicherzellenanordnung 1210 mit der Nebenschlußwortleitung 523 gebildet ist, über einem Grenz gebiet 526 von 30 µm oder mehr in einer Breite, welche das Speicherzellenanordnungsgebiet umgibt, und über einem Pe ripherieschaltungsgebiet 527 gebildet. Die Siliziumoxid schicht 524 ist durch CVD unter Verwendung einer Gasmi schung, welche sich aus Silan und Wasserstoffperoxid zu sammensetzt, derart gebildet, daß die Dicke der Siliziumoxidschicht 524 in dem Grenzgebiet proportional zu einem Abstand von dem Speicherzellenanordnungsgebiet 525 graduell kleiner wird, und die Siliziumoxidschicht 524 ist in dem Peripherieschaltungsgebiet 527 in einem Abstand (von 30 µm oder mehr) von dem Speicherzellenanordnungsge biet 525 eben ausgebildet. Die Schichtdicke HB beträgt we nigstens 50% der Dicke HA der Nebenschlußwortleitungen 523. Eine Leistungsversorgungsleitung 528, welche sich aus Aluminium zusammensetzt, ist auf der Siliziumoxidschicht 524 zum Anlegen eines Massenpotentials GND an das Sour ce/den Drain 511c des n-Kanal-MOS-Transistors 511 der Pe ripherieschaltung durch die Kontaktstelle 520 gebildet. Die Leistungsversorgungsleitung 528 ist mit der Kontakt stelle 520 über ein Kontaktloch 529 verbunden, welches durch die Siliziumoxidschicht 524 und die Zwischenschichtisolierungsschicht 522 vorgesehen ist.

Als Ergebnis des Verbindens der Leistungsversorgungs leitung 528 mit dem Source/Drain 511c des n-Kanal-MOS-Transistors 511 nicht direkt sondern durch die Kontakt stelle 520 auf diese Weise besteht keine Notwendigkeit, ein Kontaktloch durch die Zwischenschichtisolierungs schichten 514, 517, 522 und die Siliziumoxidschicht 524 vorzusehen. Beim Versuch, ein derartig tiefes Kontaktloch vorzusehen, müßte der Durchmesser des Kontaktlochs groß sein und dementsprechend müßte ein großflächiges Source/Drain 511c des n-Kanal-MOS-Transistors gebildet werden, woraus sich eine vergrößerte Layoutfläche ergeben würde. Diese Schwierigkeit wird durch Bildung von zwei flachen Kontaktlöchern 521 und 529 gelöst.

Als Ergebnis des Bildens der Schichtdicke HB der Sili ziumoxidschicht 524 in dem Peripherieschaltungsgebiet 528 auf 50% oder mehr der Schichtdicke der Nebenschlußwortlei tungen 523 ist die Siliziumoxidschicht 525 in dem Spei cherzellenanordnungsgebiet 524, an welchem die Neben schlußwortleitungen 523 gebildet sind, völlig eben ausge bildet. Darüber hinaus ist die Tiefe der Kontaktlöcher durch Verringern der Dicke HB auf die Hälfte der Dicke HA reduziert, während die gewünschte Ebenheit beibehalten ist.

Der Betrieb des wie oben beschrieben hergestellten DRAM entsprechend dieser Erfindung wird im folgenden unter Bezugnahme auf Fig. 9 beschrieben. Wenn das Adreßsignal Ai wie in Fig. 9 (c) dargestellt gegeben ist und das externe Reihenadreßabtastimpulssignal ext dazu veranlaßt wird, von dem Pegel H auf den Pegel L zum Zeitpunkt t₀ wie in Fig. 9 (a) dargestellt abzufallen (d. h. aktiviert zu werden) und wenn das interne Reihenadreßabtastimpulssignal auf den Pegel L abfällt, gibt zuerst der Reihenadreß puffer 1120 von Fig. 6 das gegebene Adreßsignal Ai als Reihenadresse ein und gibt die Reihenadreßsignale RAi und derselben Logik oder der umgekehrten Logik des Adreß signals Ai aus. Danach veranlaßt der Reihenvordekodierer 1130 eine von vier der drei Gruppen von Vordekodierungssi gnalen X₀-X₃, X₄-X₇, X₈-X₁₁ dazu, den Pegel H entsprechend dem Paar der Reihenadreßsignale RAi, anzunehmen.

Der Reihensubdekodierer 1140 veranlaßt eins der Wort leitungsansteuerungssignale RX0-RX3 dazu, auf das erhöhte Potential VPP entsprechend den zwei Reihenadreßsignalen RA0, , RA1, anzusteigen, und die Blockwahlschaltung 1150 veranlaßt eins der sechs zehn Blockwahlsignale BS0-BS15 dazu, einen Pegel H in Übereinstimmung mit den vier Reihenadreßsignalen RAi, anzunehmen. Danach veranlaßt der Reihendekodierer 1161 verknüpft mit dem Blockwahlsignal BSj des Pegels H in dem Reihendekodierer 1160 das Potential WLk der Wortleitungen 1213 dazu, auf das erhöhte Potential VPP zum Zeitpunkt t₁ wie in Fig. 9 (e) dargestellt anzusteigen. Als Ergebnis wird der n-Kanal-MOS-Transistor 1211 in der Speicherzelle MCky, welcher mit den angehobenen Wortleitungen 1213 verbunden ist, eingeschaltet, wodurch eine Ladung zwischen einer Elektrode des Kondensators 1212 und der Bitleitung 1214a oder 1214b freigesetzt wird, welche vorher auf das Zwischenpotential (1/2 VCC) vorgeladen wurde.

Wenn zu diesem Zeitpunkt das Sourcepotential VCC an einer Elektrode des Kondensators 1212 gehalten wird, fließt eine elektrische Ladung von dieser Elektrode des Kondensators 1212 zu der Bitleitung 1214a oder 1214b, und ein Potential BLy oder der Bitleitung 1214a oder 1214b steigt leicht von dem Zwischenpotential (1/2 VCC) wie in Fig. 9 (f) dargestellt an. Wenn andererseits das Massepotential GND an dieser Elektrode des Kondensators 1212 gehalten wird, fließt eine elektrische Ladung von der Bitleitung 1214a oder 1214b zu dem Kondensator 1212, und das Potential BLy oder der Bitleitung 1214a oder 1214b fällt leicht von dem Zwischenpotential (1/2 VCC) wie in Fig. 9 (g) dargestellt ab. Eine derartig kleine Poten tialdifferenz zwischen den Bitleitungen wird erfaßt und von dem Abfrageverstärker 1221 verstärkt, so daß das Po tential der unteren Potentialbitleitung auf das Massepo tential GND zum Zeitpunkt t₂ eingestellt wird und das Po tential der höheren Potentialbitleitung auf das Sourcepo tential VCC zum Zeitpunkt t₃ wie in Fig. 9 (f) und 9 (g) dargestellt eingestellt wird.

Wenn ein Adreßsignal Ai entsprechend einer Spal tenadresse wie in Fig. 9 (c) gegeben ist und ein externes Spaltenadreßsignal ext dazu veranlaßt wird, von dem Pegel H auf den Pegel L zum Zeitpunkt t₄ abzufallen (d. h. aktiviert zu werden), dann fällt ein internes Spal tenadreßabtastimpulssignal , welches von dem -Puf fer 1170 ausgegeben wird, ebenfalls auf den Pegel L ab, wodurch der Spaltenadreßpuffer 1180 das gegebene Adreßsi gnal Ai als Spaltenadresse eingibt und die Spaltenadreßsi gnale CAi, derselben Logik oder der umgekehrten Logik des Adreßsignals Ai ausgibt. Danach veranlaßt der Spaltenvordekodierer 1190 jedes einzelne von 4 der 4 Gruppen von Spaltenvordekodierungssignale Y₀-Y₃, Y₄-Y₇, Y₈-Y₁₁, Y₁₂-Y₁₅, Y₁₆-Y₁₉ dazu, einen Pegel H entsprechend jedem von zwei der Spaltenadreßsignale CAi, anzunehmen.

Danach veranlaßt der Spaltendekodierer 1200 das Poten tial CSLp einer gewählten Leitung 1201 dazu, auf den Pegel H zum Zeitpunkt t₅ entsprechend den Spaltenvordekodie rungssignalen Y₀-Y₃, Y₄-Y₇, Y₈-Y₁₁, Y₁₂-Y₁₅, Y₁₆-Y₁₉ wie in Fig. 9 (h) dargestellt anzusteigen. Als Ergebnis werden die n-Kanal-MOS-Transistoren 1222a und 1222b in dem I/O-Gatter 1222, welches mit der gewählten Spaltenleitung 1201 verbunden ist, bei dem Pegel H eingeschaltet, wodurch das Bitleitungspaar 1214 und das I/O-Leitungspaar 1223 ent sprechend der gewählten Spaltenleitung 1201 wechselseitig elektrisch verbunden werden. Es werden Komplementärdaten IOn, entsprechend den in der gewählten Speicherzelle MCkp gespeicherten Daten dem I/O-Puffer 1230 ausgegeben. Der I/O-Puffer 1230 gibt die Ausgangsdaten Dout entspre chend jenen Daten zum Zeitpunkt t₆ wie in Fig. 9(i) dar gestellt aus, wodurch das Auslesen beendet wird.

Zum Zeitpunkt des Schreibens fällt das Schreibfreiga besignal auf den Pegel L ab, und die Eingangsdaten Din werden wie in Fig. 9 (j) dargestellt gegeben, bevor das externe Spaltenadreßabtastimpulssignal ext auf den Pegel L abfällt. Als Ergebnis fällt eine der I/O-Leitungen 1223a und 1223b auf den Pegel L ab, während eine andere auf den Pegel H ansteigt, und somit wird das Potential des Pegels L oder das Potential des Pegels H auf eine Elek trode des Kondensators in der gewählten Speicherzelle MCkp durch das I/O-Leitungspaar 1223 und das Bitleitungspaar 1214, welches mit dem I/O-Leitungspaar 1223 verbunden ist, entsprechend den Spaltenadreßsignalen CAi, durch den Spaltendekodierer 1200 übertragen. Wenn das Potential je der Wortleitung 1213 auf den Pegel L abgefallen ist und das externe Spaltenadreßabtastimpulssignal ext auf den Pegel H angestiegen ist, wird jedes Gatter 1222 abge schaltet, wodurch die Lese- oder Schreiboperation beendet wird.

Ein Herstellungsverfahren des in Fig. 8 dargestellten DRAM wird im folgenden unter Bezugnahme auf Fig. 10 bis 13 beschrieben. Zuerst werden wie in Fig. 10 (a) darge stellt die Elementeisolierungsgebiete 504 selektiv auf ei ner Hauptebene des p-Typ Halbleitersubstrats 501 durch LOCOS (Local Oxidation of Silicon) gebildet. Es wird die p-Wanne 502 einer höheren Verunreinigungskonzentration als derjenigen des Halbleitersubstrats 501 durch Dotieren des Substrats mit p-Typ Ionen wie Bor, während das Bildungsge biet der n-Wanne 503 mit einem Resist maskiert ist, unter Verwendung von Fotolithografie gebildet. Danach wird das Resist, welches das Bildungsgebiet der n-Wanne 503 mas kiert, entfernt. Als nächstes wird die n-Wanne 503 durch Dotieren des Substrats mit n-Typ Ionen wie Phosphor, wäh rend die p-Wanne 502 mit einem Resist maskiert ist, unter Verwendung von Fotolithografie gebildet. Danach wird das Resist entfernt.

Wie in Fig. 10 (b) dargestellt wird eine Siliziumoxid schicht, welche als Gateisolierungsschichten 505d, 511a, 512d dient, durch thermische Oxidation auf dem Gebiet ge bildet, an welchem die MOS-Transistoren 505, 511, 512 ge bildet werden, und eine Elektrodenschicht, welche aus ei nem leitenden Material wie Polysilisilizium, welches mit einer n-Typ Verunreinigung dotiert ist, zusammengesetzt ist und als Gateelektroden oder Wortleitungen 505e, 511i, 512e, 506, 508 dient, durch CVD auf der Siliziumoxid schicht und dem Elementeisolierungsgebiet 504 aufgetragen. Die Gateelektroden oder Wortleitungen 505e, 511i, 512e, 506, 508 werden aus der Eleketrodenschicht durch Fotoli thografie und Ätzen gebildet. Die Gateelektroden 505e, 511i, 512e werden danach maskiert, und die Siliziumoxid schicht wird geätzt, wobei die Gateisolierungsschichten 505d, 511h, 512d zurückbleiben.

Die n-Wanne 503 wird mit einem Resist unter Verwendung von Fotolithografie maskiert, und die Source/Draingebiete 505a und 505b der n-Kanal-MOS-Transistoren 505 und ebenso die Source/Draingebiete 511b und 511e des n-Kanal-MOS-Transistors 511 werden durch Dotieren und selektives Ein diffundieren von n-Typ Ionen wie Arsen gebildet. Danach wird das Resist, welches n-Wanne 503 maskiert, entfernt, und es wird eine Siliziumoxidschicht durch CVD gebildet, welche die Gateelektrode und Wortleitungen 505e, 506, 508, 511i, 512e bedeckt. Diese Oxidschicht wird zur Bildung von Seitenwandisolierungsschichten 510 und 513 anisotrop ge ätzt.

Das Speicherzellenanordnungsgebiet 525 und der Bereich des Peripherieschaltungsgebiets 527, an welchem die n-Wan ne 503 gebildet wird, wird wie in Fig. 11a dargestellt mit einem Resist unter Verwendung von Fotolithografie mas kiert, und die n⁺-Gebiete 511a, 511d werden durch selekti ves Dotieren und Eindiffundieren von Arsen gebildet, so daß eine höhere Dotierungskonzentration als bei den n-Ge bieten 511b und 511e entsteht, um ein Source oder einen Drain 511c, 511f des n-Kanal-MOS-Transistors 511 zu bil den. Das Resist, welches das Speicherzellenanordnungsge biet 525 und den Bereich des Peripherieschaltungsgebiets 527 maskiert, bei welchem die n-Wanne 503 gebildet wird, wird danach entfernt. Der Bereich des Speicherzellenanord nungsgebiets 525 und des Peripherieschaltungsgebiets 527, an welchem die p-Wanne 502 gebildet wird, wird unter Ver wendung von Fotolithografie maskiert, um das Source oder den Drain 512a, 512b des p-Kanal-MOS-Transistors 512 durch selektives Dotieren und Eindiffundieren von Bor zum Erhal ten einer höheren Dotierungskonzentration als derjenigen von n-Wanne 503 zu bilden. Danach wird das Resist entfernt, welches den Bereich des Speicherzellenan ordnungsgebiets 525 und das Peripherieschaltungsgebiet 527 maskiert, an welchem die p-Wanne 502 gebildet wird. Die Zwischenschichtisolierungsschicht 514 aus BPSG wird über der Oberfläche des Speicherzellenanordnungsgebiets 525 und des Peripherieschaltungsgebiets 527 (Fig. 11(a)) gebil det.

Danach wird wie in Fig. 11(b) dargestellt ein Kon taktloch 516 in der Zwischenschichtisolierungsschicht 514 durch Fotolithografie und Ätzen des Source/Draingebiets 505b vorgesehen. Eine n-Typ Polysiliziumschicht, welche als Verbindungsteil 515a der Bitleitung 515 dient, wird durch CVD in dem Kontaktloch 516 und auf der Zwischen schichtisolierungsschicht 514 gebildet, und es wird eine Aluminiumschicht, welche als Teil 515b mit niedrigem Wi derstandswert der Bitleitung 515 dient, auf dem Teil 515a durch CVD oder Zerstäubung gebildet. Das Verbindungsteil 515a und das Teil 515b mit niedrigem Widerstandswert der Bitleitung 515 werden zur Bildung der Bitleitung 515 ge ätzt. Die Zwischenschicht 517 aus BPSG wird durch CVD über der Oberfläche des Speicherzellenanordnungsgebiets 525 und des Peripherieschaltungsgebiets 527 gebildet.

Die Kontaktlöcher 519 und 521 werden jeweils in der Zwischenschichtisolierungsschicht 514 über dem Source und den Drains 505a und 511b wie in Fig. 12 dargestellt ge ätzt. Es wird eine n-Typ Polysiliziumschicht durch CVD in den Kontaktlöchern 519, 521 und auf der Zwischenschicht isolierungsschicht 517 gebildet, und es wird eine Silizi umoxidschicht, welche als Siliziumoxidschicht 530 dient, darauf durch CVD gebildet. Ein Bodenteil der Elektrode 518a des zylindrischen Kondensators 518, die Siliziumoxid schicht 530 und die Kontaktstelle 520 werden durch Fotoli thografie und Ätzen gebildet.

Wie in Fig. 13 dargestellt wird das Peripherieschal tungsgebiet 527 mit einem Resist unter Verwendung von Fo tolithografie maskiert, und es wird in dem Speicherzellen anordnungsgebiet eine n-Typ Polysiliziumschicht durch CVD auf der oberen Seite und der Seitenwand der Siliziumoxid schicht 530 und auf der Zwischenschichtisolierungsschicht 517 gebildet. Diese Polysiliziumschicht wird zur Bildung des Seitenwandteils der Elektrode 518a anisotrop geätzt.

Die Siliziumoxidschicht 530 wird danach entfernt, und es wird wie in Fig. 14 dargestellt eine Aufschichtung ei ner Siliziumoxidschicht und einer Siliziumnitridschicht, welche als die dielektrische Schicht 518b des Kondensators 518 dient, durch ein CVD-Verfahren gebildet. Eine Alumini umschicht, welche als Zellenplatte 518c dient, wird darauf gebildet, um den Kondensator 518 in dem Speicherzellenan ordnungsgebiet 525 fertigzustellen. Eine Zwischenschicht isolierungsschicht 522 aus BPSG wird durch CVD über der Oberfläche des Speicherzellenanordnungsgebiets 525 und des Peripherieschaltungsgebiets 527 gebildet.

Wie in Fig. 15 dargestellt wird eine Aluminiumschicht einer Dicke von HA auf der Zwischenschichtisolierungs schicht 522 durch CVD oder Zerstäubung gebildet, und es werden die Nebenschlußwortleitungen 523 unter Verwendung von Fotolithografie und Ätzen gebildet. Die Siliziumoxid schicht 524 wird durch CVD unter Verwendung einer Gasmi schung, welche sich aus Silan und Wasserstoffperoxid zu sammensetzt, über der Oberfläche des Halbleitersubstrats 501 einschließlich des Speicherzellenanordnungsgebiets 525, des Grenzgebiets 526, welches das Speicherzellenan ordnungsgebiet 525 umgibt, und des Peripherieschaltungsge biets 524 gebildet. Die Schichtdicke der Siliziumoxid schicht 527 wird in dem Grenzgebiet 526 proportional zu dem Abstand von dem Speicherzellenanordnungsgebiet 525 graduell kleiner, und die Schicht in dem Peripherieschal tungsgebiet 527 ist eben ausgebildet. Die Schichtdicke HB beträgt wenigstens 50% der Schichtdicke HA der Neben schlußwortleitungen 523. Diese Siliziumoxidschicht 524 wird zur Erfüllung der Schichtdickenbedingung HA/2 HB durch Festsetzen von Schichtbildungsbedingungen vorher auf dieselbe Weise gebildet wie bezüglich der vorhergehenden Ausführungsform beschrieben.

Danach wird in dem Peripheriegebiet 527 das Kontaktloch 529 in der Zwischenschichtisolierungsschicht 522 und der Siliziumoxidschicht 524 über der Kontaktstelle 520 (wie in Fig. 8 dargestellt) geätzt. Es wird eine Aluminiumschicht in dem Kontaktloch 529 und auf der Siliziumoxidschicht 524 in sowohl dem Speicherzellenanordnungsgebiet 527 als auch dem Peripheriegebiet 527 durch CVD oder Zerstäubung gebildet. Die Leistungsquellenleitung 528 wird durch Fotolithografie und Ätzen gebildet, und somit wird der in Fig. 8 dargestellte DRAM gebildet.

Wie oben beschrieben wird bei dem DRAM entsprechend dieser Ausführungsform eine Planarisierung bzw. Ebenheit der Siliziumoxidschicht 524 in dem Speicherzellenanord nungsgebiet 525, an welchem die Nebenschlußwortleitungen gebildet sind, durch Steuern der Schichtdicke HB der Sili ziumoxidschicht in dem Peripherieschaltungsgebiet 527 auf 50% oder mehr der Schichtdicke HA der Nebenschlußwortlei tungen 523 erzielt. Da die Dicke HB der Siliziumoxid schicht 524 in dem Peripherieschaltungsgebiet kleiner als die Dicke HA der Nebenschlußwortleitungen 523 ist, ist die Tiefe des Kontaktlochs 529 klein und die Zeit zur Bildung des Kontaktlochs 529 verkürzt.

Obwohl die Siliziumoxidschicht 524 durch CVD unter Verwendung von Silan und Wasserstoffperoxid als unaufbe reitetes substanzbildendes Gas in dieser Ausführungsform gebildet wird, kann die Siliziumoxidschicht 524 durch CVD unter Verwendung von entweder Disilan und Wasserstoffper oxid oder einer organischen Siliziumverbindung, welche ei ne organische Gruppe (eine Alkylgruppe), beispielsweise TEOS und Wasserstoffperoxid als unaufbereitetes substanzbildendes Gas enthält, auf dieselbe Weise wie bei den vorhergehenden Ausführungsformen gebildet werden.

Obwohl lediglich die Siliziumoxidschicht 524 durch CVD unter Verwendung einer Gasmischung gebildet wird, welche sich aus einem Siliziumatome enthaltenen Gas und Wasserstoffperoxid als unaufbereitetes substanzbildendes Gas zusammensetzt, kann die Zwischenschichtisolierungsschicht 522 ebenfalls unter Verwendung dieses Verfahrens gebildet werden, so daß die Schichtdicke der Zwischenschichtisolierungsschicht 522 in dem Peripherieschaltungsgebiet 525 um wenigstens 50% der Stufendifferenz der Zellenplatte 518c in dem Speicherzel lenanordnungsgebiet 527 (Schicht 522a mit einer Dicke von HB′ entsprechend Fig. 14) kleiner ist. Diese Schichtdicke ist in einem Gebiet wie dem Elementeisolierungsgebiet 504 vorhanden, an welchem kein Element gebildet ist.

Des weiteren kann die Zwischenschichtisolierungs schicht 517 durch CVD unter Verwendung einer Gasmischung gebildet werden, welche sich aus einem Siliziumatome ent haltenden Gas und Wasserstoffperoxid zusammensetzt, so daß die Schichtdicke der Zwischenschichtisolierungsschicht 517 in dem Peripherieschaltungsgebiet 527 wenigstens 50% der Stufendifferenz der Bitleitung 515 in dem Speicherzellen anordnungsgebiet 525 beträgt. Diese Schichtdicke ist in einem Gebiet wie dem Elementeisolierungsgebiet 504 vorhan den, an welchem kein Element gebildet ist.

Die Zwischenschichtisolierungsschicht 514 kann eben falls durch CVD unter Verwendung einer Gasmischung gebil det werden, welche sich aus einem Siliziumatome enthal tenden Gas und Wasserstoffperoxid zusammensetzt, so daß die Schichtdicke der Zwischenschichtisolierungsschicht 514 in dem Peripherieschaltungsgebiet 527 wenigstens 50% der Stufendifferenz der Wortleitungen oder der Gateelektroden 505e, 506, 508 in dem Speicherzellenanordnungsgebiet 525 beträgt. Diese Schichtdicke ist in einem Gebiet wie dem Elementeisolierungsgebiet 504 vorhanden, an welchem kein Element gebildet ist.

Vorstehend wurde ein Halbleiterbauelement und ein Ver fahren zu dessen Herstellung offenbart. Eine Siliziumoxid schicht wird auf einer Leiter- bzw. Verdrahtungsanordnung durch CVD unter Verwendung einer Gasmischung gebildet, wel che sich aus einem Siliziumatome enthaltenden Gas und Was serstoffperoxid zusammensetzt, wobei die Dicke der Silizi umoxidschicht in dem Gebiet abgesondert von der Verdrah tungsanordnung auf wenigstens 50% der Verdrahtungsdicke ge bildet wird. Es wird eine Ebenheit bzw. Planarisierung der Siliziumoxidschicht über dem Verdrahtungsanordnungsgebiet erzielt.

Claims

1. Halbleiterbauelement mit:
einer Mehrzahl von leitenden Teilen (523), welche auf einem ersten Gebiet (525) eines Halbleitersubstrats gebil det sind und eine vorgeschriebene Dicke (HA) besitzen; und
einer Siliziumoxidschicht (524), welche auf dem ersten Gebiet, auf welchem die leitenden Teile gebildet sind, auf einem zweiten Gebiet (526) des Halbleitersubstrats, welches das erste Gebiet umgibt, und auf einem dritten Gebiet (527) des Halbleitersubstrats, welches das zweite Gebiet umgibt, gebildet ist;
wobei die Dicke der Siliziumoxidschicht in dem zweiten Gebiet proportional zu dem Abstand von dem ersten Gebiet graduell kleiner wird, die Siliziumoxidschicht in dem drit ten Gebiet eben ist und die Dicke (HB) der Siliziumoxid schicht in dem dritten Gebiet wenigstens 50% der vorge schriebenen Dicke beträgt.

2. Halbleiterbauelement nach Anspruch 1, dadurch gekenn zeichnet, daß die Siliziumoxidschicht (524) unter Verwen dung einer Gasmischung gebildet ist, welche sich aus einem Siliziumatome enthaltenden Gas und Wasserstoffperoxid zu sammensetzt.

3. Halbleiterbauelement mit:
einem Halbleitersubstrat;
einer Isolierungsschicht (522), welche auf dem Substrat gebildet ist;
einer Mehrzahl von Leitern (523), welche voneinander um einen vorgeschriebenen Abstand auf der Isolierungsschicht (522) getrennt sind und eine vorgeschriebene Dicke (HA) be sitzen; und
einer Siliziumoxidschicht (524), welche aufeinanderfol gend auf einem Gebiet (525) der Isolierungsschicht, auf welchem die Leiter gebildet sind, auf einem zweiten Gebiet (526) der Isolierungsschicht, welches das erste Gebiet um gibt, und auf einem dritten Gebiet (527) der Isolierungs schicht, welches das zweite Gebiet umgibt, gebildet ist;
wobei die Dicke der Siliziumoxidschicht (524) in dem zweiten Gebiet proportional zu dem Abstand von dem ersten Gebiet graduell kleiner wird, die Siliziumoxidschicht in dem dritten Gebiet eben ist und die Dicke (HB) der Siliziumoxidschicht in dem dritten Gebiet wenigstens 50% der vorgeschriebenen Dicke beträgt.

4. Halbleiterbauelement nach Anspruch 3, dadurch gekenn zeichnet, daß die Siliziumoxidschicht (524) unter Verwen dung einer Gasmischung gebildet ist, welche sich aus einem Siliziumatome enthaltenden Gas und Wasserstoffperoxid zu sammensetzt.

5. Halbleiterbauelement mit:
einem Halbleitersubstrat;
einer Isolierungsschicht (517), welche auf dem Substrat gebildet ist;
einer Mehrzahl von Kondensatoren (518), welche eine un ebene Zellenplatte (518c) mit einer vorgeschriebenen Stu fenhöhe aufweisen und auf der Isolierungsschicht gebildet sind; und
einer ersten Siliziumoxidschicht (522), welche aufein anderfolgend auf einem ersten Gebiet der Isolierungs schicht, auf welchem die Kondensatoren gebildet sind, auf einem zweiten Gebiet der Isolierungsschicht, welches das erste Gebiet umgibt, und auf einem dritten Gebiet der Isolierungsschicht, welches das zweite Gebiet umgibt, gebildet ist;
wobei die Dicke der ersten Siliziumoxidschicht (522) in dem zweiten Gebiet proportional zu dem Abstand von dem er sten Gebiet graduell kleiner wird, die erste Siliziumoxid schicht in dem dritten Gebiet eben ist, und die Dicke (HB) der ersten Siliziumoxidschicht in dem dritten Gebiet wenig stens 50% der Stufenhöhe der Zellenplatte beträgt.

6. Halbleiterbauelement nach Anspruch 5, dadurch gekenn zeichnet, daß die erste Siliziumoxidschicht (522) durch Verwendung einer Gasmischung gebildet ist, welche sich aus einem Siliziumatome enthaltenden Gas und Wasserstoffperoxid zusammensetzt.

7. Halbleiterbauelement mit:
einem Halbleitersubstrat;
einer Isolierungsschicht (514), welche auf dem Substrat gebildet ist;
einer Mehrzahl von Bitleitungsdrähten (515) einer Spei cherzellenanordnung, welche auf der Isolierungsschicht (514) gebildet sind und eine vorgeschriebene Stufendicke besitzen, und
eine erste Siliziumoxidschicht (517), welche aufeinan derfolgend auf einem ersten Gebiet der Isolierungsschicht, auf welchem die Bitleitungsdrähte gebildet sind, auf einem zweiten Gebiet der Isolierungsschicht, welches das erste Gebiet umgibt, und auf einem dritten Gebiet der Isolierungsschicht, welches das zweite Gebiet umgibt, gebildet ist;
wobei die Dicke der ersten Siliziumoxidschicht in dem zweiten Gebiet proportional zu dem Abstand von dem ersten Gebiet graduell kleiner wird, die erste Siliziumoxidschicht in dem dritten Gebiet eben ist und die Dicke der ersten Si liziumoxidschicht in dem dritten Gebiet wenigstens 50% der Stufendicke der Bitleitungsdrähte beträgt.

8. Halbleiterbauelement nach Anspruch 7, gekennzeichnet durch
eine Mehrzahl von Kondensatoren mit unebener Zellen platte mit einer vorbestimmten Stufenhöhe, die auf der er sten Siliziumoxidschicht (522) in dem ersten Gebiet gebil det sind; und
eine zweite Siliziumoxidschicht (517), welche aufeinan derfolgend über den Kondensatoren und den ersten, zweiten und dritten Gebieten der Isolierungsschicht gebildet ist;
wobei die Dicke der zweiten Siliziumoxidschicht (517) in dem zweiten Gebiet proportional zu dem Abstand von dem ersten Gebiet graduell kleiner wird, die zweite Silizi umoxidschicht in dem dritten Gebiet eben ist und die Dicke (HB) der zweiten Siliziumoxidschicht (517) in dem dritten Gebiet wenigstens 50% der Stufenhöhe der Zellenplatte be trägt.

9. Halbleiterbauelement nach Anspruch 8, gekennzeichnet durch
eine Mehrzahl von Leitern, welche auf der zweiten Sili ziumoxidschicht (517) in dem ersten Gebiet gebildet sind und eine vorgeschriebene Dicke besitzen; und
eine dritte Siliziumoxidschicht (524), welche aufeinan derfolgend über den Leitern und über den ersten, zweiten und dritten Gebieten der Isolierungsschichten gebildet ist;
wobei die Dicke der dritten Siliziumoxidschicht (524) in dem zweiten Gebiet proportional zu dem Abstand von dem ersten Gebiet graduell kleiner wird, die dritte Silizi umoxidschicht in dem dritten Gebiet eben ist und die Dicke (HB) der dritten Siliziumoxidschicht in dem dritten Gebiet wenigstens 50% der vorgeschriebenen Dicke beträgt.

10. Halbleiterbauelement nach Anspruch 9, dadurch gekenn zeichnet, daß die erste Oxidschicht (522), die zweite Oxid schicht (517) und die dritte Oxidschicht (524) durch Ver wendung einer Gasmischung gebildet sind, welche sich aus einem Siliziumatome enthaltenden Gas und Wasserstoffperoxid zusammensetzt.

11. Halbleiterbauelement nach Anspruch 9, dadurch gekenn zeichnet, daß wenigstens eine der ersten Siliziumoxid schicht (522), der zweiten Siliziumoxidschicht (517) und der dritten Siliziumoxidschicht (524) eine Dicke in dem dritten Gebiet von wenigstens der Hälfte der vorgeschriebe nen Stufendicke, der vorgeschriebenen Stufenhöhe oder der vorgeschriebenen Dicke besitzt.

12. Verfahren zur Herstellung eines Halbleiterbauelements, mit den Schritten:
Bilden einer Mehrzahl von Leitern mit einer vorge schriebenen Dicke auf einem ersten Gebiet (525) eines Halb leitersubstrats; und
Bilden einer Siliziumoxidschicht (524) auf dem ersten Gebiet des Halbleitersubstrats, auf einem zweiten Gebiet (526) des Halbleitersubstrats, welches das erste Gebiet um gibt, und auf einem dritten Gebiet (527) des Halbleiter substrats, welches das zweite Gebiet umgibt, durch chemi sche Aufdampfung unter Verwendung einer Gasmischung, welche sich aus einem Siliziumatome enthaltenden Gas und Wasser stoffperoxid zusammensetzt, wobei die Dicke der Silizi umoxidschicht in dem zweiten Gebiet proportional zu dem Ab stand von dem ersten Gebiet graduell kleiner wird, die Si liziumoxidschicht in dem dritten Gebiet eben ist und die Dicke der Siliziumoxidschicht in dem dritten Gebiet wenig stens 50% der Dicke der Leiter beträgt.

13. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 12, dadurch gekennzeichnet, daß die Gasmischung sich aus Silan und Wasserstoffperoxid zusammensetzt.

14. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 12, dadurch gekennzeichnet, daß die Gasmischung sich aus Disilan und Wasserstoffperoxid zusammensetzt.

15. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 12, dadurch gekennzeichnet, daß die Gasmischung sich aus einer organischen Siliziumver bindung, welche eine einer organischen Gruppe und einer Al kylgruppe enthält, und Wasserstoffperoxid zusammensetzt.

16. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 15, dadurch gekennzeichnet, daß die organische Siliziumverbindung Tetraethylorthosili kat ist.

17. Verfahren zur Herstellung eines Halbleiterbauelements, mit den Schritten:
Bilden einer Isolierungsschicht auf einem Halbleiter substrat;
Bilden einer Mehrzahl von Bitleitungen (525), welche eine vorgeschriebene Stufendicke besitzen, auf einem ersten Gebiet (525) der Isolierungsschicht; und
Bilden einer ersten Siliziumoxidschicht auf dem ersten Gebiet des Halbleitersubstrats und über den Bitleitungen (515), auf einem zweiten Gebiet (526) des Halbleiter substrats, welches das erste Gebiet umgibt, und auf einem dritten Gebiet (527) des Halbleitersubstrats, welches das zweite Gebiet umgibt, durch chemische Aufdampfung unter Verwendung einer Gasmischung, welche sich aus einem Silizi umatome enthaltenden Gas und Wasserstoffperoxid zusammen setzt;
wobei die Dicke der ersten Siliziumoxidschicht (517) in dem zweiten Gebiet proportional zu dem Abstand von dem er sten Gebiet graduell kleiner wird, die erste Siliziumoxid schicht in dem dritten Gebiet eben ist und die Dicke der ersten Siliziumoxidschicht in dem dritten Gebiet wenigstens 50% der vorgeschriebenen Dicke beträgt.

18. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 17, gekennzeichnet durch die Schritte:
Bilden einer Mehrzahl von Kondensatoren (518), welche jeweils eine unebene Zellenplatte, mit einer vorgeschrieben nen Stufenhöhe besitzen, auf der ersten Siliziumoxidschicht in dem ersten Gebiet des Halbleitersubstrats; und
Bilden einer zweiten Siliziumoxidschicht (522) über den Kondensatoren und über den ersten, den zweiten und den dritten Gebieten des Halbleitersubstrats durch chemische Aufdampfung unter Verwendung der Gasmischung;
wobei die Dicke der zweiten Siliziumoxidschicht (522) in dem zweiten Gebiet proportional zu dem Abstand von dem ersten Gebiet graduell kleiner wird, die zweite Silizi umoxidschicht in dem dritten Gebiet eben ist und die Dicke der zweiten Siliziumoxidschicht in dem dritten Gebiet we nigstens 50% der Stufenhöhe beträgt.

19. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 18, gekennzeichnet durch die Schritte:
Bilden einer Mehrzahl von Leitern (523), welche eine vorgeschriebene Dicke besitzen, auf der zweiten Silizi umoxidschicht in dem ersten Gebiet des Halbleitersubstrats; und
Bilden einer dritten Siliziumoxidschicht (524) über den Leitern und über den ersten, den zweiten und den dritten Gebieten des Halbleitersubstrats durch chemische Aufdamp fung unter Verwendung der Gasmischung;
wobei die Dicke der dritten Siliziumoxidschicht (524) in dem zweiten Gebiet proportional zu dem Abstand von dem ersten Gebiet graduell kleiner wird, die dritte Silizi umoxidschicht in dem dritten Gebiet eben ist und die Dicke der dritten Siliziumoxidschicht in dem dritten Gebiet we nigstens 50% der vorgeschriebenen Dicke beträgt.

20. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 19, gekennzeichnet durch den Schritt:
Bilden wenigstens einer Schicht der ersten Silizium oxidschicht (522), der zweiten Siliziumoxidschicht (517) und der dritten Siliziumoxidschicht (524) auf wenigstens die Hälfte der vorgeschriebenen Stufendicke, der vorge schriebenen Stufenhöhe oder der vorgeschriebenen Dicke.