DE19531653C2

DE19531653C2 - Einchip-Mikroprozessor mit eingebauter Selbsttestfunktion

Info

Publication number: DE19531653C2
Application number: DE19531653A
Authority: DE
Inventors: Hiroyuki Matsumoto
Original assignee: Renesas Design Corp; Mitsubishi Electric Corp
Current assignee: Renesas Design Corp; Mitsubishi Electric Corp
Priority date: 1994-11-15
Filing date: 1995-08-29
Publication date: 1998-02-19
Anticipated expiration: 2015-08-30
Also published as: KR100227019B1; KR960018891A; US5657330A; JPH08137824A; DE19531653A1

Description

Die vorliegende Erfindung betrifft einen Einchip-Mikroprozes sor nach dem Oberbegriff der Ansprüche 1 oder 2, der eine eingebaute Selbsttestfunktion umfaßt, wodurch der Einchip-Mikroprozessor testet, ob die eingebauten internen Schaltungen des Einchip-Mikroprozessors normal oder defekt sind.

Ein Einchip-Mikroprozessor nach dem Oberbegriff des Anspruchs 1 oder 2 ist aus der US 5 157 781 bekannt.

Bei einem herkömmlichen Einchip-Mikroprozessor mit eingebauter Selbsttestfunktion kann ein Test, der bestimmte ob der Prozes sor normal funktioniert oder nicht, nur zum Testen des Ein chip-Mikroprozessors unter Verwendung einer Testvorrichtung vor dem Anbringen des Einchip-Mikroprozessors auf der Leiter platte verwendet werden, selbst wenn die Selbsttestfunktion im Mikroprozessor eingebaut ist. Wenn der Einchip-Mikroprozessor einmal angebracht ist, dann muß im System der Leiterplatte, auf der der Mikroprozessor angebracht ist, zunächst ein ab normer betrieb ermittelt werden, um Fehler in oder einen fehlerhaften Betrieb in dem Mikroprozessor zu bestätigen.

Fig. 19 ist eine Blockdarstellung einer Schaltung für einen ex ternen Ausgang eines herkömmlichen Einchip-Mikroprozessors. Wie in Fig. 19 gezeigt, geht das Ausgangssignal aus einem Punktionsmodul 110 durch einen Inverter 111 hindurch direkt in einen einen p-Kanal-MOS-FET 24 und einen n-Kanal-MOS-FET 25 umfassenden Puffer für den externen Ausgang, aus welchem das Signal durch einen Anschluß für den externen Ausgang ausgege ben wird.

Bei einem so gebildeten herkömmlichen Einchip-Mikroprozessor ist jedoch an die externe(n) elektronische(n) Einrichtung(en), die mit dem Anschluß für den externen Ausgang verbunden ist (sind), eine Signaländerung gelegt, wenn das Signal des ex ternen Ausgangs des Einchip-Mikroprozessors unter Verwendung der Leerlaufzeit eines betriebenen auf einer Leiterplatte an gebrachten Einchip-Mikroprozessors, d. h. unter Verwendung der Zeit, in welcher der auf der Leiterplatte angebrachte Einchip- Mikroprozessor nicht mit anderen externen Einrichtungen wäh rend des Mikroprozessorbetriebs wechselwirken muß, getestet wird. Im Ergebnis kann selbst während der Leerlaufzeit des Einchip-Mikroprozessors ein Selbsttesten nicht ausgeführt wer den; ist das Bestimmen einer Wechselbeziehung zwischen ver schiedenen Signalen mit einem hinzugefügten Zeitfaktor und ein ähnlich genaues Testen von auf einer Leiterplatte angebrachten Einchip-Mikroprozessoren nicht mögliche ist das Ermitteln eines Bruchs oder von Defekten in Einchip-Mikroprozessoren nach dem Anbringen auf der Leiterplatte schwierig, und daher ist es schwierig und zeitaufwendig, sowohl die Stelle als auch die Ursache von Fehlern oder Defekten in einem Einchip-Mikro prozessor genau zu bestimmen.

Daher ist es Aufgabe der vorliegenden Erfindung, einen Einchip- Mikroprozessor vorzusehen, der zum Ausführen eines Selbsttestbe triebs in der Lage ist, während er auf einer Leiterplatte ange bracht ist, ohne irgendwelche mit ihm verbundene externe elektro nische Baugruppen nachteilig zu beeinflussen.

Diese Aufgabe wird gelöst durch einen Einchip-Mikroprozessor nach Anspruch 1 oder 2.

Der Einchip-Mikroprozessor kann eine interne Beschädigung und interne Defekte schnell ermitteln, nachdem er auf einer Leiter platte angebracht wurde.

Ausgestaltungen der Erfindung sind in den Unteransprüchen angege ben.

Weitere Merkmale und Vorteile von Ausführungsbeispielen der Er findung ergeben sich aus der folgenden Beschreibung von Ausfüh rungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild eines Einchip-Mikroprozes sors mit eingebauter Selbsttestfunktion gemäß der ersten Ausführungsform der Erfindung;

Fig. 2 ein Flußdiagramm des Testmodusbetriebs eines Einchip-Mikroprozessors gemäß der ersten Aus führungsform der Erfindung;

Fig. 3 eine schematische Darstellung der Schaltungen zum Halten des externen Ausgangs und der Puffer für den externen Ausgang, welche in Fig. 1 gezeigt sind;

Fig. 4 eine schematische Darstellung des in Fig. 1 gezeigten Testmoduseintrittsregisters;

Fig. 5 ein Blockschaltbild einer Einrichtung zum Testen der Ausgangszeitgeber in einem Einchip- Mikroprozessor gemäß der ersten Ausführungsform der Erfindung;

Fig. 6 ein Blockschaltbild der in Fig. 5 gezeigten Teststeuerschaltung;

Fig. 7 ein Blockschaltbild eines Einchip-Mikroprozes sors mit eingebauter Selbsttestfunktion gemäß einem alternativen Aufbau der ersten Ausfüh rungsform der Erfindung;

Fig. 8 ein Blockschaltbild des in Fig. 7 gezeigten Eingangssignalgenerators;

Fig. 9 eine Timing-Darstellung, welche ein Beispiel der in Fig. 8 gezeigten Test-ROM-Ausgangsdaten und den entsprechenden aus dem ROM-Ausgangs konverter erwarteten Ausgang bei dieser ersten Ausführungsform der Erfindung darstellt;

Fig. 10 ein Blockschaltbild einer Einrichtung zum Testen der Ausgangszeitgeber in einem Einchip- Mikroprozessor gemäß dem alternativen Aufbau der ersten Ausführungsform der Erfindung, wel cher in Fig. 7 gezeigt ist;

Fig. 11 ein Blockschaltbild eines Einchip-Mikroprozes sors mit eingebauter Selbsttestfunktion gemäß der zweiten Ausführungsform der Erfindung;

Fig. 12 eine schematische Darstellung der Schaltung zum Unterbrechen des externen I/O, des Puffers für den externen Ausgang und des Puffers für den externen Eingang, welche in Fig. 11 gezeigt sind;

Fig. 13 ein Flußdiagramm des Testmodusbetriebs der in Fig. 12 dargestellten Schaltungseinrichtung;

Fig. 14 eine schematische Darstellung des I/O-Ports 71, der Schaltung zum Unterbrechen des externen I/O 72 und des Puffers für den externen I/O 73, welche in Fig. 11 gezeigt sind;

Fig. 15 ein Flußdiagramm des Testmodusbetriebs der in Fig. 14 dargestellten Schaltungseinrichtung;

Fig. 16 ein Blockschaltbild eines Einchip-Mikroprozes sors mit eingebauter Selbsttestfunktion gemäß der dritten Ausführungsform der Erfindung;

Fig. 17 eine schematische Darstellung des in Fig. 16 gezeigten Testmoduseintrittsregisters 100;

Fig. 18 eine Timing-Darstellung der Signale, die durch die in Fig. 17 gezeigte Schaltungseinrichtung fließen; und

Fig. 19 ein Blockschaltbild der Schaltung für den ex ternen Ausgang eines herkömmlichen Einchip- Mikroprozessors.

Die bevorzugten Ausführungsformen eines Einchip-Mikroprozes sors mit eingebauter Selbsttestfunktion gemäß der Erfindung werden nachstehend unter Bezugnahme auf die beigefügten Figuren beschrieben.

Die erste Ausführungsform

Fig. 1 ist ein Blockschaltbild eines Einchip-Mikroprozessors mit eingebauter Selbsttestfunktion gemäß der nachstehend be schriebenen ersten Ausführungsform der Erfindung.

Unter Bezugnahme auf Fig. 1 umfaßt ein Einchip-Mikroprozessor 1 dieser Ausführungsform eine Zentralverarbeitungseinheit (CPU) 2, die den Betrieb sowohl im Normalbetriebsmodus als auch im Testmodus, in dem ein selbstdiagnostischer Test ausge führt wird, steuert; einen ROM 3 zum Speichern von im Normal- und im Testmodus verwendeten Betriebsprogrammen und einen RAM 4. Der RAM 4 wird während des Normalbetriebsmodus als System speicher und dazu verwendet, um Registerwerte der CPU 2 und eines Zieltestmoduls zu speichern und zu sichern, wenn aus dem Normalbetriebsmodus der Testmodus ausgewählt wird, und um die Re gisterwerte der CPU 2 und des Zieltestmoduls wiederherzustel len, wenn aus dem Testmodus der Normalbetriebsmodus wiederauf genommen wird.

Der Einchip-Mikroprozessor 1 umfaßt ferner einen Ausgangsmodul 51 der einen Ausgangszeitgeber enthält; einen Datenbus 6; einen Ausgangsport 7; ein Testmoduseintrittsregister 8, wel ches das Register zum Festsetzen des Normalbetriebsmodus oder des Testmodus ist und als Testmodussignal-Ausgangseinrichtung der Ansprüche funktioniert; eine als Schaltung zum Halten des externen Ausgangs der Ansprüche funktionierende Halteschaltung für den externen Ausgang 9, welche den Zustand des in eine ex terne Einrichtung durch den Ausgangsport 7 ausgegebenen Aus gangssignals während des Testmodus auf der Grundlage des augenblicklichen Zustands des Testmoduseintrittsregisters 8 hält; und einen Puffer für den externen Ausgang 10, welcher die Ausgangssignale der Halteschaltung für den externen Aus gang 9 in eine externe Einrichtung durch Anschlüsse für den externen Ausgang 11 ausgibt.

Es ist zu bemerken, daß die Halteschaltung für den externen Ausgang 9 und der Puffer für den externen Ausgang 10 so kombi niert sind, daß sie als Einrichtung für den externen Ausgang der Ansprüche funktionieren und daß der Ausgangsport 7, die Halteschaltung für den externen Ausgang 9 und der Puffer für den externen Ausgang 10 einzeln angeordnet sind, wobei deren Anzahl der Anzahl von Anschlüssen für den externen Ausgang 11 jeweils gleich ist.

Der Einchip-Mikroprozessor 1 dieser Ausführungsform umfaßt ferner eine Halteschaltung für den externen Ausgang 12, welche den Zustand des Ausgangssignals aus dem Ausgangsmodul 5 wäh rend des Testmodus auf der Grundlage des augenblicklichen Zu stands des Testmoduseintrittsregisters 8 hält; einen Puffer für den externen Ausgang 13, welcher die Ausgangssignale der Halteschaltung für den externen Ausgang 12 in eine externe Einrichtung durch einen Anschluß für den externen Ausgang 14 ausgibt; einen Eingangsmodul 15, der einen Eingangszeitgeber enthält; und eine als Einrichtung zum Unterbrechen des ex ternen Anschlusses der Ansprüche funktionierende Schaltung zum Unterbrechen des externen Eingangs 16, welche ein externes Eingangssignal unterbricht, so daß das externe Eingangssignal in den Eingangsmodul 15 durch den Puffer für den externen Ein gang 17 aus einem Anschluß für den externen Eingang 18 während des Testmodus auf der Grundlage des augenblicklichen Zustands des Testmoduseintrittsregisters 8 nicht eingegeben wird.

Die CPU 2, der ROM 3, der RAM 4, der Ausgangsmodul 5, der Aus gangsport 7, das Testmoduseintrittsregister 8 und der Ein gangsmodul 15 sind mit dem Datenbus 6 gemeinsam verbunden. Der Ausgangsport 7 ist mit der Halteschaltung für den externen Ausgang 9 verbunden, welche ferner mit den Anschlüssen für den externen Ausgang 11 durch den Puffer für den externen Ausgang 10 verbunden ist. Der Ausgangsmodul 5 ist ferner mit der Halteschaltung für den externen Ausgang 12 verbunden, welche mit dem Anschluß für den externen Ausgang 14 durch den Puffer für den externen Ausgang 13 verbunden ist. Das Testmodusein trittsregister 8 ist mit den Halteschaltungen für den externen Ausgang 9 und 12 und mit der Schaltung zum Unterbrechen des externen Eingangs 16 verbunden. Der Eingangsmodul 15 ist mit der Schaltung zum Unterbrechen des externen Eingangs 16 ver bunden, welche ferner mit dem Anschluß für den externen Ein gang 18 durch den Puffer für den externen Eingang 17 verbunden ist.

In dem so gebildeten Einchip-Mikroprozessor 1 setzt die CPU 2 das Testmoduseintrittsregister 8 während des Normalbetriebs modus zurück. Im Ergebnis sind die Ausgangssignalhaltefunktion der Halteschaltungen für den externen Ausgang 9 und 12 und die Eingangssignalunterbrechungsfunktion der Schaltung zum Unter brechen des externen Eingangs 16 nicht in Betrieb; werden durch die entsprechenden Halteschaltungen für den externen Ausgang 9 und die Puffer für den externen Ausgang 10 aus den Anschlüssen für den externen Ausgang 11 und 14 die Ausgangs signale aus dem Ausgangsmodul 5 und dem Ausgangsport 7 ausge geben und wird durch den Puffer für den externen Eingang 17 und die Schaltung zum Unterbrechen des externen Eingangs 16 in den Eingangsmodul 15 das externe Eingangssignal aus dem An schluß für den externen Eingang 18 eingegeben.

Die CPU 2 schaltet aus dem Normalbetriebsmodus in einen Test modus durch Festsetzen des Testmoduseintrittsregisters 8 gemäß einem vorbestimmten Steuerprogramm, das in dem ROM 3 gespei chert ist. Um den Testmodus einzunehmen, kann die CPU 2 zum Beispiel das Testmoduseintrittsregister 8 während einer Normalbetriebsmodus-Leerlaufzeit festsetzen, wenn eine Wechselwirkung mit externen Einrichtungen nicht erforderlich ist, und dann das auch im ROM 3 gespeicherte Testmodusprogramm ausführen, um den Betrieb im Testmodus zu steuern.

Wenn der Betriebsmodus aus dem Normalbetriebsmodus in den Testmodus geändert wird, dann speichert und sichert die CPU 2 die Registerwerte für die CPU 2 und den selbstzutestenden Modul in dem RAM 4. Durch Festsetzen des Testmoduseintrittsre gisters 8 halten die entsprechenden Halteschaltungen für den externen Ausgang 9 und 12 den Zustand der Ausgangssignale aus dem Ausgangsport 7 bzw. dem Ausgangsmodul 5 und werden aus den entsprechenden Anschlüssen für den externen Ausgang 11 und 14 durch die Puffer für den externen Ausgang 10 und 13 die gehal tenen Ausgangssignale ausgegeben. Die Schaltung zum Unterbre chen des externen Eingangs 16 unterbricht auch ein durch den Puffer des externen Eingangs 17 aus dem Anschluß für den ex ternen Eingang 18 eingegebenes Signal, um zu verhindern, daß das Signal in den Eingangsmodul 15 eingegeben wird.

Wenn der selbstdiagnostische Test beendet und das Testmodus eintrittsregister 8 zurückgesetzt ist, wobei es somit aus dem Testmodus- in den Normalbetriebsmodus-Betrieb schaltet, dann stellt die CPU 2 die in dem RAM 4 gespeicherten Registerwerte für die CPU 2 und den selbstzutestenden Modul in den entspre chenden Registern wieder her; und die Halteschaltungen für den externen Ausgang 9 und 12 widerrufen den Haltezustand der Aus gangssignale aus dem Ausgangsport 7 und dem Ausgangsmodul 5 und geben die Ausgangssignale aus dem Ausgangsport 7 und dem Ausgangsmodul 5 durch die Puffer für den externen Ausgang 10 und 13 direkt aus den Anschlüssen für den externen Ausgang 11 und 14 aus. Die Schaltung zum Unterbrechen des externen Ein gangs 16 widerruft auch die Unterbrechung des externen Ein gangssignals, das durch den Puffer für den externen Eingang 17 aus dem Anschluß für den externen Eingang 18 eingegeben ist, wodurch sie ermöglicht, daß das externe Eingangssignal in den Eingangsmodul 15 eingegeben wird.

Der Testmodusbetrieb des in Fig. 1 gezeigten Einchip-Mikro prozessors 1 wird wird nachstehend unter Bezugnahme auf das in Fig. 2 dargestellte Flußdiagramm beschrieben.

Um einen Testmodusbetrieb auszuführen, setzt die CPU 2 zu nächst das Testmoduseintrittsregister 8 bei einem Schritt S1, springt sie zu jener ROM-Adresse, aus welcher das Testmodus programm in dem ROM 3 gespeichert ist (Schritt S2), und führt sie dann das Testmodusprogramm ab einem Schritt S3 aus.

Bei dem Schritt S3 sichert die CPU 2 die Registerwerte der CPU 2 und des Zieltestmoduls in dem RAM 4, und dann initialisiert sie in einem Schritt S4 einen Indexzähler i auf 1. Der Index zähler i wird dazu verwendet, um die Indexnummern zu zählen, welche jedem Zieltestmodul als Mittel zum Bestimmen, ob jeder der Zieltestmodule getestet worden ist, zugewiesen sind.

Bei einem Schritt S5 prüft die CPU 2 den Betrieb des dem augenblicklichen Wert des Indexzählers i entsprechenden Ziel testmoduls i. In diesem Beispiel ist der Wert des Indexzählers i 1, und daher wird der Zieltestmodul 1 getestet. Wenn der Testmodul normal in Betrieb ist (der Schritt S5 liefert ein JA), dann wird bei einem Schritt S6 der Indexzähler i vergrö ßert. Wenn während des Testens des Betriebs des Zielmoduls ein Fehler vorkommt und der Schritt S5 daher NEIN liefert, dann verzweigt der Ablauf in eine Fehlerbehandlungsroutine eines Schrittes S7. Nach einem Ausführen der Fehlerbehandlungs routine kehrt der Ablauf in die Hauptschleife zurück und wird im Schritt S6 der Indexzähler i vergrößert.

Es ist zu bemerken, daß bei dem Schritt S7 irgendeine von ver schiedenen bekannten Fehlerbehandlungsroutinen ausgeführt wer den kann und ihre weitere Beschreibung daher nachstehend weg gelassen ist.

Bei einem Schritt S8 bestimmt die CPU 2, ob der augenblickli che Wert des Indexzählers i ebensogroß wie ein vorbestimmter Wert A ist, welcher ein Wert ist, der dem letzten zu testenden Modul entspricht und daher anzeigt, daß alle Testmodule ge testet worden sind, wenn i = A ist. Wenn i = A ist (der Schritt S8 liefert ein JA), dann werden aus dem RAM 4 die Re gisterwerte der CPU 2 und des Zieltestmoduls gelesen und in den entsprechenden Registern wiederhergestellt. Das Testmodus eintrittsregister 8 wird dann bei einem Schritt S10 zurückge setzt, und die Prozedur endet.

Wenn bei dem Schritt S8 i < A und daher ein NEIN geliefert wird, dann führt der Ablauf in einer Schleife zurück zu dem Schritt S5, um den nächsten Modul zu testen. Diese Schleife ab dem Schritt S5 bis zu dem Schritt S8 wiederholt sich solange, bis alle Module getestet worden sind.

Der spezielle Schaltungsaufbau der im Blockschaltbild der Fig. 1 gezeigten Funktionsblöcke wird nachstehend beschrieben. Fig. 3 ist eine schematische Darstellung der Halteschaltungen für den externen Ausgang 9 und 12 und der Puffer für den ex ternen Ausgang 10 und 13, welche in Fig. 1 gezeigt sind. Die se werden nachstehend unter Bezugnahme auf die Halteschaltung für den externen Ausgang 9 und den Puffer für den externen Ausgang 10 beschrieben.

In Fig. 3 ist der Ausgang eines ersten Inverters 21 mit dem Eingang eines Transfergates 20 verbunden, welche eine Reihen schaltung bilden, und der Ausgang eines zweiten Inverters 22 ist mit ihm in Reihe geschaltet: Der Ausgang des zweiten In verters 22 ist mit dem Eingang des ersten Inverters 21 verbun den, und der Eingang des zweiten Inverters 22 ist mit dem Aus gang des Transfergates 20 verbunden. Der Ausgang eines anderen Transfergates 23 ist auch mit der Verbindung zwischen dem Transfergate 20 und dem zweiten Inverter 22 verbunden.

Das aus dem Testmoduseintrittsregister 8 ausgegebene pegelin vertierte Signal wird in den einen Steuersignaleingang 20a des einen Transfergates 20 und in den einen Steuersignaleingang 23b des anderen Transfergates 23 eingegeben; das Ausgangssi gnal aus dem Testmoduseintrittsregister 8 wird in den anderen Steuersignaleingang 20b des einen Transfergates 20 und in den anderen Steuersignaleingang 23a des anderen Transfergates 23 direkt eingegeben.

Es wird bemerkt, daß der Eingang des Transfergates 23 als Ein gang der Halteschaltung für den externen Ausgang 9 funktio niert und mit dem Ausgangsport 7 verbunden ist. Die Verbindung zwischen dem Eingang des einen Inverters 21 und dem Ausgang des anderen Inverters 22 funktioniert auch als Ausgang der Halteschaltung für den externen Ausgang 9 und ist mit dem Ein gang des Puffers für den externen Ausgang 10 verbunden.

Der Puffer für den externen Ausgang 10 umfaßt einen p-Kanal- MOS-FET 24 und einen n-Kanal-MOS-FET 25. Das Gate des p-Kanal- MOS-FET 24 ist mit dem Gate des n-Kanal-MOS-FET 25 verbunden, und das Source des p-Kanal-MOS-FET 24 ist mit dem Drain des n-Kanal-MOS-FET 25 verbunden. Das Drain des p-Kanal-MOS-FET 24 ist mit dem positiven DC-Anschluß (Pluspol) einer Gleichstrom- Stromversorgung verbunden, und das Source des n-Kanal-MOS-FET 25 ist geerdet.

Die Gate-Gate-Verbindung zwischen dem p-Kanal-MOS-FET 24 und dem n-Kanal-MOS-FET 25 funktioniert als Eingang in den Puffer für den externen Ausgang 10. Die Source-Drain-Verbindung zwi schen dem p-Kanal-MOS-FET 24 und dem n-Kanal-MOS-FET 25 funk tioniert als Ausgang aus dem Puffer für den externen Ausgang 10 und ist mit den Anschlüssen für den externen Ausgang 11 verbunden.

Mit diesem Aufbau wird das Testmoduseintrittsregister 8 wäh rend des Normalbetriebsmodus zurückgesetzt, wird in die Steuersignaleingänge 23a und 20b der entsprechenden Transfer gates 23 bzw. 20 ein TIEF-Signal eingegeben und wird in die entsprechenden Steuersignaleingänge 23b und 20a ein HOCH-Si gnal eingegeben, und entsprechend werden die Transfergates 20 und 23 aus- oder eingeschaltet. Im Ergebnis geht das Signal aus dem Ausgangsport 7 durch das Transfergate 23 und den In verter 22 und wird in den Puffer für den externen Ausgang 10 eingegeben, und der Puffer für den externen Ausgang 10 gibt es in die Anschlüsse für den externen Ausgang 11 aus.

Während des Testmodus ist jedoch das Testmoduseintrittsregi ster 8 gesetzt. Im Ergebnis wird in die Steuersignaleingänge 23a und 20b ein HOCH-Signal und in die Steuersignaleingänge 23b und 20a der entsprechenden Transfergates 23 bzw. 20 ein TIEF-Signal eingegeben. Im Ergebnis wird das Tranfergate 23 ausgeschaltet und das Signal aus dem Ausgangsport 7 unter brochen und wird das Transfergate 20 eingeschaltet, wobei so mit eine Verriegelungsschaltung mittels des Transfergates 20, des Inverters 21 und des Inverters 22 gebildet ist. Im Ergeb nis wird der Zustand des Signals aus dem Ausgangsport 7 un mittelbar davor, bevor das Transfergate 23 ausgeschaltet wird, durch die Verriegelungsschaltung gehalten und wird der Zustand des Signals aus dem Puffer für den externen Ausgang 10 un mittelbar davor, bevor der Testmodus eingenommen wird, auch gespeichert und aus den Anschlüssen für den externen Ausgang 11 ausgegeben.

Fig. 4 ist ein ähnliche schematische Darstellung des in Fig. 1 gezeigten Testmoduseintrittsregisters 8.

Wie in Fig. 4 gezeigt, umfaßt das Testmoduseintrittsregister 8 eine durch Reihenschaltung von zwei Invertern 30 und 31 in einer Schleife gebildete Verriegelungsschaltung und einen dritten Inverter 32, dessen Eingang mit der Verbindung zwi schen dem Ausgang des einen Inverters 30 und dem Eingang des anderen Inverters 31 in der Verriegelungsschaltung verbunden ist. Der Ausgang dieses dritten Inverters 32 bildet einen TESTMODUS-Anschluß, aus dem das Testmodussignal ausgegeben wird. Das Testmodussignal zeigt an, ob der Betriebsmodus der Normalbetriebsmodus oder der Testmodus ist; wobei bei dieser Ausführungsform während des Testmodus das Testmoduseintritts register 8 gesetzt ist (das Testmodussignal ist gesetzt).

Die Verbindung zwischen dem Eingang des einen Inverters 30 und dem Ausgang des anderen Inverters 31 ist mit dem Ausgang des Transfergates 33 verbunden, dessen Eingang mit dem Datenbus 6 verbunden ist. Der eine Steuersignaleingang 33a des Transfer gates 33 ist mit dem Eingang eines anderen Inverters 34 ver bunden, und der andere Steuersignaleingang 33b des Transfer gates 33 ist mit dem Ausgang desselben Inverters 34 verbunden. Auch verbunden mit dem Eingang diesen Inverters 34 ist der Ausgang einer NAND-Schaltung mit drei Eingängen 35.

Die drei Eingänge in der NAND-Schaltung 35 sind ein BERECHTIGUNGS-Signal, ein SCHREIB-Signal und ein DECODIER- Signal. Wenn die drei Eingänge (das BERECHTIGUNGS-, das SCHREIB- und das DECODIER-Signal) auf einem HOCH-Pegel sind, dann ist der Ausgang der NAND-Schaltung 35 auf einem TIEF- Pegel, wobei der eine Steuersignaleingang 33a des Transfer gates 33 auf einem TIEF-Pegel und der andere Steuersignalein gang 33b des Transfergates 33 auf einem HOCH-Pegel ist. Das Transfergate 33 ist daher offen, und das Signal aus dem Daten bus 6 wird durch die beiden Inverter 30 und 32 und aus dem TESTMODUS-Anschluß des Testmoduseintrittsregisters 8 als Setz signal des Testmoduseintrittsregisters 8, welches in die Steuersignaleingänge der in Fig. 3 gezeigten Transfergates 20 und 23 ausgegeben wird, ausgegeben.

Es sollte bemerkt werden, daß der Zustand des in das Test moduseintrittsregister 8 eingegebenen Signals durch die die Inverter 30 und 31 umfassende Verriegelungsschaltung gehalten wird und daß der Ausgangssignalzustand des Testmoduseintritts registers 8 daher auch gehalten wird, selbst wenn das Trans fergate 33 schließt. Ein HOCH-Signal aus dem Datenbus 6 wird in das Testmoduseintrittsregister 8 geschrieben, um das Test moduseintrittsregister 8 in den Testmodus zu setzen, und ein TIEF-Signal wird ähnlich geschrieben, um das Testmodusein trittsregister 8 in den Normalbetriebsmodus zurückzusetzen.

Das Drain eines n-Kanal-MOS-FET 36 ist mit einer Leitung ver bunden, welche den Eingang des einen Inverters 30 mit dem Aus gang des anderen Inverters 31 in der Verriegelungsschaltung verbindet; das Source von diesem n-Kanal-MOS-FET 36 ist ge erdet; und das Gate von diesem n-Kanal-MOS-FET 36 kann auf einen HOCH-Pegel gesetzt sein, und an dasselbe kann ein das Testmoduseintrittsregister 8 zurücksetzendes Rücksetzsignal gelegt sein.

Der Testmodusbetrieb des Einchip-Mikroprozessors 1 gemäß der vorstehenden ersten Ausführungsform wird nachstehend unter Verwendung eines Ausgangszeitgebers als Ausgangsmodul be schrieben. Fig. 5 ist ein Blockschaltbild einer Einrichtung zum Testen von Ausgangszeitgebern in diesem Einchip-Mikropro zessor 1.

Unter Bezugnahme auf Fig. 5 sind die Ausgangszeitgeber 40, 41 und 42 mit der CPU 2 mittels des Datenbusses 6 verbunden und mit den Anschlüssen für den externen Ausgang 14 durch die ent sprechenden Halteschaltungen für den externen Ausgang 12 und die Puffer für den externen Ausgang 13 verbunden. Die Verbin dungen zwischen den Ausgangszeitgebern 40, 41 und 42 und den Halteschaltungen für den externen Ausgang 12 sind auch mit einer Teststeuereinrichtung 43 verbunden, welche als Testein richtung zum Testen der Ausgangszeitgeber funktioniert.

Die Teststeuereinrichtung 43 ist mit einem Test-ROM 44 zum Speichern von Testmusterdaten verbunden, und der Test-ROM 44 ist ferner durch den Datenbus 6 mit der CPU 2 verbunden.

Eine Ausgangszeitgeber-Testschaltung 45 wird somit durch die Teststeuereinrichtung 43 und den Test-ROM 44 gebildet. Es wird bemerkt, daß dieser Test-ROM 44 separat von dem System-ROM 3 vorhanden ist.

Wenn das Testmoduseintrittsregister 8 in den Testmodus gesetzt ist, dann halten die Halteschaltungen für den externen Ausgang 12 die Ausgangssignale aus den entsprechenden Ausgangszeit gebern 40-42 und geben dieselben durch die Puffer für den externen Ausgang 13 in die Anschlüsse für den externen Ausgang 14 aus. Die CPU 2 gibt das Testsignal in jeden der Ausgangs zeitgeber 40-42 gemäß den im Test-ROM 44 gespeicherten Test musterdaten aus. Die Signale, die durch die Ausgangszeitgeber 40-42 in Reaktion auf die in sie eingegebenen Testsignale ausgegeben werden, werden jeweils in die Teststeuereinrichtung 43 eingegeben, welche die Eingangssignale mit den Ausgangs daten aus dem Test-ROM 44 vergleicht, um zu bestimmen, ob der Ausgangszeitgeber normal in Betrieb ist.

Der Betrieb der in Fig. 5 gezeigten Teststeuereinrichtung 43 wird nachstehend unter Bezugnahme auf ihre in Fig. 6 darge stellte schematische Darstellung beschrieben.

Die Teststeuereinrichtung 43 ist durch die Strich-Punkt-Linie in Fig. 6 angegeben und umfaßt: eine Abtastschaltung 50 zum Abtasten der Ausgangssignale aus den Ausgangszeitgebern 40-42; einen ROM-Ausgangskonverter 51 zum Abtasten und Ausgeben von Ausgangsdaten aus dem Test-ROM 44; einen Komparator 52 zum Vergleichen der durch die Abtastschaltung 50 und den ROM-Aus gangskonverter 51 erhaltenen Signalabtastungen; einen NG-Unter brechungssignalgenerator 53, der ein Unterbrechungssignal in die CPU 2 ausgibt, wenn auf der Grundlage des durch den Komparator 52 ausgegebenen Vergleichsergebnisses ein Fehler ermittelt ist; einen Test-ROM-Adressenzähler 54 zum Vergrößern der Test-ROM-Adresse; ein Transfergate 55 und einen NG-Adres senspeicher 56, der den Wert des Test-ROM-Adressenzählers speichert, wenn ein Fehler ermittelt ist.

Der Komparator 52 umfaßt drei Exklusiv-NOR-Schaltungen 52a, 52b und 52c und eine NAND-Schaltung 52d. Der eine Eingang je der der Exklusiv-NOR-Schaltungen 52a, 52b und 52c ist mit der Abtastschaltung 50 in einer Weise verbunden, wodurch durch die Abtastschaltung 50 dieser Eingang der Exklusiv-NOR-Schaltung 52a mit dem Ausgang des Ausgangszeitgebers 40 verbunden ist; dieser Eingang der Exklusiv-NOR-Schaltung 52b mit dem Ausgang des Ausgangszeitgebers 41 verbunden ist und dieser Eingang der Exklusiv-NOR-Schaltung 52c mit dem Ausgang des Ausgangszeit gebers 42 verbunden ist. Im Unterschied dazu zeigt Fig. 6, daß der eine Eingang jeder der Exklusiv-NOR-Schaltungen 52a, 52b und 52c mit der Abtastschaltung 50 in einer Weise verbun den ist, wodurch durch die Abtastschaltung 50 dieser Eingang der Exklusiv-NOR-Schaltung 52a mit dem Ausgang des Ausgangs zeitgebers 42 verbunden ist; dieser Eingang der Exklusiv-NOR- Schaltung 52b mit dem Ausgang des Ausgangszeitgebers 41 ver bunden ist und dieser Eingang der Exklusiv-NOR-Schaltung 52c mit dem Ausgang des Ausgangszeitgebers 40 verbunden ist.

Der andere Eingang der drei Exklusiv-NOR-Schaltungen 52a, 52b und 52c ist mit dem ROM-Ausgangskonverter 51 in einer Weise verbunden, wodurch die dem Ausgangszeitgeber 40 entsprechenden Ausgangsdaten aus dem Test-ROM 44 in die Exklusiv-NOR-Schal tung 52a eingegeben werden; die dem Ausgangszeitgeber 41 ent sprechenden Ausgangsdaten aus dem Test-ROM 44 in die Exklusiv- NOR-Schaltung 52b eingegeben werden und die dem Ausgangszeit geber 42 entsprechenden Ausgangsdaten aus dem Test-ROM 44 in die Exklusiv-NOR-Schaltung 52c eingegeben werden.

Der Ausgang der Exklusiv-NOR-Schaltung 52c ist mit dem einen Eingang der NAND-Schaltung mit drei Eingängen 52d verbunden, wobei der Ausgang der Exklusiv-NOR-Schaltung 52b mit einem anderen Eingang der NAND-Schaltung mit drei Eingängen 52d ver bunden ist und der Ausgang der Exklusiv-NOR-Schaltung 52c mit dem dritten Eingang der NAND-Schaltung mit drei Eingängen 52d verbunden ist. Der Ausgang der NAND-Schaltung mit drei Ein gängen 52d ist mit dem NG-Unterbrechungssignalgenerator 53 verbunden.

Der Ausgang des NG-Unterbrechungssignalgenerators 53 ist mit dem Steuersignaleingang des Transfergates 55 und mit einer Unterbrechungssteuerschaltung (in den Figuren nicht darge stellt) zum Anlegen eines Unterbrechungssignals an die CPU 2 verbunden.

Der Test-ROM-Adressenzähler 54 ist durch das Transfergate 55 mit dem NG-Adressenspeicher 56 verbunden, welcher durch ein anderes Transfergate 57 mit dem Datenbus 6 verbunden ist, und der Test-ROM-Adressenzähler 54 ist mit dem Test-ROM 44 verbun den. Es ist anzumerken, daß in die Abtastschaltung 50, den ROM-Ausgangskonverter 51, den NG-Unterbrechungssignalgenerator 53 und den Test-ROM-Adressenzähler 54 ein Referenztakt einge geben wird, um den Betrieb zu synchronisieren. Der Steuersi gnaleingang des Transfergates 57 ist mit dem Ausgang einer AND-Schaltung mit drei Eingängen 58 verbunden, wobei die Ein gänge in dieselbe ein BERECHTIGUNGS-Signal, ein LESE-Signal und ein ADRESSENDECODIER-Signal sind.

Mit der so gebildeten Testschaltung werden die erwarteten Werte (Setzwerte) für die Ausgangssignale aus den Ausgangs zeitgebern 40-42 während des Testmodus in dem Test-ROM 44 gespeichert. Während des Testmodus gibt die CPU 2 vorbestimmte Testsignale in die Ausgangszeitgeber 40-42 gemäß dem im Test-ROM 44 gespeicherten Testprogramm aus; wobei sie die aus den Ausgangszeitgebern 40-42 ausgegebenen Signale in Reak tion auf diese Testsignale unter Verwendung der Abtastschal tung 50 abtastet und die Ausgangszeitgeber-Ausgangssignale in den einen Eingang der entsprechenden Exklusiv-NOR-Schaltungen 52a-52c eingibt.

Der ROM-Ausgangskonverter 51 tastet den Test-ROM 44 auf eine ROM-Ausgangsdatenangabe 1 ab, welche der für das Ausgangssi gnal aus dem Ausgangszeitgeber 40 erwartete Wert ist, und gibt diese ROM-Ausgangsdatenangabe 1 in den anderen Eingang der Ex klusiv-NOR-Schaltung 52a aus. Wenn dieses Eingangssignal den selben Pegel wie das Eingangssignal aus der Abtastschaltung 50 aufweist, dann wird der Ausgang der Exklusiv-NOR-Schaltung 52a auf einem HOCH-Pegel sein; wenn die Pegel verschieden sind, wird der Ausgang der Exklusiv-NOR-Schaltung 52a auf einem TIEF-Pegel sein.

Für die nächste Exklusiv-NOR-Schaltung 52b tastet der ROM-Aus gangskonverter 51 ähnlich den Test-ROM 44 auf eine ROM-Aus gangsdatenangabe 2 ab, welche der für das Ausgangssignal aus dem Ausgangszeitgeber 41 erwartete Wert ist, und gibt diese ROM-Ausgangsdatenangabe 2 in den anderen Eingang der Exklusiv- NOR-Schaltung 52b aus. Wenn dieses Eingangssignal denselben Pegel wie das Eingangssignal aus der Abtastschaltung 50 auf weist, dann wird der Ausgang der Exklusiv-NOR-Schaltung 52b auf einem HOCH-Pegel sein; wenn die Pegel verschieden sind, dann wird der Ausgang der Exklusiv-NOR-Schaltung 52b auf einem TIEF-Pegel sein.

Für die andere Exklusiv-NOR-Schaltung 52c tastet der ROM-Aus gangskonverter 51 ebenso den Test-ROM 44 auf eine ROM-Aus gangsdatenangabe 3 ab, welche der für das Ausgangssignal aus dem Ausgangszeitgeber 42 erwartete Wert ist, und gibt diese ROM-Ausgangsdatenangabe 3 in den anderen Eingang der Exklusiv- NOR-Schaltung 52c aus. Wenn dieses Eingangssignal denselben Pegel wie das Eingangssignal aus der Abtastschaltung 50 hat, dann wird der Ausgang der Exklusiv-NOR-Schaltung 52c auf einem HOCH-Pegel sein; wenn die Pegel verschieden sind, dann wird der Ausgang der Exklusiv-NOR-Schaltung 52c auf einem TIEF- Pegel sein.

Wenn alle drei Eingänge in die NAND-Schaltung mit drei Ein gängen 52d auf einen HOCH-Pegel gehen, d. h., wenn in einem be liebigen der Ausgangszeitgeber 40-42 kein Fehler ermittelt ist, dann ist der Ausgang der NAND-Schaltung mit drei Ein gängen 52d auf einem TIEF-Pegel. Wenn irgendeiner der drei Eingänge in die NAND-Schaltung mit drei Eingängen 52d auf einem TIEF-Pegel ist, d. h., wenn in einem beliebigen der Aus gangszeitgeber 40-42 ein Fehler ermittelt ist, dann ist der Ausgang der NAND-Schaltung mit drei Eingängen 52d auf einem HOCH-Pegel, wodurch verursacht wird, daß der NG-Unterbre chungssignalgenerator 53 ein Steuersignal in den Steuersignal eingang des Transfergates 55 ausgibt, derart daß das Transfer gate 55 öffnet.

Wenn das Transfergate 55 öffnet, dann wird der Wert des Test adressenzählers, von dem bestimmt ist, daß er nicht paßt (d. h. ein Fehler ist), in den NG-Adressenspeicher 56 übertragen und in ihm gespeichert. Wenn auf den NG-Adressenspeicher 56 auf der Grundlage der in die AND-Schaltung mit drei Eingängen 58 eingegebenen Signale zugegriffen wird, dann öffnet das Trans fergate 57 und werden die in dem NG-Adressenspeicher 56 ge speicherten Zählerwerte in den Datenbus 6 ausgegeben.

Außer in den Test-ROM-Adressenzähler 54 wird der Referenztakt auch in die Abtastschaltung 50, den ROM-Ausgangskonverter 51 und den NG-Unterbrechungssignalgenerator 53 eingegeben. Die Abtastschaltung 50 und der ROM-Ausgangskonverter 51 sind daher mit demselben Timing auf der Grundlage diesen Referenztaktes in Betrieb, und die Ausgänge daraus können daher mittels des Komparators 52 genau verglichen werden. Es ist möglich, daß sich das Timing des Betriebs der Abtastschaltung 50 und des ROM-Ausgangskonverters 51 aufgrund von Unterschieden der Temperatur und der Stromversorgungsspannung geringfügig ändern kann und daß in den NG-Unterbrechungssignalgenerator 53 ein Impulssignal eingegeben werden kann. Um das zu verhindern, wird der Referenztakt auch in den NG-Unterbrechungssignal generator 53 eingegeben, welcher dadurch so gesteuert wird, daß er nur dann in Betrieb ist, wenn der Komparator 52 ein gültiges Timing ausgibt.

Der Testmodusbetrieb des Einchip-Mikroprozessors 1 gemäß der vorstehenden ersten Ausführungsform wird nachstehend unter Verwendung eines Eingangszeitgebers als Eingangsmodul be schrieben. Fig. 7 ist ein Blockschaltbild einer Einrichtung zum Testen von Eingangszeitgebern in diesem Einchip-Mikro prozessor 1.

Unter Bezugnahme auf Fig. 7 sind die Eingangszeitgeber 60, 61 und 62 mit der CPU 2 mittels des Datenbusses 6 verbunden und mit den Anschlüssen für den externen Eingang 18 durch die ent sprechende Schaltung zum Unterbrechen des externen Eingangs 16 und den Puffer für den externen Eingang 17 verbunden. Die Ver bindungen zwischen den Eingangszeitgebern 60, 61 und 62 und der Schaltung zum Unterbrechen des externen Eingangs 16 sind auch mit einem Eingangssignalgenerator 63 verbunden, welcher als Signalerzeugungseinrichtung zum Ausgeben von Testeingangs signalen in die Eingangszeitgeber funktioniert.

Der Eingangssignalgenerator 63 ist mit einem Test-ROM 44 zum Speichern von Testmusterdaten verbunden, und der Test-ROM 44 ist ferner durch den Datenbus 6 mit der CPU 2 verbunden. Eine Eingangszeitgeber-Testschaltung 64 wird somit durch den Ein gangssignalgenerator 63 und den Test-ROM 44 gebildet.

Wenn das Testmoduseintrittsregister 8 in den Testmodus gesetzt wird, dann unterbrechen die Schaltungen zum Unterbrechen des externen Eingangs 16 die Eingangssignale aus den Anschlüssen für den externen Eingang 18 in die Eingangszeitgeber 60-62. Der Eingangssignalgenerator 63 erzeugt die Testsignale in die Eingangszeitgeber 60-62 gemäß den im Test-ROM 44 gespeicher ten Testmusterdaten und gibt diese Testsignale aus. Die CPU 2 liest auch den Wertezähler der Eingangszeitgeber 60-62, um die Eingangssignalwerte mit den im Test-ROM gespeicherten er warteten Werten zu vergleichen, und bestimmt dadurch, ob jeder Eingangszeitgeber normal in Betrieb ist.

Der Betrieb des in Fig. 7 gezeigten Eingangssignalgenerators 63 wird nachstehend unter Bezugnahme auf seine in Fig. 8 ge zeigte schematische Darstellung beschrieben.

Wie in Fig. 8 dargestellt, umfaßt der Eingangssignalgenerator 63 einen ROM-Ausgangskonverter 66 zum Abtasten und Ausgeben von Ausgangsdaten aus dem Test-ROM 44; Puffer mit drei Zustän den 67a, 67b und 67c zum Steuern des Eingangs der aus dem ROM- Ausgangskonverter 66 ausgegebenen Signale in die entsprechen den Eingangszeitgeber und einen Test-ROM-Adressenzähler 68 zum Vergrößern der Test-ROM-Adresse.

Die Eingänge der Puffer mit drei Zuständen 67a, 67b und 67c sind mit dem ROM-Ausgangskonverter 66 in einer Weise verbun den, wodurch die dem Eingangszeitgeber 60 entsprechenden Aus gangsdaten aus dem Test-ROM 44 in den Puffer mit drei Zustän den 67a eingegeben werden; die dem Eingangszeitgeber 61 ent sprechenden Ausgangsdaten aus dem Test-ROM 44 in den Puffer mit drei Zuständen 67b eingegeben werden und die dem Eingangs zeitgeber 62 entsprechenden Ausgangsdaten aus dem Test-ROM 44 in den Puffer mit drei Zuständen 67c eingegeben werden.

Der Ausgang des ersten Puffers mit drei Zuständen 67a ist mit dem Eingangszeitgeber 60 verbunden; der Ausgang des nächsten Puffers mit drei Zuständen 67b ist mit dem Eingangszeitgeber 61 verbunden; und der Ausgang des letzten Puffers mit drei Zu ständen 67c ist mit dem Eingangszeitgeber 62 verbunden; und die Steuersignaleingänge der Puffer mit drei Zuständen 67a, 67b und 67c sind mit dem Testmoduseintrittsregister 8 verbun den. Es wird bemerkt, daß der Referenztakt auch in den ROM- Ausgangskonverter 66 und den Test-ROM-Adressenzähler 68 einge geben ist.

Fig. 9 ist eine Timing-Darstellung, welche ein Beispiel der Test-ROM-Ausgangsdaten und des entsprechenden Ausgangs, der aus dem ROM-Ausgangskonverter 66 mittels der so gebildeten Ausführungsform erwartet wird, zeigt. Wie in dieser Timing- Darstellung gezeigt, vergrößert der Test-ROM-Adressenzähler 68 die in Referenz zu dem Referenztakt stehende Test-ROM-Adresse, und der Test-ROM 44 gibt daher die ROM-Ausgangsdaten aus die ser Test-ROM-Adresse in den ROM-Ausgangskonverter 66 aus. Der ROM-Ausgangskonverter 66 tastet die ROM-Ausgangsdaten mit dem festgelegten Timing der ROM-Ausgangsdaten ab und gibt eine Si gnalwelle aus, welche sich in Synchronisation mit der Abnahme des Referenztaktes ändert.

Wenn das Testmoduseintrittsregister 8 in den Testmodus gesetzt ist und die Steuersignaleingänge in die Puffer mit drei Zu ständen 67a-67c auf einem HOCH-Pegel sind, dann werden die Puffer mit drei Zuständen 67a-67c eingeschaltet und aktiv und werden die aus dem ROM-Ausgangskonverter 66 eingegebenen Signale in die entsprechenden Eingangszeitgeber 60-62 einge geben.

Ein alternativer Aufbau des Einchip-Mikroprozessors 1 gemäß der vorstehend unter Bezugnahme auf die Fig. 1-8 be schriebenen ersten Ausführungsform der Erfindung wird nach stehend unter Bezugnahme auf Fig. 10 beschrieben, welche ein Blockschaltbild zeigt, das bei diesem alternativen Aufbau die Fig. 5 und 6 der ersten Ausführungsform ersetzt. Es wird bemerkt, daß gleiche Teile durch gleiche Bezugszeichen in den Fig. 1-8 und in Fig. 10 bezeichnet sind und ihre weitere Beschreibung nachstehend weggelassen ist.

Unter Bezugnahme auf Fig. 10 sind die Ausgangszeitgeber 40, 41 und 42 mit der CPU 2 mittels des Datenbusses 6 verbunden und mit den Anschlüssen für den externen Ausgang 14 durch die entsprechenden Halteschaltungen für den externen Ausgang 12 und die Puffer für den externen Ausgang 13 verbunden. Die Ver bindungen zwischen den Ausgangszeitgebern 40, 41 und 42 und den Halteschaltungen für den externen Ausgang 12 sind auch mit einer Zeitgeberdatenbusausgangsschaltung 70 zum Ausgeben des Ausgangs jeden Ausgangszeitgebers in den Datenbus verbunden.

Die Zeitgeberdatenbusausgangsschaltung 70 umfaßt dieselbe An zahl von Puffern mit drei Zuständen wie die Gesamtanzahl von Ausgängen aus den Ausgangszeitgebern in einer Weise, wodurch der Ausgang des ersten Ausgangszeitgebers 40 mit dem Eingang des ersten Puffers mit drei Zuständen 71a verbunden ist; der Ausgang des nächsten Ausgangszeitgebers 41 mit dem Eingang des nächsten Puffers mit drei Zuständen 71b verbunden ist und der Ausgang des nächsten Ausgangszeitgebers 42 mit dem Eingang des nächsten Puffers mit drei Zuständen 71c verbunden ist.

Der Ausgang des ersten Puffers mit drei Zuständen 71a ist mit einem Datenbus 6a verbunden; der Ausgang des nächsten Puffers mit drei Zuständen 71b ist mit einem Datenbus 6b verbunden; und der Ausgang des, nächsten Puffers mit drei Zuständen 71c ist mit einem Datenbus 6c verbunden. Die Steuersignaleingänge der Puffer mit drei Zuständen 71a-71c sind mit dem Ausgang einer AND-Schaltung mit drei Eingängen 58 verbunden, wobei die Eingänge in dieselbe ein BERECHTIGUNGS-Signal, ein LESE-Signal und ein ADRESSENDECODIER-Signal sind.

Mit der so gebildeten Testschaltung gibt die CPU 2 vorbestimm te Testsignale in die Ausgangszeitgeber 40-42 gemäß dem im Test-ROM 3 gespeicherten Testprogramm während des Testmodus aus und setzt sie das BERECHTIGUNGS-, das LESE- und das ADRES SENDECODIER-Signal jeweils auf einen HOCH-Pegel, um die Puffer mit drei Zuständen 71a-71c einzuschalten, wodurch sie das Ausgangssignal aus dem ersten Ausgangszeitgeber 40 in die CPU 2 über den entsprechenden Datenbus 6a ausgeben.

Das Ausgangssignal aus dem nächsten Ausgangszeitgeber 41 wird ebenso durch den entsprechenden Puffer mit drei Zuständen 71b in den Datenbus 6b und aus ihm in die CPU 2 ausgegeben; und das Ausgangssignal aus dem nächsten Ausgangszeitgeber 42 wird durch den entsprechenden Puffer mit drei Zuständen 71c in den Datenbus 6c und aus ihm in die CPU 2 ausgegeben.

Die CPU 2 vergleicht die in die CPU 2 eingegebenen Ausgangs daten aus den Ausgangszeitgebern 40-42, wie vorstehend be schrieben, mit den aus dem ROM 3 gelesenen erwarteten Werten für die Ausgangssignale aus den Ausgangszeitgebern 40-42 in Reaktion auf die während des Testmodus angelegten Testsignale, um zu bestimmen, ob jeder Ausgangszeitgeber normal in Betrieb ist.

Die zweite Ausführungsform

Fig. 11 ist ein Blockschaltbild eines Einchip-Mikroprozessors mit eingebauter Selbsttestfunktion gemäß der nachstehend be schriebenen zweiten Ausführungsform der Erfindung. Es ist zu bemerken, daß gleiche Teile bei der ersten Ausführungsform und dieser zweiten Ausführungsform durch gleiche Bezugszeichen be zeichnet sind und daß ihre weitere Beschreibung nachstehend weggelassen ist; nur die Unterschiede zwischen der in Fig. 1 gezeigten ersten Ausführungsform und dieser zweiten Ausfüh rungsform werden nachstehend beschrieben.

Bei einem Einchip-Mikroprozessor 1a in Fig. 11 ist der Aus gangsport 7 des Einchip-Mikroprozessors 1 gemäß der in Fig. 1 gezeigten ersten Ausführungsform durch einen Eingangs/Aus gangsport (I/O-Port) 71 ersetzt; die in Fig. 1 dargestellte Halteschaltung für den externen Ausgang 9 ist durch eine Schaltung zum Unterbrechen des externen I/O 72 ersetzt; der Puffer für den externen Ausgang 10 ist durch einen Puffer für den externen I/O 73 ersetzt; die Anschlüsse für den externen Ausgang 11 sind durch Anschlüsse für den externen I/O 74 er setzt; die Halteschaltung für den externen Ausgang 12 und die Schaltung zum Unterbrechen des externen Eingangs 16 sind durch eine Schaltung zum Unterbrechen des externen I/O 75 ersetzt; der Puffer für den externen Ausgang 13 ist durch einen Puffer für den externen Ausgang 76 ersetzt; und die in Fig. 1 ge zeigte Schaltung zum Unterbrechen des externen Eingangs 16 ist durch einen Puffer für den externen Eingang 77 ersetzt. Ferner wird bemerkt, daß die Schaltungen zum Unterbrechen des ex ternen I/O 72 und 75 als Einrichtung zum Unterbrechen des ex ternen Anschlusses der Ansprüche funktionieren.

Bei dem so gebildeten Einchip-Mikroprozessor 1a setzt die CPU 2 das Testmoduseintrittsregister 8 während des Normalbetriebs modus zurück. Im Ergebnis ist die Eingangs/Ausgangssignal unterbrechungsfunktion der Schaltungen zum Unterbrechen des externen I/O 72 und 75 nicht in Betrieb; die Eingangs/Aus gangssignale des I/O-Ports 71 werden daher aus den Anschlüssen für den externen I/O 74 durch die entsprechende Schaltung zum Unterbrechen des externen I/O 72 und den entsprechenden Puffer für den externen I/O 73 eingegeben/ausgegeben; das Ausgangs signal des Ausgangsmoduls 5 wird aus dem Anschluß für den ex ternen Ausgang 14 durch die Schaltung zum Unterbrechen des ex ternen I/O 75 und den Puffer für den externen Ausgang 76 aus gegeben; und das externe Eingangssignal aus dem Anschluß für den externen Eingang 18 wird in den Eingangsmodul 15 durch den Puffer für den externen Eingang 77 und die Schaltung zum Unterbrechen des externen I/O 75 eingegeben.

Wenn aus dem Normalbetriebsmodus der Testmodus gewählt ist, dann wird das Testmoduseintrittsregister 8 gesetzt. Im Ergeb nis unterbrechen die Schaltungen zum Unterbrechen des externen I/O 72 und 75 den Signaleingang/-ausgang aus dem I/O-Port 71, dem Ausgangsmodul 5 und dem Eingangsmodul 15, und daher werden durch die Puffer aus den Anschlüssen für den externen I/O 74, dem Anschluß für den externen Ausgang 14 oder dem Anschluß für den externen Eingang 18 keine Signale eingegeben oder ausgege ben.

Wenn der selbstdiagnostische Test beendet ist und das Test moduseintrittsregister 8 zurückgesetzt ist, so daß es aus dem Testmodus in den Normalbetriebsmodus zurückkehrt, dann wird der Unterbrechungszustand, bei dem ein Signaleingang/-ausgang durch die Puffer aus den Schaltungen zum Unterbrechen des ex ternen I/O 72 und 75, den Anschlüssen für den externen I/O 74, dem Anschluß für den externen Ausgang 14 und dem Anschluß für den externen Eingang 18 gesperrt ist, widerrufen und werden die Eingangs/Ausgangssignale des I/O-Ports 71 durch den Puffer für den externen I/O 73 aus den Anschlüssen für den externen I/O 74 eingegeben/ausgegeben. Ferner wird das Ausgangssignal aus dem Ausgangsmodul 5 direkt aus dem Anschluß für den ex ternen Ausgang 14 durch den Puffer für den externen Ausgang 76 ausgegeben und werden die aus dem Anschluß für den externen Eingang 18 durch den Puffer für den externen Eingang 77 einge gebenen externen Eingangssignale in den Eingangsmodul 15 ein gegeben.

Das Flußdiagramm eines Testmodusbetriebs des in Fig. 11 ge zeigten Einchip-Mikroprozessors 1a ist mit demjenigen der in Fig. 2 gezeigten ersten Ausführungsform identisch, und seine weitere Beschreibung wird nachstehend weggelassen. Die in Fig. 11 gezeigten Funktionsblöcke werden nachstehend unter Be zugnahme auf ihre speziellen schematischen Darstellungen be schrieben.

Fig. 12 ist eine schematische Darstellung der Schaltung zum Unterbrechen des externen I/O 75, des Puffers für den externen Ausgang 76 und des Puffers für den externen Eingang 77, welche in Fig. 11 gezeigt sind. Wie in Fig. 12 dargestellt, sind ein Ausgangszeitgeber 40 und ein Eingangszeitgeber 42 durch den Datenbus 6 mit der CPU 2 verbunden und mit einer die Funk tionalität der Schaltung zum Unterbrechen des externen I/O 75 vorsehenden Zeitgeber-Testschaltung 82, dem Puffer für den ex ternen Ausgang 76 und dem Puffer für den externen Eingang 77, welche in Fig. 11 gezeigt sind, verbunden. Die Zeitgeber- Testschaltung 82 ist auch mit dem Anschluß für den externen Ausgang 14 und dem Anschluß für den externen Eingang 18 ver bunden.

Die Zeitgeber-Testschaltung 82 umfaßt ferner einen TESTMODUS- Anschluß, in welchen das TESTMODUS-Signal eingegeben wird. Wie vorstehend beschrieben, zeigt das TESTMODUS-Signal an, ob der Normalbetriebsmodus oder der Testmodus gewählt ist, und es setzt das Testmoduseintrittsregister 8 für den Testmodus.

Die Zeitgeber-Testschaltung 82 umfaßt drei Puffer mit drei Zu ständen 83a, 83b und 83c und einen Inverter 84. Der Eingang des ersten Puffers mit drei Zuständen 83a ist mit dem Ausgang des Ausgangszeitgebers 40 verbunden, und sein Ausgang ist mit dem Anschluß für den externen Ausgang 14 verbunden. Der Ein gang des nächsten Puffers mit drei Zuständen 83b ist mit dem Anschluß des externen Eingangs 18 verbunden, und sein Ausgang ist mit dem Eingangszeitgeber 42 verbunden. Der Eingang des nächsten Puffers mit drei Zuständen 83c ist mit der Verbindung zwischen dem Ausgang des Ausgangszeitgebers 40 und dem Eingang des ersten Puffers mit drei Zuständen 83a verbunden, und der Ausgang von diesem Puffer mit drei Zuständen 83c ist mit der Verbindung zwischen dem Eingang des Eingangszeitgebers 42 und dem Ausgang des anderen Puffers mit drei Zuständen 83b ver bunden.

Die Steuersignaleingänge der beiden Puffer mit drei Zuständen 83a und 83b sind mit dem Ausgang des Inverters 84 verbunden, dessen Eingang mit dem TESTMODUS-Anschluß verbunden ist. Der Steuersignaleingang des anderen Puffers mit drei Zuständen 83c ist mit dem Eingang des Inverters 84 verbunden.

Wenn bei dem so gebildeten Einchip-Mikroprozessor 1 für den Normalbetriebsmodus das Testmoduseintrittsregister 8 zurück gesetzt ist, dann wird in den TESTMODUS-Anschluß ein TIEF-Si gnal eingegeben. Das in den einen Puffer mit drei Zuständen 83c eingegebene Steuersignal ist daher auf einem TIEF-Pegel, und der Puffer mit drei Zuständen 83c wird ausgeschaltet; und das in die anderen Puffer mit drei Zuständen 83a und 83b ein gegebene Steuersignal ist daher im Ergebnis des Inverters 84 auf einem HOCH-Pegel, und die Puffer mit drei Zuständen 83a und 83b werden eingeschaltet. Im Ergebnis wird das Ausgangs signal des Ausgangszeitgebers 40 durch den einen Puffer mit drei Zuständen 83a aus dem Anschluß für den externen Ausgang 14 ausgegeben und wird das Eingangssignal aus dem Anschluß für den externen Eingang 18 in den Eingangszeitgeber 42 durch den Puffer mit drei Zuständen 83b eingegeben.

Wenn das Testmoduseintrittsregister 8 dann für den Testmodus gesetzt ist, dann wird in den TESTMODUS-Anschluß ein HOCH-Si gnal eingegeben. Das in den Puffer mit drei Zuständen 83c ein gegebene Steuersignal geht daher auf einen HOCH-Pegel, und der Puffer mit drei Zuständen 83c wird eingeschaltet; und das in die anderen Puffer mit drei Zuständen 83a und 83b eingegebene Steuersignal ist daher im Ergebnis des Inverters 84 auf einem TIEF-Pegel, und die Puffer mit drei Zuständen 83a und 83b wer den ausgeschaltet.

Somit werden der Ausgangszeitgeber 40 und der Anschluß für den externen Ausgang 14 durch den einen Puffer mit drei Zuständen 83a unterbrochen und werden der Eingangszeitgeber 42 und der Anschluß für den externen Eingang 18 durch den nächsten Puffer mit drei Zuständen 83b unterbrochen. Wenn der dritte Puffer mit drei Zuständen 83c eingeschaltet wird, dann geht der Aus gang des Ausgangszeitgebers 40 durch den Puffer mit drei Zu ständen 83c in den Eingang des Eingangszeitgebers 42 über.

Die CPU 2 gibt daher ein Testsignal in den Ausgangszeitgeber 40 gemäß dem im ROM 3 gespeicherten Testprogramm aus; gibt das Ausgangssignal aus dem Ausgangszeitgeber 40 in den Eingangs zeitgeber 42 ein und vergleicht den Signaleingang aus dem Ein gangszeitgeber 42 durch den Datenbus 6 mit dem im ROM 3 ge speicherten erwarteten Wert, um Fehler in dem Ausgangszeit geber 40, dem Eingangszeitgeber 42 und allen damit verbundenen angeschlossenen Schaltungen zu ermitteln.

Der Testmodusbetrieb der in Fig. 12 gezeigten Schaltungen wird als nächstes nachstehend unter Bezugnahme auf das in Fig. 13 dargestellte Flußdiagramm beschrieben.

Bei einem ersten Schritt S20 in Fig. 13 führt die CPU 2 eine Schreib/Leseprüfung aus, um irgendwelche Fehler in jedem Re gister des Eingangszeitgebers 42 zu bestimmen, und ähnlich führt sie eine Schreib/Leseprüfung aus, um bei einem Schritt S21 irgendwelche Fehler in jedem Register des Ausgangszeit gebers 40 zu bestimmen.

Bei einem Schritt S22 führt die CPU 2 die verschiedenen Modus einstellungen aus, welche umfassen, daß sie wählt, ob der Zeitgeberzählwert bei einer zunehmenden Flanke, bei einer ab nehmenden Flanke oder bei beiden Flanken des Eingangssignals zu vergrößern ist, und ein Frequenzteilerverhältnis festsetzt. Bei einem Schritt S23 wird der Zählwert des Ausgangszeitgebers 40, d. h. das Frequenzteilungsverhältnis, festgesetzt; bei einem Schritt S24 wird der Eingangszeitgeber 42 gestartet; bei einem Schritt S25 wird der Ausgangszeitgeber 40 gestartet; bei einem Schritt S26 wird für einen vorbestimmten Zeitabschnitt ein Warten ausgeführt (der Ausgangszeitgeber 40 ist getrie ben); bei einem Schritt S27 wird der durch den Eingangszeit geber 42 gezählte Wert gelesen, um ihn auf irgendwelche Fehler zu überprüfen; und dann endet der Ablauf.

Fig. 14 ist eine schematische Darstellung des I/O-Port 71, der Schaltung zum Unterbrechen des externen I/O 72 und des Puffers für den externen I/O 73, welche in Fig. 11 gezeigt sind.

Unter Bezugnahme auf Fig. 14 sind der interne Eingang und der interne Ausgang eines seriellen I/O 90 und eines seriellen I/O 91, die dem in Fig. 11 gezeigten I/O-Port 71 entsprechen, zum Eingang aus der und zum Ausgang in die CPU 2 durch den Daten bus 6 mit der CPU 2 verbunden.

Der externe Ausgang des seriellen I/O 90 zum Ausgeben in den Anschluß für den externen Ausgang ist mit einer Testschaltung für den seriellen I/O 92 verbunden, welche die Funktionalität der Schaltung zum Unterbrechen des externen I/O 72 und des Puffers für den externen I/O 73, welche in Fig. 11 gezeigt sind, kombiniert. Die Testschaltung für den seriellen I/O 92 ist auch mit Anschlüssen für den externen Ausgang 74a und 74c und mit Anschlüssen für den externen Eingang 74b und 74d ver bunden. Die Testschaltung für den seriellen I/O 92 umfaßt ferner einen TESTMODUS-Anschluß, in welchen das TESTMODUS- Signal eingegeben wird. Wie vorstehend beschrieben, zeigt das TESTMODUS-Signal an, ob der Normalbetriebsmodus oder der Test modus gewählt ist, und es setzt das Testmoduseintrittsregister 8 für den Testmodus.

Die Testschaltung für den seriellen I/O 92 umfaßt sechs Puffer mit drei Zuständen 93a-93f und einen Inverter 94. Der Ein gang des Puffers mit drei Zuständen 93a ist mit dem Anschluß für den externen Ausgang des seriellen I/O 90 verbunden, und der Ausgang des Puffers mit drei Zuständen 93a ist mit dem An schluß für den externen Ausgang 74a verbunden. Der Eingang des Puffers mit drei Zuständen 93b ist mit dem Anschluß für den externen Eingang 74b verbunden, und der Ausgang des Puffers mit drei Zuständen 93b ist mit dem Anschluß für den externen Eingang des seriellen I/O 90 verbunden.

Der Eingang des Puffers mit drei Zuständen 93c ist ebenso mit dem Anschluß für den externen Ausgang des seriellen I/O 91 verbunden, und der Ausgang des Puffers mit drei Zuständen 93c ist mit dem Anschluß für den externen Ausgang 74c verbunden. Der Eingang des Puffers mit drei Zuständen 93d ist mit dem An schluß für den externen Eingang 74d verbunden, und der Ausgang des Puffers mit drei Zuständen 93d ist mit dem Anschluß für den externen Eingang des seriellen I/O 91 verbunden.

Der Eingang in den Puffer mit drei Zuständen 93e ist mit der Verbindung zwischen dem Anschluß für den externen Ausgang des seriellen I/O 90 und dem Eingang des Puffers mit drei Zustän den 93a verbunden, und der Ausgang des Puffers mit drei Zu ständen 93e ist mit der Verbindung zwischen dem Anschluß für den externen Eingang des seriellen I/O 91 und dem Ausgang des Puffers mit drei Zuständen 93d verbunden.

Der Ausgang des Puffers mit drei Zuständen 93f ist mit der Verbindung zwischen dem Anschluß für den externen Eingang des seriellen I/O 90 und dem Ausgang des Puffers mit drei Zustän den 93b verbunden, und der Eingang des Puffers mit drei Zu ständen 93f ist mit der Verbindung zwischen dem Anschluß für den externen Ausgang des seriellen I/O 91 und dem Eingang des Puffers mit drei Zuständen 93c verbunden.

Die Steuersignaleingänge in die Puffer mit drei Zuständen 93a-93d sind mit dem Ausgang des Inverters 94 verbunden, dessen Eingang mit dem TESTMODUS-Anschluß verbunden ist. Die Steuer signaleingänge der Puffer mit drei Zuständen 93e und 93f sind mit dem Eingang des Inverters 94 verbunden.

Wenn bei dem so gebildeten Einchip-Mikroprozessor 1a im Normalbetriebsmodus das Testmoduseintrittsregister 8 zurück gesetzt ist, dann wird in den TESTMODUS-Anschluß ein TIEF-Si gnal eingegeben. Ein TIEF-Steuersignal wird somit in die Puf fer mit drei Zuständen 93e und 93f eingegeben, welche ausge schaltet werden. Das in die Puffer mit drei Zuständen 93a-93d eingegebene Steuersignal wird somit mittels des Inverters 94 auf einen HOCH-Pegel invertiert, und diese Puffer min drei Zuständen 93a-93d werden eingeschaltet.

Im Ergebnis wird das externe Ausgangssignal des seriellen I/O 90 durch den Puffer mit drei Zuständen 93a aus dem Anschluß für den externen Ausgang 74a ausgegeben und wird das externe Eingangssignal aus dem Anschluß für den externen Eingang 74b durch den Puffer mit drei Zuständen 93b in den Anschluß für den externen Eingang des seriellen I/O 90 eingegeben. Das ex terne Ausgangssignal des anderen seriellen I/O 91 wird durch den Puffer mit drei Zuständen 93c aus dem Anschluß für den ex ternen Ausgang 74c ausgegeben, und das externe Eingangssignal aus dem Anschluß für den externen Eingang 74d wird durch den Puffer mit drei Zuständen 93d in den Anschluß für den externen Eingang des seriellen I/O 91 gegeben.

Wenn im Testmodus das Testmoduseintrittsregister 8 gesetzt ist, dann wird in den TESTMODUS-Anschluß ein HOCH-Signal ein gegeben. Das in die Puffer mit drei Zuständen 93e und 93f ein gegebene Steuersignal geht daher auf einen HOCH-Pegel, und die Puffer mit drei Zuständen 93e und 93f werden eingeschaltet; und das in die Puffer mit drei Zuständen 93a-93d eingegebene Steuersignal wird somit mittels des Inverters 94 auf einen TIEF-Pegel invertiert, und diese Puffer mit drei Zuständen 93a-93d werden ausgeschaltet.

Im Ergebnis wird die Verbindung zwischen dem externen Ausgang des seriellen I/O 90 und dem Anschluß für den externen Ausgang 74a mittels des Puffers mit drei Zuständen 93a unterbrochen und die Verbindung zwischen dem Anschluß für den externen Ein gang des seriellen I/O 90 und dem Anschluß für den externen Eingang 74b mittels des Puffers mit drei Zuständen 93b unter brochen. Ähnlich wird die Verbindung zwischen dem externen Ausgang des seriellen I/O 91 und dem Anschluß für den externen Ausgang 74c mittels des Puffers mit drei Zuständen 93c unter brochen und die Verbindung zwischen dem Anschluß für den ex ternen Eingang des seriellen I/O 91 und dem Anschluß für den externen Eingang 74d mittels des Puffers mit drei Zuständen 93d unterbrochen.

Wenn die Puffer mit drei Zuständen 93e und 93f eingeschaltet sind, dann ist der Anschluß für den externen Ausgang des seriellen I/O 90 durch den Puffer mit drei Zuständen 93e mit dem Anschluß für den externen Eingang des anderen seriellen I/O 91 verbunden und ist der Anschluß für den externen Ausgang diesen seriellen I/O 91 durch den Puffer mit drei Zuständen 93f mit dem Anschluß für den externen Eingang des ersten seriellen I/O 90 verbunden.

Wenn die CPU 2 ein Testsignal in die internen Eingänge des seriellen I/O 90 und des seriellen I/O 91 gemäß dem im ROM 3 gespeicherten Testprogramm ausgibt, dann wird das Ausgangs signal aus dem ersten seriellen I/O 90 in den anderen seriellen I/O 91 eingegeben, und die CPU 2 vergleicht das durch den Datenbus 6 aus dem zweiten seriellen I/O 91 einge gebene Signal mit dem aus dem ROM 3 gelesenen erwarteten Wert. Das Ausgangssignal aus dem zweiten seriellen I/O 91 wird auch in den ersten seriellen I/O 90 eingegeben, und die CPU 2 ver gleicht das durch den Datenbus 6 aus dem seriellen I/O 90 ein gegebene Signal mit dem aus dem ROM 3 gelesenen erwarteten Wert. Die CPU 2 ermittelt somit im Ergebnis dieser Vergleichs operation beliebige Fehler in den seriellen I/O-Einheiten 90 und 91 und den damit verbundenen Schaltungen.

Ein Testmodusbetrieb der in Fig. 14 gezeigten Einrichtung wird nachstehend unter Bezugnahme auf das Flußdiagramm in Fig. 15 beschrieben.

Bei einem ersten Schritt S40 führt die CPU 2 eine Schreib/Leseprüfung aus, um irgendwelche Fehler in jedem Re gister der seriellen I/O-Einheiten 90 und 91 zu bestimmen. Bei einem Schritt S41 führt die CPU 2 verschiedene Moduseinstel lungen aus, welche die Baudrate der seriellen I/O-Einheiten 90 und 91 umfassen. Bei einem Schritt S42 werden die in den einen seriellen I/O 90 übertragenen Daten festgesetzt, und bei einem Schritt S43 werden die Übertragungsdaten aus dem Anschluß für den externen Ausgang des seriellen I/O 90 in den Anschluß für den externen Eingang des anderen seriellen I/O 91 geschickt.

Bei einem Schritt S44 setzt die CPU 2 die durch den zweiten seriellen I/O 91 aus dem ersten seriellen I/O 90 empfangenen Daten als Übertragungsdaten fest; dann überträgt sie bei einem Schritt S45 diese Übertragungsdaten aus dem Anschluß für den externen Ausgang des zweiten seriellen I/O 91 in den Anschluß für den externen Eingang des ersten seriellen I/O 90. Die durch den ersten seriellen I/O 90 empfangenen Daten werden dann bei einem Schritt S46 gelesen und auf Fehler geprüft, bevor der Ablauf endet.

Die dritte Ausführungsform

Fig. 16 ist ein Blockschaltbild eines Einchip-Mikroprozessors mit eingebauter Selbsttestfunktion gemäß der nachstehend be schriebenen dritten Ausführungsform der Erfindung. Es ist zu bemerken, daß gleiche Teile bei dieser Ausführungsform und der vorstehenden ersten und zweiten Ausführungsform durch gleiche Bezugszeichen bezeichnet sind und daß ihre weitere Beschrei bung nachstehend weggelassen ist; nur die Unterschiede zwi schen der in Fig. 11 gezeigten zweiten Ausführungsform und dieser dritten Ausführungsform werden nachstehend beschrieben.

Wie in Fig. 16 gezeigt, ersetzt der Einchip-Mikroprozessor 1b dieser dritten Ausführungsform das in Fig. 11 dargestellte Testmoduseintrittsregister 8 der zweiten Ausführungsform durch ein Testmoduseintrittsregister 100, und er umfaßt ferner einen mit dem Testmoduseintrittsregister 100 verbundenen Anschluß für den externen Eingang 101 zum Eingeben eines Setzsignals aus einer externen Quelle zum Setzen des Testmoduseintritts registers 100.

Das Testmoduseintrittsregisters 100 wird somit durch das aus dem Anschluß für den externen Eingang 101 in dasselbe einge gebene Signal gesetzt und zurückgesetzt. Im Ergebnis werden der Testmodus und der Normalbetriebsmodus auf der Grundlage dieses aus diesem Anschluß für den externen Eingang 101 einge gebenen Signals gewählt.

Das Flußdiagramm, das den Testmodusbetrieb des in Fig. 16 gezeigten Einchip-Mikroprozessors 1b beschreibt, ist mit dem jenigen der ersten Ausführungsform, welches in Fig. 2 gezeigt ist, identisch, außer der Ersetzung des Testmoduseintritts registers 8 der ersten und der zweiten Ausführungsform durch das Testmoduseintrittsregister 100 der dritten Ausführungs form, und seine weitere Beschreibung ist nachstehend wegge lassen.

Fig. 17 ist eine schematische Darstellung des in Fig. 16 gezeigten Testmoduseintrittsregisters 100.

Unter Bezugnahme auf Fig. 17 ist ein als Testmoduseintritts register 100 funktionierendes RS-Flipflop mittels NOR-Schal tungen 102a und 102b gebildet. Der eine Eingangsanschluß der ersten NOR-Schaltung 102a ist mit dem Anschluß für den ex ternen Eingang 101 verbunden.

Die Inverter 104 und 105 sind in einer Schleife in Reihe ge schaltet, so daß sie eine Verriegelungsschaltung bilden, wobei der eine Eingang der zweiten NOR-Schaltung 102b durch den In verter 103 mit der Verbindung zwischen dem Ausgang des In verters 104 und dem Eingang des Inverters 105 verbunden ist. Der Ausgang dieser NOR-Schaltung 102b ist mit dem TESTMODUS- Anschluß verbunden, aus dem das TESTMODUS-Signal ausgegeben wird. Wie vorstehend beschrieben, zeigt das TESTMODUS-Signal an, ob der Betriebsmodus der Normalbetriebsmodus oder der Testmodus ist; während des Testmodus ist das Testmodusein trittsregister 100 gesetzt (ist das TESTMODUS-Signal gesetzt).

Der Ausgang eines Transfergates 106 ist mit dem Eingang in den Inverter 104 und dem Ausgang des Inverters 105 verbunden, und der Eingang diesen Transfergates 106 ist mit dem Datenbus 6 verbunden. Der Eingang eines Inverters 107 ist mit dem einen Steuersignaleingang 106a des Transfergates 106 verbunden; der Ausgang des anderen Inverters 107 ist mit dem anderen Steuer signaleingang 106b verbunden; die Verbindung zwischen dem Steuersignaleingang 106a und dem Inverter 107 ist mit dem Aus gang einer NAND-Schaltung mit drei Eingängen 108 verbunden; und die drei Eingänge in die NAND-Schaltung mit drei Eingängen 108 sind ein BERECHTIGUNGS-, ein SCHREIB- und ein DECODIER-Si gnal.

Das Drain eines n-Kanal-MOS-FET 109a ist mit dem Ausgang der NOR-Schaltung 102b verbunden; sein Source ist geerdet; und sein Gate ist mit dem Gate eines zweiten n-Kanal-MOS-FET 109b verbunden. Das Drain von diesem zweiten n-Kanal-MOS-FET 109b ist mit der Verbindung zwischen dem Eingang des Inverters 104 und dem Ausgang des Inverters 105 verbunden; und sein Source ist geerdet. Es wird bemerkt, daß ein das Testmoduseintritts register 100 zurücksetzendes Rücksetzsignal in die Gates der n-Kanal-MOS-FETs 109a und 109b während einer Initialisierung und beim Wiederaufnehmen des Normalbetriebsmodus eingegeben wird.

Wie in der Timing-Darstellung in Fig. 18 gezeigt, wird aus dem Anschluß für den externen Eingang 101 in den einen Eingang der NOR-Schaltung 102a ein HOCH-Einzelimpulssignal eingegeben, wenn sie im Testmodus ist. Ein TIEF-Signal wird durch den In verter 103 mittels der die Inverter 104 und 105 umfassenden Verriegelungsschaltung in den einen Eingang der NOR-Schaltung 102b auch eingegeben, um das Testmoduseintrittsregister 100 zu setzen. Daher wird aus dem TESTMODUS-Anschluß ein HOCH-Test modussignal ausgegeben und der Betriebsmodus aus dem Normalbe triebsmodus in den Testmodus geschaltet.

Wenn der Testmodus endet, dann sind das BERECHTIGUNGS-, das SCHREIB- und das DECODIER-Signal jeweils auf einem HOCH-Pegel; der Ausgang aus der NAND-Schaltung mit drei Eingängen 108 ist auf einem TIEF-Pegel; der eine Steuersignaleingang 106a des Transfergates 106 ist auf einem TIEF-Pegel; der andere Steuer signaleingang 106b ist durch den Inverter 107 auf einen HOCH- Pegel gesetzt; und das Transfergate 106 öffnet, um das Test moduswiderrufsignal, das das HOCH-Einzelimpulssignal aus dem Datenbus 6 ist, durch die beiden Inverter 104 und 103 in den anderen Eingang der zweiten NOR-Schaltung 102b einzugeben. Der Anschluß für den externen Eingang 101 ist zu dieser Zeit auf einem TIEF-Pegel, wobei das Testmoduseintrittsregister 100 zurückgesetzt ist und aus dem TESTMODUS-Anschluß ein TIEF- Signal ausgegeben wird.

Um das Testmoduseintrittsregister 100 zurückzusetzen, kann in einen zwischen den Gates der n-Kanal-MOS-FETs 109a und 109b geschalteten RÜCKSETZ-Anschluß ein Rücksetzsignal eingegeben werden. Wenn in die Gates der n-Kanal-MOS-FETs 109a und 109b ein HOCH-Rücksetzsignal eingegeben ist, dann werden die n-Kanal-MOS-FETs 109a und 109b eingeschaltet; der TESTMODUS-An schluß wird durch den einen n-Kanal-MOS-FET 109a auf einen TIEF-Pegel herabgezogen; das Testmoduseintrittsregister 100 wird zurückgesetzt; und der andere n-Kanal-MOS-FET 109b initialisiert die Verriegelungsschaltung aus den Invertern 104 und 105, d. h. verursacht, daß aus dem Inverter 103 ein TIEF- Pegel ausgegeben wird.

Es ist zu bemerken, daß bei jeder der drei vorstehend be schriebenen bevorzugten Ausführungsformen das Testmodus programm so beschrieben ist, daß es in dem ROM gespeichert ist, doch es wird offensichtlich sein, daß das Testmoduspro gramm in einem anderen einen RAM umfassenden Typ von Speicher gespeichert sein kann. Außerdem ist das Testmoduseintrittsre gister so beschrieben, daß es während des Testmodus gesetzt wird, doch es wird auch offensichtlich sein, daß für den Test modus das Testmoduseintrittsregister zurückgesetzt werden kann, in welchem Fall das Testmoduseintrittsregister während des Normalbetriebsmodus gesetzt wird.

Die Wirkungen der Erfindung

Wie es aus den vorstehenden Beschreibungen der Erfindung offensichtlich sein wird, wird der Pegel des Signals, das aus dem zu testenden Funktionsmodul in den Anschluß für den ex ternen Ausgang ausgegeben wird, während des Testmodus, der jener Betriebsmodus ist, in welchem der selbstdiagnostische Test ausgeführt wird, auf dem Pegel gehalten, der zu der Zeit vorhanden war, als der Testmodus gewählt wurde. Im Ergebnis kann der zu testende Modul so gesteuert werden, daß er in Re aktion auf ein spezifisches Testsignal ohne Verwendung einer Testvorrichtung und mit dem Einchip-Mikroprozessor 1, der auf einer Leiterplatte angebracht ist und mit darauf angebrachten externen elektronischen Einrichtungen verbunden ist, ohne ein Ausgeben unwesentlicher Signale in diese extern verbundenen Einrichtungen ausgibt.

Da ferner die aus dem Zieltestmodul in den Anschluß für den externen Ausgang ausgegebenen Signale und/oder die aus dem An schluß für den externen Eingang in den Zieltestmodul eingege benen Signale während des Testmodus von dem Zieltestmodul ab getrennt sind, kann ein selbstdiagnostischer Test ausgeführt werden durch Eingeben von Testsignalen in den und Ausgeben von Testsignalen aus dem Zieltestmodul ohne Verwendung einer Test vorrichtung und mit dem Einchip-Mikroprozessor 1, der auf einer Leiterplatte angebracht ist und mit darauf angebrachten externen elektronischen Einrichtungen verbunden ist, ohne un wesentliche Signale aus dem Anschluß für den externen Ausgang aus zugeben, selbst wenn der Anschluß für den externen Ausgang geöffnet werden kann, ohne den Einrichtungsbetrieb nachteilig zu beeinflussen.

Außerdem kann ein selbstdiagnostischer Test durch Eingeben von Testsignalen in den und Ausgeben von Testsignalen aus dem Zieltestmodul ohne Verwendung einer Testvorrichtung und mit dem Einchip-Mikroprozessor 1, der auf einer Leiterplatte ange bracht ist und mit darauf angebrachten externen elektronischen Einrichtungen verbunden ist, ohne unwesentliche Signale aus dem Anschluß für den externen Ausgang aus zugeben, ausgeführt werden, da der Pegel des Signals, das aus dem zu testenden Funktionsmodul in den Anschluß für den externen Ausgang ausge geben wird, während des Testmodus auf dem Pegel gehalten wird, der zu der Zeit vorhanden war, als der Testmodus gewählt wurde, und da die aus dem Anschluß für den externen Eingang in den Zieltestmodul eingegebenen Signale während des Testmodus von dem Zieltestmodul abgetrennt sind.

Außerdem kann das Testmodussignal, das das während des Test modus verwendete Steuersignal ist, durch Setzen des Testmodus eintrittsregisters erzeugt werden.

Ferner kann durch Wählen des Testmodus während der Leerlauf zeit des Einchip-Mikroprozessors ein Selbstdiagnostischer Test für einen beliebigen Zieltestmodul ohne Verwendung einer Test vorrichtung und mit dem Einchip-Mikroprozessor 1, der auf einer Leiterplatte angebracht ist und mit darauf angebrachten externen elektronischen Einrichtungen verbunden ist, ausge führt werden, ohne die externen Einrichtungen nachteilig zu beeinflussen.

Es ist auch möglich, das Eingangssignal für ein selbstdiagno stische Testen des einem Selbstdiagnostischen Test unterworfe nen Eingangsmoduls zu erzeugen, da ein Test-ROM vorgesehen ist und die Testeingangssignale gemäß dem Inhalt des Test-ROM er zeugt werden. Es ist auch möglich, den Selbstdiagnostischen Test durch Lesen des Zählers und/oder anderer Werte des ge testeten Eingangsmoduls, d. h. des getesteten Eingangszeit gebers, auszuführen.

Der Impulszählwert und das Ausgangs-Timing des Ausgangszeit gebers oder eines anderen Ausgangsmoduls können auch getestet werden, und die Adresse eines beliebigen Fehlers kann gespei chert werden, um ein Debuggen zu erleichtern, und da ein Test- ROM vorgesehen ist, können aus dem getesteten Ausgangsmodul gemäß dem Inhalt des Test-ROM Testsignale ausgegeben werden und durch Vergleichen der Ausgangssignale mit den im Test-ROM gespeicherten erwarteten Werten Fehler ermittelt werden.

Während des Testmodus kann die CPU auch auf den Datenbus zu greifen und aus ihm das Ausgangssignal aus dem getesteten Aus gangsmodul lesen und einen selbstdiagnostischen Test des Aus gangssignals aus dem Ausgangszeitgeber oder einem anderen Aus gangsmodul ohne Verwendung einer Testvorrichtung ausführen.

Auch während des Testmodus können der Ausgangszeitgeber- und der Eingangszeitgeber-Betrieb gleichzeitig getestet werden, und eine Mehrzahl von seriellen Eingangs/Ausgangseinheiten kann untereinander eingeben und ausgeben, um ihren Betrieb ohne Verwendung einer Testvorrichtung zu überprüfen, da die aus dem Ausgangsmodul in den Anschluß für den externen Ausgang ausgegebenen Signale und/oder die aus dem Anschluß für den ex ternen Eingang in den Eingangsmodul eingegebenen Signale von dem getesteten Modul abgetrennt sind und der Ausgangsmodul und der Eingangsmodul in einer Weise verbunden sind, wodurch das Ausgangssignal aus dem Ausgangsmodul in den Eingangsmodul ein gegeben wird.

Es ist auch möglich, den Testmodus extern zu wählen und den Testmodus intern in dem Einchip-Mikroprozessor zu widerrufen, wenn der Test beendet ist, da das Testmodussignal aus einer externen Quelle eingegeben werden kann, um aus dem Normalbe triebsmodus in den Testmodus zu schalten.

Claims

1. Einchip-Mikroprozessor (1, 1a, 1b) mit eingebauter Selbst testfunktion zum Testen seiner internen Schaltungsanordnung, der eine Testmodussignal-Ausgangseinrichtung (8, 100) zum Ausgeben eines Testmodussignals, wenn der Einchip-Mikroprozessor in einem Testmodus ist, der ein Modus zum selbstdiagnostischen Testen der internen Schaltungsanordnung ist, und einen externen Anschluß (11, 14) für die interne Schaltungsanordnung aufweist, gekennzeichnet durch eine Halteeinrichtung (9, 10), die aus dem externen Anschluß im Normalbetrieb Signale ausgibt und den Ausgangssignalzustand des externen Anschlusses hält, während die Testmodussignal-Ausgangs einrichtung (8) das Testmodussignal ausgibt.

2. Einchip-Mikroprozessor (1, 1a, 1b) mit eingebauter Selbst testfunktion zum Testen seiner internen Schaltungsanordnung, der eine Testmodussignal-Ausgangseinrichtung (8, 100) zum Ausgeben eines Testmodussignals, wenn der Einchip-Mikroprozessor in einem Testmodus ist, der ein Modus zum selbstdiagnostischen Testen der internen Schaltungsanordnung ist, und einen externen Anschluß (11, 14) für die interne Schaltungsanordnung aufweist, gekennzeichnet durch eine Unterbrechungseinrichtung (16; 72, 75), die die Eingabe und Ausgabe von Signalen über den externen Anschluß bei Ausgabe des Testmodussignals aus der Testmodussignal-Ausgangseinrichtung (8, 100) unterbricht.

3. Einchip-Mikroprozessor nach Anspruch 1, gekennzeichnet durch eine Unterbrechungseinrichtung (16; 72, 75), die die Eingabe und Ausgabe von Signalen aus einem externen Anschluß bei Ausgabe des Testmodussignals aus der Testmodussignal-Ausgangseinrichtung (8) unterbricht.

4. Einchip-Mikroprozessor nach Anspruch 2 oder 3, gekennzeichnet durch eine Verbindungseinrichtung, welche Eingangsanschlüsse und Aus gangsanschlüsse von verschiedenen Mehrfunktionsmodule bildenden internen Schaltungen auf der Grundlage des Testmodussignals aus der Testmodussignal-Ausgangseinrichtung (8) untereinander ver bindet, wobei der Einchip-Mikroprozessor zum Testen jeder der internen Schaltungen die Eingangsanschlüsse der die Funktionsmodule bil denden internen Schaltungen, für die an den externen Anschlüssen der Eingang/Ausgang von Signalen unterbrochen ist, mit den Aus gangsanschlüssen der die anderen Funktionsmodule bildenden internen Schaltungen verbindet.

5. Einchip-Mikroprozessor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Testmodussignal-Ausgangseinrichtung (8) ein Register aufweist und das Register in einen ersten Zustand versetzt und das Testmodussignal auf der Grundlage eines beim Start des Test modus empfangenen Startsignals ausgibt und das Register in einen zweiten Zustand versetzt und das Testmodussignal auf der Grund lage eines Widerrufsignals, das empfangen wird, wenn der Test modus endet, widerruft.

6. Einchip-Mikroprozessor nach Anspruch 5, dadurch gekenn zeichnet, daß in die Testmodussignal-Ausgangseinrichtung (8) die Signale zum Start und zur Beendigung des Testmodus von einer Zentralverarbeitungseinheit (2) eingegeben werden.

7. Einchip-Mikroprozessor nach Anspruch 5, dadurch gekenn zeichnet, daß in die Testmodussignal-Ausgangseinrichtung (100) Signale zum Start und zur Beendigung des Testmodus von einem externen Anschluß (101) eingegeben werden.

8. Einchip-Mikroprozessor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Testmodussignal-Ausgangseinrich tung (8) das Testmodussignal während einer Normalbetriebsmodus- Leerlaufzeit ausgibt, wenn eine Wechselwirkung mit externen Ein richtungen nicht notwendig ist.

9. Einchip-Mikroprozessor nach einem der Ansprüche 1 bis 4, gekennzeichnet durch
eine Speichereinrichtung (3) zum Speichern eines Testmoduspro gramms und
eine Signalerzeugungseinrichtung zum Erzeugen von Signalen gemäß dem durch die Speichereinrichtung (3) gespeicherten Programm.

10. Einchip-Mikroprozessor nach einem der Ansprüche 1 bis 4, gekennzeichnet durch
eine Speichereinrichtung (3) zum Speichern eines Testmoduspro gramms und
eine Testeinrichtung zum Testen der dem Test unterworfenen internen Schaltung gemäß dem durch die Speichereinrichtung (3) gespeicherten Programm.

11. Einchip-Mikroprozessor nach Anspruch 9, dadurch gekenn zeichnet, daß die Signalerzeugungseinrichtung ein Testeingangs signal erzeugt, das in jene interne Schaltung eingegeben wird, welche den zu testenden Eingangsmodul (15) bildet.

12. Einchip-Mikroprozessor nach Anspruch 10, dadurch gekenn zeichnet, daß die Testeinrichtung durch Vergleichen des Aus gangssignals aus der den Ausgangsmodul (5) bildenden internen Schaltung mit einem in der Speichereinrichtung (3) gespeicherten erwarteten Wert bestimmt, ob der getestete Ausgangsmodul (5) normal oder defekt ist.

13. Einchip-Mikroprozessor nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine Zentralverarbeitungseinheit (2), die verursacht, daß das Ausgangssignal aus der getesteten internen Schaltung in die Zentralverarbeitungseinheit (2) durch einen Datenbus (6) während des Testmodus eingegeben wird und auf der Grundlage des in die Zentralverarbeitungseinheit (2) eingegebe nen Signals bestimmt, ob die getestete interne Schaltung normal oder defekt ist.

14. Einchip-Mikroprozessor nach Anspruch 4, dadurch gekenn zeichnet,
daß die Verbindungseinrichtung den Ausgang eines Zeitgebers für den internen Ausgang mit dem Eingang eines Zeitgebers für den internen Eingang auf der Grundlage des Testmodussignals aus der Testmodussignal-Ausgangseinrichtung (8) verbindet, und
daß durch Ermitteln der zwischen den Zeitgebern eingegebenen und ausgegebenen Signale auf Normalbetrieb getestet wird.

15. Einchip-Mikroprozessor nach Anspruch 4, dadurch gekenn zeichnet,
daß die Verbindungseinrichtung den Ausgang eines seriellen Ein gangs/Ausgangs (90, 91) mit dem Eingang eines anderen seriellen Eingangs/Ausgangs (91, 90) verbindet, und
daß durch Ermitteln der zwischen den seriellen Eingängen/Aus gängen (90, 91) eingegebenen und ausgegebenen Signale auf Normalbetrieb getestet wird.