DE19527543A1 - Halbleiterspeichervorrichtung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichervor­ richtung mit einer Vielzahl von auf einem Halbleitersubstrat und an Kreuzungsstellen von Bitleitungen und Wortleitungen angeordneten Speicherzellen, und einer Leseschaltung zum Aus­ lesen der dem Dateninhalt der Speicherzellen entsprechenden Datensignale, welche Leseschaltung mit einem Stromverstärker arbeitet und einen einer Bitleitung zugeordneten Auswahltran­ sistor mit einem Steueranschluß und zwei Elektrodenanschlüs­ sen besitzt, und bezieht sich auf eine Leseschaltung für eine Halbleiterspeichervorrichtung.

Im Stand der Technik sind nichtflüchtige elektrisch lösch­ bare, programmierbare Halbleiterspeicher (EEPROM) bekannt, die beispielsweise aus Speicherzellen mit der in Fig. 1 und Fig. 2 gezeigten Anordnung aufgebaut sind. Jede Speicherzelle 1 besitzt einen in einer Hauptoberfläche 2 des Halbleiter­ substrats 3 ausgebildeten Sourcebereich 4 und einen Drainbe­ reich 5, einen zwischen dem Sourcebereich 4 und dem Drainbe­ reich 5 ausgebildeten Kanalbereich 6, ein oberhalb des Kanal­ bereiches 6 ausgebildetes potentialungebundenes Floatinggate 7, eine zwischen dem Kanalbereich 6 und dem potentialungebun­ denen Floatinggate 7 angeordnete erste Isolierschicht 8, ein über dem potentialungebundenen Floatinggate 7 ausgebildetes Steuergate 9, sowie eine zwischen dem potentialungebundenen Floatinggate 7 und dem Steuergate 9 angeordnete zweite Iso­ lierschicht 10. Die Informationsspeicherung erfolgt in an sich bekannter Weise durch Aufbringen bzw. Entfernen von La­ dungen auf dem Floatinggate 7, was zu einer Verschiebung der Zell-Einsatzspannung führt. Der gespeicherte Dateninhalt wird ausgelesen durch Anlegen einer Spannung an das Steuergate 9, welche unterhalb einer Zell-Einsatzspannung im High-Zustand ("programmiert") liegt. Zellen im gelöschten Zustand werden leitfähig, während die programmierten Zellen sperren. In einer typischen Speicheranordnung gemäß Fig. 2 wird dement­ sprechend die Bitleitung BL an den Sourceanschluß der Zellen durchgeschaltet oder bleibt abgetrennt. Die den Bitleitungen zugeordneten Leseverstärker 11 detektieren den Zellzustand durch den Nachweis des durch die Speicherzelle 1 fließenden Stromes oder durch den Nachweis einer Potentialverschiebung auf der jeweiligen Bitleitung BL. Da die Leseverstärker im allgemeinen mehrfach eingesetzt werden sollen, und somit im Extremfall für jede Bitleitung BL ein eigener Leseverstärker 11 vorgesehen ist, sollte die Leseverstärkerschaltung so ein­ fach wie möglich sein und so wenig wie möglich Fläche bean­ spruchen. Darüber hinaus von besonderer Wichtigkeit ist die Zugriffszeit, welche den Zeitraum des Anliegens einer stabi­ len Wortleitungs (WL)-Adresse bis zum gültigen Datenausgang beschreibt. Dieser Zeitraum sollte so klein wie möglich sein. Eine weitere Forderung betrifft die Unempfindlichkeit gegen kapazitive Störeinkopplungen. Darüber hinaus sollte die Lese­ verstärkerschaltung gegen Betriebsspannungsschwankungen mög­ lichst unempfindlich sein.

Zur Verbesserung der Lesegeschwindigkeit und des Noise Margin werden für die Leseschaltung statt einfachen Inverterstufen zunehmend Differenzverstärker als Leseverstärker eingesetzt. Im Gegensatz zu statischen Halbleiterspeichern (SRAM) sind bei elektrisch löschbaren, programmierbaren Halbleiterspei­ chern (EEPROM) nicht notwendigerweise die komplementären Signale Bit und Bit-Quer verfügbar. Der zum Auslesen der Datensignale benötigte Vergleichspegel wird daher aus Zusatz­ schaltungen abgeleitet. Bekannt ist es hierbei, eine oder mehrere EEPROM-Referenzzellen zur Ableitung eines Vergleichs­ pegels bzw. eines Vergleichsstroms heranzuziehen. Hierzu wird beispielsweise auf die Veröffentlichungen S. Atsumi et al., IEEE Journal of Solid-State Circuits, Vol 29, 461, (1994), G. Casagrande, me, Band 4, 24, (1990), und C. Kuo et al., IEEE Journal of Solid-State Circuits, Vol 27, 574, (1992) verwie­ sen. Der Nachteil bei diesem bekannten Vorgehen ist, daß zunächst die Referenz-EEPROM-Zellen auf einen definierten Programmierzustand gebracht und dort gehalten werden müssen. Weiterhin wird in der Veröffentlichung T. Jinbo et al., IEEE Journal of Solid-State Circuits, Vol 27, 1547, (1992) ein Leseverstärker beschrieben, welcher einen Depletion- NMOS-Transistor als Referenzzelle verwendet. Dieser Transistor muß durch Zusatzimplantationen im Herstellprozeß gebildet werden, was mit einem Kostennachteil und dem Nachteil einer höheren Prozeßkomplexität verbunden ist.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung und eine Leseschaltung für eine Halbleiterspeichervorrichtung zur Verfügung zu stellen, die lediglich wenige Schaltungskomponenten besitzt, keine zusätz­ lichen Schaltungsteile wie insbesondere Depletion-NMOS-Tran­ sistoren benötigt, und ein Auslesen der Dateninhalte mit einer im Vergleich zum vorbekannten höheren Geschwindigkeit ermöglicht.

Diese Aufgabe wird durch eine Halbleiterspeichervorrichtung nach Anspruch 1 und eine Leseschaltung für eine Halbleiter­ speichervorrichtung nach Anspruch 7 gelöst.

Erfindungsgemäß ist vorgesehen, daß beim Auslesen des Daten­ inhalts einer Speicherzelle die ausgewählte Bitleitung strommäßig direkt dem einen Elektrodenanschluß des Auswahl­ transistors zugeordnet ist, und der Steueranschluß des Aus­ wahltransistors mit einem konstanten Auswahlspannungswert beaufschlagt ist. Die erfindungsgemäße Lösung beruht auf der Erkenntnis, die Einkoppelstelle, auf der die Datensignale entsprechend dem Dateninhalt der Speicherzellen anliegen, also die Bitleitung, auf den einen Elektrodenanschluß (beispielsweise Sourceanschluß) des Auswahltransistors der mit einem Stromverstärker arbeitenden Leseschaltung zu legen, und auf diese Weise den in der Bitleitung fließenden Strom direkt in den Eingangszweig der Leseschaltung einzugeben. Im Gegensatz zu den vorbekannten Leseschaltungen, bei denen stets Potentialvariationen, entweder direkt, oder indirekt, detektiert werden, ermöglicht die erfindungsgemäße Leseschal­ tung mit schaltungstechnisch einfachen Mitteln ein Auswerten von Stromvariationen des der ausgewählten Speicherzelle ent­ sprechenden Dateninhalts, die in der Regel einen größeren Bereich umfassen als Potentialvariationen. Der Steueranschluß bzw. Gateanschluß des Auswahltransistors wird mit einer kon­ stanten Auswahlspannung beaufschlagt, so daß der Auswahltran­ sistor abschaltbar gesteuert werden kann, und die erfindungs­ gemäße Leseschaltung somit auch stromsparend betrieben werden kann. In vorteilhafter Weise spricht die Leseschaltung be­ reits bei sehr kleinen Stromsignalen an, so daß eine hohe Geschwindigkeit zum Auslesen gegeben ist. Des weiteren ist der erzeugte Spannungshub auf der Bitleitung klein, was wie­ derum kurze Lesezeiten bei hoher Bitleitungskapazität er­ laubt.

Dem Prinzip der Erfindung folgend kann vorgesehen sein, daß die Leseschaltung einen Referenztransistor besitzt, dessen Steueranschluß mit einem konstanten Referenzspannungswert beaufschlagt ist und dessen ein Elektrodenanschluß mit Masse oder einem Versorgungspotential Vdd verbunden ist. Hierbei kann des weiteren vorgesehen sein, daß der andere Elektroden­ anschluß des Referenztransistors mit einem Datenausgang ver­ bunden ist, und dem Auswahltransistor und dem Referenztran­ sistor eine Stromverstärkerschaltung zugeordnet ist, welche so dimensioniert ist, daß der Datenausgang auf einen Pegel größer Vdd/2 (logisch 1) oder einen Pegel kleiner Vdd/2 (logisch 0) geschaltet wird, wenn der durch die Stromverstär­ kerschaltung eingeprägte Strom den durch den Referenztran­ sistor vorgegebenen Strom übersteigt. Hierbei kann in Weiter­ bildung der Leseschaltung vorgesehen sein, daß die Stromver­ stärkerschaltung eine Stromspiegelschaltung mit zwei Strom­ spiegeltransistoren umfaßt.

Bei einer besonders bevorzugten Ausführung der Erfindung umfaßt diese einen Stromspiegel, bei der der Eingangsstrom durch einen vorgeschalteten gewöhnlichen MOS-Transistor ("Auswahl-Transistor") vom N-Typ oder P-Typ mit einer Kon­ stantspannung am Gate des Transistors geführt wird. Demgemäß wird der EEPROM-Zellstrom somit direkt durch den Primärpfad eines Stromspiegels geleitet. Der (ebenfalls gewöhnliche) Referenztransistor kann bevorzugterweise in Serie mit dem Sekundärtransistor des Stromspiegels geschaltet sein, wobei am Gate des Referenztransistors eine weitere Konstantspannung anliegt. Der Referenzstrom wird also durch die Konstantspan­ nung und die Dimensionierung des Referenztransistors vorgege­ ben.

In vorteilhafter Weise kann des weiteren vorgesehen sein, daß die Leseschaltung eine Vielzahl von Auswahltransistoren be­ sitzt, die derart parallel geschaltet sind, daß mehrere Bit­ leitungen wahlweise auf den Leseverstärker durchgeschaltet werden können.

Weitere Vorteile und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen der Er­ findung anhand der Zeichnung. Es zeigt:

Fig. 1A und Fig. 1B den schematischen Aufbau einer EEPROM-Zelle;

Fig. 2 eine typische Anordnung eines EEPROM-Speichers mit Leseverstärker und Wortleitungstreibern;

Fig. 3A eine Leseschaltung gemäß einem ersten Ausführungsbei­ spiel der Erfindung;

Fig. 3B eine am Ausgang der Leseschaltung geschaltete Tri- State-Bustreiberschaltung;

Fig. 4 eine Leseschaltung gemäß einem zweiten Ausführungsbei­ spiel der Erfindung;

Fig. 5 den Spannungsverlauf für die Steuerung der Selektions­ zeiten der Speicherzelle (Zellstrom eingeschaltet) für das erste Ausführungsbeispiel;

Fig. 6 das Einschaltsignal (gemeinsames Signal an SELECT und VBIAS) für das erste Ausführungsbeispiel;

Fig. 7 den Stromverlauf im Primärpfad und Sekundärpfad der Stromspiegelschaltung, wobei gilt Primärstrom = Zellstrom = Bitleitungsstrom für das erste Ausführungsbeispiel;

Fig. 8 den Spannungsverlauf auf der Bitleitung für das erste Ausführungsbeispiel;

Fig. 9 den Signalverlauf am Datenausgang für das erste Aus­ führungsbeispiel;

Fig. 10 das durch einen Inverter verstärkte Datensignal am Datenausgang für das erste Ausführungsbeispiel; und

Fig. 11 die Lesezeiten in Abhängigkeit von der Bitleitungska­ pazität bei verschiedenen Versorgungsspannungen für das erste Ausführungsbeispiel, wobei ton einer leitfähigen Zelle, und toff einer gesperrten Zelle entspricht.

Die in Fig. 3A dargestellte Leseschaltung 11 gemäß einem ersten Ausführungsbeispiel der Erfindung besitzt einen N-MOS-Aus­ wahltransistor N2 mit einem Gateanschluß 12, Sourcean­ schluß 13, und Drainanschluß 14. Die Bitleitung BL einer aus­ gewählten Speicherzelle ist direkt mit dem Sourceanschluß 13 des Auswahltransistors N2 verbunden. Am Gateanschluß 12 des Auswahltransistors N2 liegt eine konstante Auswahlspannung SELECT an. Ein N-MOS-Referenztransistor N1 ist mit seinem Sourceanschluß 15 mit Masse 16 verbunden, wobei der Drainan­ schluß 17 des Referenztransistors N1 mit einem Datenausgang DOUT verbunden ist, und an dem Gateanschluß 18 des Referenz­ transistors N1 eine konstante Spannung VBIAS angelegt ist. Dem Auswahltransistor N2 und dem Referenztransistor N1 ist eine Stromverstärkerschaltung 19 in der Form einer Stromspie­ gelschaltung zugeordnet, welche einen ersten P-MOS-Stromspie­ geltransistor P1 und einer zweiten P-MOS-Stromspiegeltransi­ stor P2 besitzt. Der zweite Stromspiegeltransistor P2 ist in Serie mit dem Referenztransistor N1 geschaltet. Vdd bezeich­ net eine Versorgungsspannung.

Der auf der Bitleitung BL fließende Strom der Speicherzelle wird durch den Auswahltransistor N2 und durch den Stromspie­ geltransistor P1 geleitet. Die am Gateanschluß 12 des Aus­ wahltransistors N2 anliegende Konstantspannung für das Select-Signal wird so eingestellt, beispielsweise 1,2 V, daß der Spannungshub auf der Bitleitung begrenzt wird. Der Strom­ spiegel 19 mit den Stromspiegeltransistoren P1 und P2 ist so als Stromverstärker dimensioniert, daß gilt: W/L (P1) < W/L (P2). Der Ausgang DOUT schaltet auf Logisch-High (Pegel grö­ ßer Vdd/2), wenn der durch den Stromspiegeltransistor P2 theoretisch eingeprägte Strom den durch den Referenztransi­ stor N1 vorgegebenen Strom übersteigt. Die am Gateanschluß 18 des Referenztransistors anliegende Konstantspannung VBIAS be­ trägt beispielsweise 1,2 V. Die Leseschaltung 19 arbeitet mit einer hohen Lesegeschwindigkeit, kommt mit sehr wenigen Schaltungskomponenten aus, benötigt keine zusätzlichen Schal­ tungsteile wie insbesondere Depletion-MOS-Transistoren, und ist in der Lage, sehr kleine Ströme von beispielsweise weni­ ger als 15 µA zu detektieren. Durch die an den Gateanschlüs­ sen anliegenden Konstantspannungssignale Select und VBIAS ist die Leseschaltung abschaltbar, und kann damit stromsparend betrieben werden.

Die Signalverstärkung der dargestellten Leseschaltung ist so hoch, daß der Ausgang DOUT ohne weitere Verstärker-Kaskaden auf einen Tri-State-Bus-Treiber geschaltet werden kann, wei­ cher in Fig. 3B dargestellt ist.

Bei dem in Fig. 4 dargestellten zweiten Ausführungsbeispiel einer erfindungsgemäßen Leseschaltung ist die Stromspiegel­ schaltung 19 komplementär zu der Schaltung nach Fig. 3A aus­ geführt, so daß diese Leseschaltung für den Betrieb der Spei­ cherzelle gegen das Spannungsversorgungspotential Vdd ausge­ legt ist. Bei diesem Ausführungsbeispiel sollte die an den Gateanschluß 18 des P-MOS-Referenztransistors P1 anliegenden konstanten Spannungswerte VBIAS zur Einstellung eines günsti­ gen Signalhubes höher als im Fall der Schaltung nach Fig. 3A gewählt werden. Weiterhin ist bei der Leseschaltung nach Fig. 4 der Auswahltransistor N3 als N-MOS-Transistor ausgeführt.

Im übrigen arbeitet die in Fig. 4 dargestellte Leseschaltung analog wie bei der Schaltung nach Fig. 3A.

Fig. 5 veranschaulicht den zeitlichen Verlauf des Signals am Steuergate einer gelöschten Zelle, wobei die Bezugsziffer 20 den eingeschalteten Zellstrom und die Bezugsziffer 21 den ausgeschalteten Zellstrom bezeichnet. Fig. 6 zeigt die Selek­ tionszeiten der Leseschaltung 19, wobei nach oben das Ein­ schaltsignal der Leseverstärkerschaltung aufgetragen ist, und ein gemeinsames Signal für SELECT und VBIAS anliegt. Fig. 7 zeigt den Stromverlauf in der Stromspiegelschaltung nach Fig. 3A, wobei die durchgezogene Kurve den im Primärpfad des Stromspiegels fließenden Primärstrom (= Zellstrom = Bitlei­ tungsstrom), und die gestrichelte Linie den im Sekundärpfad des Stromspiegels fließenden Strom durch den zweiten Strom­ spiegeltransistor P2 fließenden Strom bezeichnet. Aus dieser Darstellung wird deutlich, daß die erfindungsgemäße Lese­ schaltung bereits bei sehr kleinen Stromsignalen mit hoher Geschwindigkeit anspricht. Aus der den Spannungsverlauf auf der Bitleitung wiedergebenden Darstellung gemäß Fig. 8 wird deutlich, daß der erzeugte Spannungshub auf der Bitleitung klein ist, wodurch kurze Lesezeiten bei hoher Bitleitungska­ pazität ermöglicht werden. Fig. 9 zeigt in zeitlicher Abhän­ gigkeit das am Datenausgang DOUT anstehende Signal. Fig. 10 veranschaulicht die Signalform des Datenausgangs nach einer weiteren Inverterstufe. In Fig. 11 sind schließlich die Lese­ zeiten in Abhängigkeit von der Bitleitungskapazität bei ver­ schiedenen Versorgungsspannungen Vdd wiedergegeben, wobei ton und toff für die Lesezeiten bei leitfähiger bzw. nichtleitfä­ higer Zelle stehen.

Claims (11)

1. Halbleiterspeichervorrichtung mit einer Vielzahl von auf einem Halbleitersubstrat (3) und an Kreuzungsstellen von Bit­ leitungen (BL) und Wortleitungen (WL) angeordneten Speicher­ zellen (1), und einer Leseschaltung (11) zum Auslesen der dem Dateninhalt der Speicherzellen (1) entsprechenden Datensi­ gnale, welche Leseschaltung (11) mit einem Stromverstärker arbeitet und einen einer Bitleitung (BL) zugeordneten Aus­ wahltransistor (N2; N3) mit einem Steueranschluß (12) und zwei Elektrodenanschlüssen (13, 14) besitzt, dadurch gekennzeichnet, daß die Bitleitung (BL) strommäßig direkt dem einen Elektrodenan­ schluß (13) des Auswahltransistors (N2; N3) zugeordnet ist, und der Steueranschluß (12) des Auswahltransistors (N2; N3) mit einem konstanten Auswahlspannungswert (SELECT) beauf­ schlagt ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Leseschaltung (11) einen Referenz­ transistor (N1; P1) besitzt, dessen Steueranschluß (18) mit einem konstanten Referenzspannungswert (VBIAS) beaufschlagt ist und dessen ein Elektrodenanschluß (15) mit Masse oder einem Versorgungspotential (Vdd) verbunden ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der andere Elektrodenanschluß (17) des Referenztransistors (N1; P1) mit einem Datenausgang (DOUT) verbunden ist, und dem Auswahltransistor (N2; N3) und dem Referenztransistor (N1; P1) eine Stromverstärkerschaltung (19) zugeordnet ist, welche so dimensioniert ist, daß der Datenausgang (DOUT) auf einen Pegel größer Vdd/2 oder einen Pegel kleiner Vdd/2 geschaltet wird, wenn der durch die Stromverstärkerschaltung (19) theoretisch eingeprägte, aus dem Bitleitungsstrom abgeleitete Strom den durch den Refe­ renztransistor (N1; P1) vorgegebenen Strom übersteigt.

4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Stromverstärkerschaltung (19) eine dem Auswahltransistor (N2; N3) und dem Referenztransistor (N1; P1) zugeordnete Stromspiegelschaltung mit zwei Strom­ spiegeltransistoren (P1, P2; N1; N2) umfaßt.

5. Halbleiterspeichervorrichtung nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß die Leseschaltung (11) eine Viel­ zahl von Auswahltransistoren besitzt, die derart parallel geschaltet sind, daß mehrere Bitleitungen (BL) wahlweise auf die Leseschaltung (11) durchgeschaltet werden.

6. Halbleiterspeichervorrichtung nach Anspruch 1 bis 5, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung ein elektrisch löschbarer, programmierbarer Halbleiterspei­ cher ist, und jede Speicherzelle (1) einen in einer Haupt­ oberfläche (2) des Halbleitersubstrats (3) ausgebildeten Sourcebereich (4) und einen Drainbereich (5), einen zwischen dem Sourcebereich (4) und dem Drainbereich (5) ausgebildeten Kanalbereich (6), ein oberhalb des Kanalbereiches (6) ausge­ bildetes potentialungebundenes Floatinggate (7), eine zwi­ schen dem Kanalbereich (6) und dem potentialungebundenen Floatinggate (7) angeordnete erste Isolierschicht (8), ein über dem potentialungebundenen Floatinggate (7) ausgebildetes Steuergate (9), und eine zwischen dem potentialungebundenen Floatinggate (7) und dem Steuergate (9) angeordnete zweite Isolierschicht (10) aufweist.

7. Leseschaltung zum Auslesen der den Dateninhalt von Spei­ cherzellen (1) einer Halbleiterspeichervorrichtung entspre­ chenden Datensignale, welche Leseschaltung (11) mit einem Stromverstärker arbeitet und einen einer Bitleitung (BL) zugeordneten Auswahltransistor (N2; N3) mit einem Steueran­ schluß (12) und zwei Elektrodenanschlüssen (13) besitzt, dadurch gekennzeichnet, daß die Bitleitung (BL) strommäßig direkt dem einen Elektrodenanschluß (13) des Auswahltransi­ stors (N2; N3) zugeordnet ist, und der Steueranschluß (12) des Auswahltransistors (N2; N3) mit einem im wesentlichen konstanten Auswahlspannungswert beaufschlagt ist.

8. Leseschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Leseschaltung (11) einen Referenztransistor (N1; P1) besitzt, dessen Steueranschluß (18) mit einem konstanten Referenzspannungswert beaufschlagt ist und dessen ein Elek­ trodenanschluß (16) mit Masse oder einem Versorgungspotential Vdd verbunden ist.

9. Leseschaltung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der andere Elektrodenanschluß (17) des Referenztransistors (N1; P1) mit dem Datenausgang verbunden ist, und dem Auswahltransistor (N2; N3) und dem Referenztran­ sistor (N1; P1) eine Stromverstärkerschaltung (19) zugeordnet ist, welche so dimensioniert ist, daß der Datenausgang (DOUT) auf einen Pegel größer Vdd/2 oder einen Pegel kleiner Vdd/2 geschaltet wird, wenn der durch die Stromverstärkerschaltung (19) theoretisch eingeprägte Strom den durch den Referenz­ transistor (N1; P1) vorgegebenen Strom übersteigt.

10. Leseschaltung nach Anspruch 7 bis 9, dadurch gekennzeich­ net, daß die Stromverstärkerschaltung (19) eine Stromspiegel­ schaltung mit zwei Stromspiegeltransistoren (P1, P2; N1, N2) umfaßt.

11. Leseschaltung nach Anspruch 7 bis 10, dadurch gekennzeichnet, daß die Leseschaltung (11) eine Vielzahl von Auswahltransistoren (N2; N3) besitzt, die derart parallel geschaltet sind, daß mehrere Bitleitungen (BL) wahlweise auf den Leseverstärker durchgeschaltet werden können.