DE1948923A1 - Process for the production of semiconductor devices - Google Patents
Process for the production of semiconductor devicesInfo
- Publication number
- DE1948923A1 DE1948923A1 DE19691948923 DE1948923A DE1948923A1 DE 1948923 A1 DE1948923 A1 DE 1948923A1 DE 19691948923 DE19691948923 DE 19691948923 DE 1948923 A DE1948923 A DE 1948923A DE 1948923 A1 DE1948923 A1 DE 1948923A1
- Authority
- DE
- Germany
- Prior art keywords
- mask
- layer
- etchant
- substrate
- windows
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
- H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- ing And Chemical Polishing (AREA)
- Weting (AREA)
- Electrodes Of Semiconductors (AREA)
Description
IBM Deutschland IBM Germany internationale Büro-Maschinen Gesellschaft mbHinternational Büro-Maschinen Gesellschaft mbH
Böblingen, den 23. September 1969 gg/duBöblingen, September 23, 1969 gg / du
Anmelderin: International Business MachinesApplicant: International Business Machines
Corporation, Armonk, N.Y. 10504Corporation, Armonk, N.Y. 10504
Amtl. Aktenzeichen: NeuanmeldungOfficial File number: New registration
Aktenzeichen der Anmelderin: Docket PI 968 032Applicant's file number: Docket PI 968 032
Die Erfindung betrifft ein Verfahren zur Herstellung von Halbleiteranordnungen unter Anwendung der gebräuchlichen Maskierungs-, Diffusions- und Kontaktierungsprozesse und Vermeidung der Ausrichtung nacheinander auf das Substrat aufzubringender Masken mit übereinanderliegenden Maskenfenstern.The invention relates to a method for producing semiconductor devices using the usual masking, diffusion and contacting processes and avoiding alignment masks with mask windows lying one on top of the other to be applied to the substrate one after the other.
Die Anwendungsmöglichkeiten des erfindungsgemäßen Verfahrens liegen insbesondere auf dem Gebiet der integrierten Schaltungstechnik. Das der Erfindung zugrundeliegende Problem wird insbesondere bei der Herstellung von Transistoren oder ähnlichen Halbleiteranordnungen offenbar, die extrem kleine Emitterzonen oder vergleichbare Zonen aufweisen. Bei der Herstellung integrierter Halbleiteranordnungen besteht derzeit ein wesentlicher Verfahrensschritt darin, photolithographische Techniken auf das Halbleitersubstrat bedeckende Isolationsschichten anzuwenden und The possible uses of the method according to the invention are in particular in the field of integrated circuit technology. The problem on which the invention is based becomes apparent in particular in the production of transistors or similar semiconductor arrangements which have extremely small emitter zones or comparable zones. In the production of integrated semiconductor arrangements, an essential process step currently consists of applying photolithographic techniques to insulating layers covering the semiconductor substrate
009816/1291009816/1291
dadurch Masken für beispielsweise die durchzuführenden Diffusionsprozesse zu bilden. In den meisten Fällen besteht derzeit das Halbleitersubstrat aus Silizium und die Isolationsschicht wird gewöhnlich aus Siliziumdi.oxyd gebildet. Zur Herstellung aktiver und passiver Halbleiterelemente sind eine Reihe aufeinanderfolgender Diffusionsschritte zur Erzeugung der erforderlichen Zonen im Halbleitersubstrat erforderlich. Die durch Fenster in der als Maske verwendeten Isolationsschicht erfolgenden Diffusionen dienen also beispielsweise der Herstellung der Basiszone, der Emitter-thereby forming masks for, for example, the diffusion processes to be carried out. In most cases this currently exists Semiconductor substrate made of silicon and the insulation layer is common formed from silicon dioxide. For the production of active and passive semiconductor elements, a number of successive ones are used Diffusion steps are required to produce the required zones in the semiconductor substrate. The through windows in the as Mask used insulation layer are used for diffusions for example the production of the base zone, the emitter
ψ zone und auch der Kollektorzone von Transistoren. Die diffundierten Halbleiterzonen sind in weiteren Arbeitsgängen elektrisch zu kontaktieren. Auch diese Kontaktierung erfolgt im wesentlichen unter Zuhilfenahme von geeigneten Kontaktierungsmasken. Es erhebt sich also die Forderung, daß aufeinanderfolgende Masken exakt aufeinander ausgerichtet sein müssen, um beispielsweise eine einwandfreie Kontaktierung der diffundierten Zonen zu gewährleisten. Das heißt also, die Maskenfenster der Kontaktierungsmaske müssen exakt auf die zugeordneten Maskenfenster der zuvor verwendeten Diffusionsmaske ausgerichtet sein. Die bei der Ausrichtung der im Herstellungsverfahren aufeinanderfolgenden Masken auftretenden Schwierigkeiten zeigen sich insbesondere bei der Herstellung von ψ zone and also the collector zone of transistors. The diffused semiconductor zones are to be electrically contacted in further work steps. This contact is also essentially made with the aid of suitable contact masks. The requirement arises that successive masks must be precisely aligned with one another in order, for example, to ensure perfect contacting of the diffused zones. This means that the mask windows of the contacting mask must be precisely aligned with the assigned mask windows of the previously used diffusion mask. The difficulties encountered in aligning the successive masks in the manufacturing process are particularly evident in the manufacture of
* Transistoren für hohe Frequenzen, die extrem schmale Emitterzonen aufweisen müssen. Die Breite dieser Emitterzonen beträgt beispielsweise 2,5 ^m oder weniger. Aus diesem Grunde ist es erforderlich, die Masken mit einer Genauigkeit von 2 bis 3 Mikron aufeinander auszurichten. Wird diese Genauigkeit nicht eingehalten, so wird die Ausbeute an funktionstüchtigen Transistoren außerordentlich vermindert.* High frequency transistors that have extremely narrow emitter zones must have. The width of these emitter zones is, for example, 2.5 ^ m or less. For this reason it is necessary Align the masks to one another with an accuracy of 2 to 3 microns. If this accuracy is not maintained, so the yield of functional transistors is extremely reduced.
Ein weiteres Problem bei der Herstellung von Transistoren für hohe Frequenzen in planarer Technik besteht darin, daß die Halbleiteranordnungen passiviert werden müssen. Das Erfordernis der Passivierung ist eine Folge der Tatsache, daß die PN-Übergänge an ι die Oberfläche des Substrats treten. Werden diese Übergänge nicht j sorgfältig überdeckt und geschützt, so wird die Funktion der fer-A further problem in the production of transistors for high frequencies using planar technology is that the semiconductor arrangements have to be passivated. The requirement of passivation is a consequence of the fact that the PN junctions occur on the surface of the substrate . If these transitions are not carefully covered and protected, the function of the finished
009816/1291009816/1291
Docket PI 968 032 v Docket PI 968 032 v
• *♦·»·.*■• * ♦ · »·. * ■
tiggestellten Anordnungen,nicht unwesentlich beeinflußt.finalized arrangements, not insignificantly influenced.
Es ist die der Erfindung zugrundliegende Aufgabe, die Ausrichtung nacheinander auf das Substrat aufzubringender Masken sicherzustellen bzw. zu vermeiden und gleichzeitig die Anzahl der erforderlichen Masken zu reduzieren. Gleichzeitig sollen die für die Masken verwendeten Schichten eine Passivierung der Oberfläche der Halbleiteranordnung bewirken.It is the object of the invention to ensure or avoid the alignment of masks to be applied one after the other to the substrate and at the same time to reduce the number of masks required Reduce masks. At the same time, the layers used for the masks are intended to passivate the surface of the Effect semiconductor arrangement.
Gemäß der Erfindung wird ein Verfahren zur Herstellung von Halbleiteranordnungen unter Anwendung der gebräuchlichen Maskierungs-, Diffusions- und Kontaktierungsprozesse und Vermeidung der Ausrichtung nacheinander auf das Substrat aufzubringender Masken mit übereinanderliegenden Maskenfenstern derart vorgeschlagen, daß als Masken erste, mit einem ersten aber nicht mit einem zweiten Ätzmittel und zweite, mit einem zweiten, aber nicht mit dem ersten Ätzmittel ätzbare Schichten nacheinander auf das Substrat aufgebracht und in aufeinanderfolgenden Ätzprozessen stellenweise wieder abgeätzt werden, wobei das Abätzen der ersten Schicht nach Herstellung der Fenster in der zweiten Schicht lediglich durch Eintauchen des Substrats in das erste Ätzmittel erfolgen kann.According to the invention there is provided a method for producing semiconductor devices using the usual masking, diffusion and contacting processes and avoiding alignment one after the other to be applied to the substrate masks with superimposed mask windows proposed in such a way that as Masks first, with a first but not with a second etchant and second, with a second, but not with the first Etching agent etchable layers applied one after the other to the substrate and are etched off again in places in successive etching processes, after which the first layer is etched off Production of the window in the second layer can only be done by immersing the substrate in the first etchant.
Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens besteht darin, daß das Substrat aus Silizium besteht und daß als erste Schicht Siliziumdioxyd, als erstes Ätzmittel eine gepufferte Lösung von Flußsäure und Afioniumchlorid, als zweite Schicht Siliziumnitrid und als zweites Ätzmittel Araoniumhypophosphat verwendet wird.An advantageous embodiment of the method according to the invention consists in that the substrate consists of silicon and that the first layer is silicon dioxide and the first etchant is a buffered one Solution of hydrofluoric acid and afionium chloride, as a second layer Silicon nitride and araonium hypophosphate used as a second etchant will.
Das erfindungsgemäße Verfahren kann vorteilhafterweise so ausgeführt werden, daß eine aus einer ersten und einer darüberliegenden zweiten Schicht bestehende erste Maske hergestellt und in zwei Ätzschritten mit den erforderlichen Maskenfenstern versehen wird und daß nach oder während der Durchführung eines die Maske benötigenden Prozesses zumindest in den, Bereichen der Maskenfenster The method according to the invention can advantageously be carried out in this way that a first mask consisting of a first and an overlying second layer is made and in two Etching steps is provided with the necessary mask windows and that after or during the implementation of a process which requires the mask, at least in the areas of the mask window
009«16/009 «16 /
FT Qfi8 O"5.? -FT Qfi8 O " 5. ? -
89238923
erneut eine erste Schicht aufgebracht wird, die in Verbindung mit zusätzlich zu bildenden Maskenfenstern lediglich durch Eintauchen des gesamten Substrats in das erste Ätzmittel wieder entfernt wirdj so daß eine ausgerichtete zweite Maske entsteht. Eine Ausgestaltung des Verfahrens besteht darin, daß die erste Maske als.-Diffusionsmaske und die zweite Maske als Kontaktierungsmaske zur Kontaktierung der beim Diffusionsprozeß gebildeten Halbleiterzonen verwendet wird. Insbesondere wird vorgeschlagen, daß die erste Maske zur Herstellung einer in einer Basiszone liegenden Emitter- h zone und die zweite Maske zur Kontaktierung der Emitterzone verwendet wird, wobei zur gleichzeitigen Kontaktierung der Basiszone in der zweiten Maske zusätzliche Maskenfenster erzeugt werden.a first layer is applied again, which in connection with mask windows to be additionally formed is removed again merely by immersing the entire substrate in the first etchant, so that an aligned second mask is produced. In one embodiment of the method, the first mask is used as a diffusion mask and the second mask is used as a contact mask for contacting the semiconductor zones formed during the diffusion process. In particular, it is proposed that the first mask for producing an in-base zone emitter zone h and the second mask is used for contacting the emitter region, being produced for the simultaneous contacting of the base region in the second mask additional mask window.
Neben der Sieherstellung der im bekannten Verfahren notwendigen Maskenausrichtung in Verbindung mit einer Reduzierung der Masken und der damit verbundenen Verringerung des Aufwandes liefert das erfindungsgemäße Verfahren den Vorteil, daß die zweite, vorzugsweise aus Siliziumnitrid bestehende Schicht als Passivierungsschicht auf der Substratoberfläche verbleiben kann. .In addition to the production of the mask alignment necessary in the known method in connection with a reduction of the masks and the associated reduction in effort, the method according to the invention provides the advantage that the second layer, preferably composed of silicon nitride, acts as a passivation layer can remain on the substrate surface. .
Weitere Einzelheiten· und Vorteile der Erfindung ergeben sich aus der nachstehenden fieschreibung des erfindungsgemäßen Verfahrens W anhand des in den Fig.-IA-II dargestellten Ausführungsbeispiels.Further details and advantages of the invention emerge from the following description of the method W according to the invention on the basis of the exemplary embodiment shown in FIGS.
Die Fig. 1A-1I zeigen Querschnitte einer nach dem erfindungsgemäßen Verfahren hergestellten Halbleiteranordnung in verschiedenen Verfahrensstufen. Zur Vereinfachung der Erläuterung der Erfindung ist eine Halbleiteranordnung mit einfachem Aufbau gewählt. Es ist eine typische Halbleiteranordnung in einem Teil eines Substrats 10 dargestellt, das eine Vielzahl ähnlicher- Anordnungen enthält. Innerhalb des Substrats 10 befindet sich eine Basiszone eines Transistors, die durch Anwendung der bekannten Maskierungs- und Ätztechnik In die Oberfläche des Substrats eindiffundiert ist. Die Oberfläche des Substrats ist aus diesem Grunde mit einer Isolationsschicht I1I versehen.1A-1I show cross sections of a semiconductor arrangement produced by the method according to the invention in various method stages. To simplify the explanation of the invention, a semiconductor arrangement with a simple structure is selected. A typical semiconductor device is shown in a portion of a substrate 10 which contains a plurality of similar devices. Inside the substrate 10 there is a base zone of a transistor, which is diffused into the surface of the substrate by using the known masking and etching technique. For this reason, the surface of the substrate is provided with an insulation layer I 1 I.
009816/1291009816/1291
Docket FI 966 032Docket FI 966 032
Ein wesentliches Merkmal besteht nun darin, daß nach der Bildung der Basiszone 12 die Oberfläche des Substrats mit* einer Schicht aus Siliziumnitrid beschichtet wird. Diese Schicht bildet einen Teil der erforderlichen Diffusionsmaske für die Herstellung der Emitterzone. Außerdem wird durch diese Schicht die sonst erforderliche Maskenausrichtung überflüssig. Um jedoch durch sogenannte Oberflachenzustande bedingte Erscheinungen auszuschließen, wird vor der Beschichtung mit Siliziumnitrid eine Siliziumdioxydschicht l6 aufgebracht. Mach der Diffusion der Basiszone 12 wird also die Silxziumdioxydschicht l6 aufgebracht, die die ursprüngliche Isolationsschicht 14 gänzlich bedeckt. Die Dicke der Siliziumschicht 16 liegt in der Größenordnung von 100 bis 1000 A. Sie wird vorzugsweise durch pyrolytische Zersetzung erzeugt. Eine andere mögliehe Methode zur Erzeugung der Schicht besteht in der Oxydation der Substratoberfläche.An essential characteristic now is that after education of the base zone 12 the surface of the substrate with * a layer is coated from silicon nitride. This layer forms part of the diffusion mask required for the production of the Emitter zone. In addition, this layer eliminates the otherwise necessary Mask alignment unnecessary. However, in order to get through so-called To exclude phenomena caused by surface conditions, a silicon dioxide layer is applied prior to the coating with silicon nitride l6 applied. Mach the diffusion of the base zone 12 becomes So the Silxziumdioxydschicht l6 applied, which covers the original insulation layer 14 completely. The thickness of the silicon layer 16 is on the order of 100 to 1000 A. You is preferably produced by pyrolytic decomposition. Another possible method of creating the layer is that Oxidation of the substrate surface.
Wie Pig. IB zeigt, wird die Schicht l6 gänzlich mit einer weiteren, aus Siliziumnitrid bestehenden Schicht 18 bedeckt. Diese Schicht l8 kann durch Niederschlagen aus der Dampfphase erzeugt werden. Sie weist etwa eine Dicke von 500 bis 2500 A auf. Nunmehr wird die Oberfläche der Schicht 18 in bekannter Weise auf photolithographischem Wege behandelt, um ein für eine anschließende Diffusion erforderliches Fenster bis zur Oberfläche des Substrats freizulegen. Zu diesem Zweck wird in bekannter Weise ein entsprechende öffnungen aufweisende Photolackschicht auf die Schicht 18 aufgebracht. Durch diese öffnungen kann ein geeignetes Ätzmittel auf die darunterliegende Schicht einwirken. Im betrachteten Beispiel, in dem die Schicht 18 aus Siliziumnitrid (Si,Nj.) besteht, wird als Ätzmittel Amoniumhypophosphat (NHkH2PO1.) verwendet. Bei dem durchgeführten Ätzprozeß wird in der Schicht 18 ein Fenster 20 freigelegt. Das Ätzmittel ist so gewählt, daß es die unter der Schicht 18 liegende Schicht 16 aus Siliziumdioxyd nicht angreift. Das Fenster 20 reicht somit in der Fig. IC dargestellten Herstellungsphase lediglich bis auf die Oberfläche der Schicht 16. Eine Abwandlung des Verfahrens der Herstellung des Like Pig. IB shows, the layer 16 is completely covered with a further layer 18 consisting of silicon nitride. This layer 18 can be produced by deposition from the vapor phase. It has a thickness of approximately 500 to 2500 Å. The surface of the layer 18 is now treated in a known manner in a photolithographic manner in order to expose a window required for a subsequent diffusion up to the surface of the substrate. For this purpose, a corresponding photoresist layer having openings is applied to layer 18 in a known manner. A suitable etchant can act on the underlying layer through these openings. In the example under consideration, in which the layer 18 consists of silicon nitride (Si, Nj.), Ammonium hypophosphate (NHkH 2 PO 1. ) Is used as the etchant. During the etching process carried out, a window 20 is exposed in layer 18. The etchant is chosen so that it does not attack the layer 16 of silicon dioxide lying under the layer 18. The window 20 thus extends only to the surface of the layer 16 in the production phase shown in FIG
00 9816/129100 9816/1291
- .■ .;'■"■■ - ■' - 6 - · : "■ ■■-■■.■.;■ - : ;-. ■.; '■ "■■ - ■' - 6 - ·:" ■ ■■ - ■■. ■.; ■ -:;
Fensters 20 besteht darin, daß der Photolack auf einer über der Schicht 18 aus Siliziumnitrid angeordneten weiteren Schicht aufgebracht wird. Beispielsweise kann über der Schicht 18 eine Schicht aus Siliziumdioxyd aufgebracht werden, deren Oberfläche dann auf photolythographisehern Wege behandelt wird.Window 20 consists in that the photoresist is applied to a further layer arranged above the layer 18 made of silicon nitride will. For example, a layer of silicon dioxide can be applied over the layer 18, the surface of which is then applied photolythographisehern ways is dealt with.
Nach der Bildung der öffnung 20 muß diese noch bis zur Substratoberfläche vertieft werden. Zu diesem Zweck wird das gesamte Substrat in ein die freigelegten Bereiche der aus Siliziumdioxyd be-P stehenden Schicht 16 angreifendes Ätzmittel, beispielsweise eine gepufferte Lösung aus Flußsäure und Ainoniumchlorid, eingetaucht. Dabei wird die öffnung 20 durch die öffnung 22 in der Schicht 16 vertieft, so daß nunmehr die Öffnung bis auf die Oberfläche des Substrats reicht, was in Fig. ID dargestellt ist.After the opening 20 has been formed, it must still reach the substrate surface be deepened. For this purpose, the entire substrate is in one of the exposed areas of the silicon dioxide be-P standing layer 16 attacking etchant, for example a buffered solution of hydrofluoric acid and ammonium chloride, immersed. The opening 20 is thereby made through the opening 22 in the layer 16 deepened, so that now the opening down to the surface of the Substrate is enough what is shown in Fig. ID.
Hierbei sei festgestellt, daß bis zu dieser Herstellungsstufe, also unmittelbar vor der Diffusion der Emitterzone, lediglich eine einzige Beschichtung mit Photolaek erforderlich war. Nach der Herstellung des Fensters 20, 22 wird eine Diffusion durchgeführt. Dabei wird im betrachteten Beispiel in der p-leitenden Basiszone eine η-leitende Emitterzone 24 gebildet. Bei diesem Prozeß diffunik dieren Störstellen, beispielsweise Phosphor oder Arsen, durch das Fenster 20, 22 in die Oberfläche des Substrats ein* Die Diffusion erfolgt gewöhnlich in einer oxydierenden Atmosphäre. Aus diesem Grunde bildet sich während der Diffusion auf der Substratoberfläche im Bereich des Fensters 22 eine dünne, aus Siliziumdioxyd bestehende Schicht26. Die Dicke dieser Schicht beträgt etwa 50 bis 80 2.It should be noted here that up to this production stage, that is to say immediately before the diffusion of the emitter zone, only a single coating with Photolaek was required. After the production of the window 20, 22, diffusion is carried out. In the example under consideration, an η-conducting emitter zone 24 is formed in the p-conducting base zone. During this process, impurities, for example phosphorus or arsenic, diffuse through the window 20, 22 into the surface of the substrate. Diffusion usually takes place in an oxidizing atmosphere. For this reason, a thin layer 26 consisting of silicon dioxide forms on the substrate surface in the region of the window 22 during the diffusion. The thickness of this layer is approximately 50 to 80 2.
Wird, wie hier angenommen, eine transistorähnliche Halbleiteranordnung hergestellt, so muß die Basiszone kontaktiert werden. Um zu verhindern, daß bei der Herstellung des Basiskontaktes die bereits gebildete Emitterzone beeinflußt wird, wird erneut ."eine.*, in der Zeichnung nicht dargestellte Photolackschicht auf der Oberfläche der in Fig. IE dargestellten Struktur aufgebracht. WährendAs assumed here, it will be a transistor-like semiconductor device established, the base zone must be contacted. Around to prevent the already formed emitter zone from being influenced during the production of the base contact, is again. "a. *, in Photoresist layer, not shown in the drawing, on the surface applied the structure shown in Fig. IE. While
009816/1291009816/1291
Docket PI 968 032Docket PI 968 032
— y — '- y - '
also das Fenster 22 mit Photolaek abgedeckt wird, wird das Fenster für den Basiskontakt geöffnet. Das Ergebnis dieser Verfahrensschritte ist aus Fig. IF zu ersehen. Auch dabei werden nacheinander zwei Ätzmittel verwendet, die selektiv die ihnen zugeordneten Schichten 18 bzw. 16 angreifen und dadurch die Maskenfenster 30 und 32 entstehen lassen. Bei der Durchführung dieser Verfahrensschritte ist die Emitterzone vollkommen geschützt, da sie von der dünnen Siliziumdioxydschicht 26 und der Photolackschicht bedeckt ist. Nach der Herstellung der öffnungen für den Basiskontakt wird die Siliziumdioxydschicht 26 mittels eines geeigneten Ätzmittels entfernt. Dies geschieht unmittelbar vor der Metallisierung zur Herstellung der Kontakte. Es werden wieder dieselben Fenster frei~ gelegt, durch die bereits die Diffusion der Emitterzone erfolgte. Dieser Zustand ist in Fig. IG dargestellt.so the window 22 is covered with Photolaek, the window open for basic contact. The result of these process steps can be seen from FIG. IF. Also doing this will be one after the other two etchants are used, which selectively attack the layers 18 and 16 assigned to them, and thereby the mask window Let 30 and 32 arise. When performing these process steps, the emitter zone is completely protected because it is protected from the thin silicon dioxide layer 26 and the photoresist layer covered is. After the openings for the base contact have been produced, the silicon dioxide layer 26 is etched by means of a suitable etchant removed. This takes place immediately before the metallization to make the contacts. The same windows become free again ~ laid, through which the diffusion of the emitter zone already took place. This condition is shown in Fig. IG.
Im anschließenden Verfahrensschritt wird die gesamte Oberfläche der Anordnung metallisiert. Dabei wird eine Metallschicht ^O beispielsweise aus Aluminium aufgebracht. Das Metall gelangt durch die Fenster bis auf die Oberfläche des Substrats, was aus Fig. IH zu ersehen ist. Anschließend werden in einem weiteren Ktzprozeß Teile der Metallschicht entfernt, so daß lediglich die erwünschten, die Verbindung zum Emitterkontakt und Basiskontakt herstellenden Leitungszüge erhalten bleiben. Die auf diese Weise fertiggestellte Halbleiteranordnung ist in Fig. II gezeigt.In the subsequent process step, the entire surface of the arrangement is metallized. In this case, a metal layer ^ O is for example made of aluminum. The metal passes through the window down to the surface of the substrate, which can be seen from FIG. IH can be seen. Subsequently, parts of the metal layer are removed in a further etching process, so that only the desired, the connection to the emitter contact and the base contact are maintained. The one completed in this way Semiconductor arrangement is shown in Fig. II.
Ein weiterer Vorteil .ies erfindungsgemäßen Verfahrens ergibt sich aus dem rechten, oberen Teil der in der Fig. II abgebildeten Anordnung. Hier ist eine Anordnung mit mehreren Leiterebenen angedeutet. Die Metallschicht 40 steht über eine in einer Isolationsschicht Ί6 enthaltene öffnung HU mit einer weiteren, darüberliegenden Metallschicht 42 in Verbindung. Die Isolationsschicht U6 besteht vorzugsweise aus durch Kathodenzerstäubung aufgebrachtem Siliziumdioxyd. In dieser Anordnung stellt die aus Siliziumnitrid bestehende Schicht 18 sicher, daß bei der Herstellung der öffnung M kein für diesen Zweck verwendetes Ätzmittel durch Poren oderAnother advantage of this method according to the invention results from the right, upper part of the arrangement shown in FIG. II. An arrangement with several conductor levels is indicated here. The metal layer 40 is connected to a further, overlying metal layer 42 via an opening HU contained in an insulation layer Ί6. The insulation layer U6 preferably consists of silicon dioxide applied by cathode sputtering. In this arrangement, the layer 18 made of silicon nitride ensures that, when the opening M is produced, no etchant used for this purpose is passed through pores or
009816/1291 <009816/1291 <
BAD ORIGINAL Docket FI 968BAD ORIGINAL Docket FI 968
- 8.-'..■■■■- 8 .- '.. ■■■■
andere Unvollkommenheiten der Metallschicht *J0 hindurch tiefer in die Anordnung eindringen kann.other imperfections in the metal layer * J0 deeper therethrough can penetrate into the arrangement.
0098 16/12910098 16/1291
— -* — r. xz \φ _ _- - * - r. xz \ φ _ _
Claims (1)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76557468A | 1968-10-07 | 1968-10-07 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| DE1948923A1 true DE1948923A1 (en) | 1970-04-16 |
| DE1948923B2 DE1948923B2 (en) | 1977-04-14 |
| DE1948923C3 DE1948923C3 (en) | 1980-10-30 |
Family
ID=25073903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE1948923A Expired DE1948923C3 (en) | 1968-10-07 | 1969-09-27 | Method for manufacturing semiconductor components |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS4829187B1 (en) |
| DE (1) | DE1948923C3 (en) |
| FR (1) | FR2020020B1 (en) |
| GB (1) | GB1265199A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2086373A1 (en) * | 1970-04-27 | 1971-12-31 | Siemens Ag |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3479237A (en) * | 1966-04-08 | 1969-11-18 | Bell Telephone Labor Inc | Etch masks on semiconductor surfaces |
-
1969
- 1969-08-19 FR FR6928468A patent/FR2020020B1/fr not_active Expired
- 1969-09-22 GB GB1265199D patent/GB1265199A/en not_active Expired
- 1969-09-27 DE DE1948923A patent/DE1948923C3/en not_active Expired
- 1969-10-07 JP JP44079710A patent/JPS4829187B1/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2086373A1 (en) * | 1970-04-27 | 1971-12-31 | Siemens Ag |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS4829187B1 (en) | 1973-09-07 |
| GB1265199A (en) | 1972-03-01 |
| FR2020020B1 (en) | 1974-09-20 |
| DE1948923C3 (en) | 1980-10-30 |
| DE1948923B2 (en) | 1977-04-14 |
| FR2020020A1 (en) | 1970-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0000327B1 (en) | Method for making self-aligned integrated semiconductor devices | |
| DE1764056C2 (en) | Method for manufacturing a semiconductor device | |
| DE2153103B2 (en) | Process for the production of integrated shadow arrangements as well as integrated circuit arrangement produced according to the process | |
| EP0038994B1 (en) | Contact for mis semiconductor device and method of making the same | |
| DE3024084A1 (en) | METHOD FOR PRODUCING SEMICONDUCTOR COMPONENTS | |
| DE2546314A1 (en) | FIELD EFFECT TRANSISTOR STRUCTURE AND METHOD OF MANUFACTURING | |
| DE2103468C3 (en) | Method for manufacturing a semiconductor device | |
| DE2149766A1 (en) | Semiconductor device and method for its manufacture | |
| DE2807138A1 (en) | METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT | |
| DE2033532B2 (en) | Semiconductor arrangement with a passivation layer made of silicon dioxide | |
| DE2249832C3 (en) | Method for producing a wiring layer and application of the method for producing multilayer wiring | |
| DE2420239A1 (en) | METHOD FOR MANUFACTURING DOUBLE DIFFUSED LATERAL TRANSISTORS | |
| DE2422120B2 (en) | Method for manufacturing a semiconductor device | |
| DE2230171A1 (en) | METHOD FOR PRODUCING STRIP LADDERS FOR SEMICONDUCTOR COMPONENTS | |
| DE2923969C2 (en) | A method of manufacturing an insulated gate field effect transistor for semiconductor integrated circuits | |
| DE2111633A1 (en) | Process for the production of a surface field effect transistor | |
| DE2033419A1 (en) | Process for the production of complementary lattice-isolated field effect transistors | |
| DE2020531C2 (en) | Process for the production of silicon ultra-high frequency planar transistors | |
| DE1929084C3 (en) | Etching solution for a method for producing a semiconductor component | |
| DE1948923A1 (en) | Process for the production of semiconductor devices | |
| DE2640465C2 (en) | ||
| DE3123348A1 (en) | Semiconductor chip and method of producing it | |
| DE2453528A1 (en) | MASKING PROCESS | |
| DE1764937C3 (en) | Process for the production of insulation layers between multilayered metallic line connections for a semiconductor arrangement | |
| DE2105164C2 (en) | Semiconductor component with base and emitter zone and resistance layer and process for its production |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) | ||
| 8339 | Ceased/non-payment of the annual fee |