DE1907937A1

DE1907937A1 - Decoder fuer die Mehrkanal-Pulscodemodulation

Info

Publication number: DE1907937A1
Application number: DE19691907937
Authority: DE
Inventors: Strube Didier Charles; Chatelon Andre Edouard Joseph
Original assignee: International Standard Electric Corp
Current assignee: International Standard Electric Corp
Priority date: 1968-02-20
Filing date: 1969-02-17
Publication date: 1969-09-18
Also published as: CH521066A; ES363865A1; FR1562191A; US3573803A; BE728483A

Description

Dipl.Phys.Leo Thul

Patentanwalt

7 Stuttgart-Peuerbach 1907937

Kurze Str.8

A.E.J.Chatelon-D.C.Strube 26-7

INTERNATIONAL STANDARD ELECTRIC CORPORATION, NEW YORK

Decoder für die Mehrkanal-Pulscodemodulation

-Die Priorität der Anmeldung in Frankreich PV l4O 4-77 vom 20.Februar 1968 wird in Anspruch genommen.-

Zur Codierung für die Mehrkanal-Pulscodemodulation ist bereits ein Coder vorgeschlagen (Anmeldung P 18 15 824.2), bei dem die m Kanäle in zwei Gruppen mit je S Kanäle aufgeteilt sind und die Eingangssignale gruppenweise abwechselnd durch Vergleich mit einem sägezahnförmigen Signal verglichen werden. Bei diesem Coder ist kein Abtast- und Speicherkreis notwendig. Weiterhin ist die Zeit für die Codierung eines Kanals τ| mal grosser als bei einem üblichen Vergleichseoder mit sägezahnförmigen Signal. Die Dauer der Codierung ist fest und unabhängig von der Zahl der Kanäle. Es ist auch ein entsprechender Decoder vorgeschlagen.

Diese Anordnungen sind jedoch nicht allgemein verwendbar, da bei dem Vorschlag ein zyklischer Code verwendet wird. Es wird jedoch oft eine Codierung im natürlichen Binärcode verlangt.

Es ist weiterhin ein Coder vorgeschlagen (Anmeldung P 15 37 170.7)* bei dem die Codierung der Kanäle in zwei Gruppen in einen natürlichen Binärcode erfolgt.

Der Erfindung liösgt die Aufgabe zugrunde, einen Decoder für Mehrkanal Pulscodemodulation bei dem jedem Kanal ein Decodierkreis mit Speicher zugeordnet ist und die Kanäle in zwei gleiche Gruppen aufgeteilt sind, zu schaffen, mit dem insbesondere natürliche Binärcode decodiert werden können. Dies wird erfindungsgemäss dadurch erreicht, dass die Decodierung in einer Gruppe von Kanälen in zwei aufeinanderfolgenden Schritten gleicher Dauer erfolgt, dass während des ersten Schrittes die Speicher einer Gruppe als Schieberegister hintereinandergeschaltet sind und den empfangenen Code einspeichern, dass während des zweiten Schrittes ein indi-

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vidueller Vergleich der gespeicherten Werte mit der jeweiligen Stellung eines örtlichen Zählers durchgeführt wird,und bei Gleichheit ein zu Beginn des zweiten Schrittes eingeschaltetes Ausgangssignal beeendet wird, das dann in bekannter Weise in ein PAM-Signal überführt wird, und dass die Schritte der beiden Gruppen so aufgeteilt sind, dass während des ersten Schrittes der einen Gruppe der zweite Schritt der anderen Gruppe erfolgt und umgekehrt.
Es ergibt sich dadurch der Vorteil, dass die Zahl der zu decodierenden Kanäle einfach dadurch geändert werden kann, indem zusätzlich Decodierkreise hinzugefügt werden. Die Zahl der Kanäle ist also nicht begrenzt.

Eine Weiterbildung der Erfindung besteht darin, dass zur Peststellung der Gleichheit von Speicher und Zähler jede Stelle des Speichers über eine logische Schaltung zurückgestellt wird,wenn die entsprechende Stelle des Zählers ein Signal 1 abgibt und wenn die höherwertigen Stellen des Speichers auf 0 zurückgestellt sind, und dass mit der Rückstellung aller Speicherstellen der Ausgangsimpuls beendet wird.

Eine andere Weiterbildung besteht darin, dass zur Erzeugung einer nichtlinearen Kennlinie die Ausgangssignale für die Bereichö- geringerer Steigung durch Frequenzteilung der Zählerausgangssignale gewonnen werden.

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Die Erfindung wird nun anhand des in den beiliegenden Zeichnungen dargestellten Ausführungsbeispieles näher erläutert.

Fig.l stellt ein allgemeines Diagramm des Decoders gemäss der Erfindung dar,

Fig.2a bis 2g stellen Diagramm von Signalen, die sich auf die Arbeitsweise des Decoders beziehen dar,

Fig.3 zeigt ein Flip-Flop des RS^Typs, Fig.4 zeigt ein Flip-Flop des JK-Typs, Fig.5 zeigt ein ausführliches Diagramm eines Kanalkreises,

Fig.6 ist eine vereinfachte Darstellung des Kreises nach Fig.5,

Fig.7 ist eine symbolische Darstellung des Kreises nach Fig.5,

Fig.δ zeigt einen Synchronisierkreis des Eingangssignales und des Signales, das für die Decodierung benutzt wird.

Der Decoder gemäss der Erfindung ist dazu bestimmt, in einem PCM-Zeitmultiplexübertragungssystem verwendet zu werden, das wie folgt festgelegt ist:

- Abtastfrequenz Fs
- Datier eines Abtastzyklus (Empfangszyklus Tcr oder Decodier-

zyklus Ted:Tcr=Tc= )

-Anzahl der Ziffern, die pro Arbeitszyklus empfangen werden:ρ -Anzahl der Kanäle, die zur Nachrichtenübertragung benutzt werden :m
-Anzahl der Ziffern pro Nachrichtentn -Anzahl der Ziffern, die pro Arbeitszyklus für die übertragung von Signal- und/oder Synchroni eat ionslnfortnat ionen benutzt werden :y.

Ee ergibt eich hieraus, dass man p ^> +y erhält un6 dass aam dann, wenn man mit tr die Dauer einer Ziffernzeltlage bezeichnet, sehreiben kann

. tr (D

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Andererseits wird während eines Decodierzyklus eine Reihe von Ziffern erzeugt, die den Code bilden und mit der angezeigten Ziffer verglichen werden und man erhält dann, wenn mit td die Periode der Portschaltesignale bezeichnet wird, die an den Zählern angelegt werden, der diese Ziffern liefert:

Ted = 2ⁿ . td (2)

Dies gilt für den Fall, wenn keine Kompression vorhanden ist. In diesem Fall ist td nicht konstant, aber Ted behält den gleichen Wert.
Durch Kombination der Gleichungen (1) und (2) erhält man:

2ⁿ⁺¹ tr

m χ η + 2y td (j5)

Diese Gleichung gibt die Beziehung zwischen den verschiedenen Parametern des Systems an.

Um die Gleichheit der Zyklen Ted und Tcr sicherzustellen, sei darauf hingewiesen, dass eine Synchronisation der Signale td und tr erfolgen muss, ausgenommen für den Fall, wenn -tjtt = 1 ist.

Genauer gesagt, die Signale td müssen über die Signale tr synchronisiert werden, deren Dauer durch die Übertragung festgelegt ist.

Fig.8 stellt beispielsweise eine Phaseneinrastschaltung dar, welche diese Synchronisation in dem Fall sicherstellt, wenn das Verhältnis τ-r- nicht eine ganzzahlige Zahl ist. Sie enthält einen. Regenerativ-Verstärker RR, an den die Signale N angelegt werden, die durch Feststellung der empfangenen Signale erhalten werden; die Frequenzteiler Dl, D2; den Phasendetektor PD und den Signalgenerator GD mit veränderlicher Frequenz, der Signale der Periode td liefert.

Die Teilungsverhältnisse der Kreise Dl und D2 sind so gewählt, dass die Frequenzen der Signale, die sie abgeben und die im Phasendetektor PD verwendet werden, gleich sind. Das Fehlersignal, das von diesem Kreis abgegeben wird, wird an den Generator GD zur Steuerung der Frequenz der Signale td derart verwendet, dass der Fehler aufgehoben wird.

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Der eben beschriebene Synchronisationskreis gibt Signale von gleichbleibender Periode td ab, die in dem Linear-Decoder Verwendung' finden.

Der Decoder gemäss der Erfindung kann ebenso eine nichtlineare Kennlinie aufweisen, die identisch ist mit den multilinearen Kennlinien der Decoder, die in den französischen Patenten 1 460 6jf6 Una. I 460 695 beschrieben sind.

Dafür ist es nötig, die Phasenrückkopplungsschleife derart aufzubauen, dass der Generator GD Signale der Periode t'd abgibt, welche den Quantisiereinheitsschritt festlegt. Die Signale einer mehrfachen Periode von t'd, die die höheren Werte von Quantisierschritten festlegen, können z.B. durch Teilerkreise erhalten werden, die zu der Zeit der Änderung der Steigerung in der aus mehreren geraden Strecken zusammengesetzten Kennlinie eingeschaltet werden.

So ist die Gesamtzahl der Quantisiereinheitsschritte in dem in dem französischen Patent 1 460 676 beschriebenen Coder

2¹¹ = 2048 = 2^a.
Die Gleichung (2) wird dann:

Ted = 2^a · t'd (2·¹)

und die Gleichung

2^a+1 _e tr

m χ η +2y t'd (j5")

Das Fortschalten des Decodierzählers mit η Flip-Flops und ein Flip-Flop, das die Zyklussignale abgibt, wird gesteuert von diesen Signalen td und die 2ⁿ⁺ verschiednen Codes, die nacheinander angezeigt werden, legen die Dauer der Abtastfrequenz -^ = 2Tc fest.

Im Ausführungsbeispiel wird ein linearer Decoder beschrieben, in welchem m=32=2 , n=7, y=l6 ist.

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Mit diesen besonderen Werten ergibt sich aus Gleichung (3) tr=td=t, so dass es nicht notwendig ist, den in Fig.8 dargestellten Synchronisationskreis zu verwenden. Die Zahl der Ziffern, die während eines Arbeitszyklus Tc empfangen werden, ist 2ⁿ = 128 , die eingeteilt sind in:

Tj- χ η = 112 Nachrichtenziffern,

y= l6 Signal- und/oder Synchronisationsziffern, die eine Zeit ty belegen.

Diese Signal- und/oder Synchronisationsziffern können auf verschiedene Art verteilt werden, z.B. durch Zufügen einer Ziffer zu jeder Nachricht oder indem man sie am Ende der Übertragung einer Gruppe von ^ Nachrichten gruppiert.

Fig.l stellt ein allgemeines Diagramm des Decoders gemäss der Erfindung dar, in dem die Ziffern, die an den Komplementäreingän*- gen NO,Nl empfangen werden, abwechselnd in die Kanalgruppenkreise GDl,GD2 eingeschrieben werden, wobei jeder dieser Kreise mit dem Eingang während einer Dauer Tc-ty derart verbunden ist, dass die Signalisier- und/oder Synchronisierziffern nicht decodiert werden.

Diese Verbindung wird von den Signalen HrI und Hr2 gesteuert, die nachfolgend erläutert werden. Da die Empfangszeit der Signalziffern durch das Erscheinen des Signals A bestimmt wird, werden sie durch die Mehrfach-UND-Schaltung P3 herausgezogen und erscheinen in direkter und komplementierter Form auf den beiden Ausgängen Sy.

In jslem Gruppenkreis sind ^ Kanaldecodierkreise mit den Bezugszeichen Rl bis Rl6 für die Gruppe GDl und R17 bis R32 für die Gruppe GD2 vorhanden.
Während eines Arbeitszyklus, der "ungerader" Zyklus genannt wird, bilden die Kreise Rl bis Rl6, die in Serie verbunden sind, ein Schieberegister, in dem das Register Rl die Eingangssignale NO, Nl empfängt, so dass die Ziffern, die während dieses Zyklus empfangen werden, nacheinander in das besagte Schieberegister eingespeichert werden (Empfangszyklus).

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Während dieser Zeit werden die 75· Codes, die in den Registern RI7 bis R32 gespeichert sind, die nicht mehr in Serie verbunden sind, durch Vergleich mit den 2ⁿ Codes, die von den weniger bedeutsamen Flip-Flops des Decodierzählers geliefert werden, decodiert (Decodierzyklus). Ein ungerader Arbeitszyklus entspricht also einem Decodierzyklus für die Gruppe GD2 und einem Empfangszyklus für die Gruppe GDl.

Diese Vorgänge werden von Signalen gesteuert, die von folgenden Kreisen abgegeben werden:

-Dem Regenerativ-Verstärker RR, der die Codesignale Nl und ihre Komplementärsignale NO in Serienform erhält, die von einem nicht dargestellten Pulsfeststellungskreis von bekannter Art abgegeben werden. Der Kreis RR gibt Taktsignale H mit der Periode Tr und einen Formfaktor 0,5 ab, die in der Fig.2a gezeigt sind.

-Dem Wähler KC, der n+1 = 8 Flip-Flops CO,Cl bis C7 enthält. Die Ausgänge 1_ und 0_ des Flip-Flops CO sind mit den Klemmen COl und C02 und die Ausgänge 1_ der anderen Flip-Flops sind mit den Klemmen Cl bis C7 verbunden. Die Folge dieser sieben Signale wird mit Cn bezeichnet.

Die Diagramme der Fig.2b und 2c zeigen die an den Ausgängen COl und C02 des Wählers während zweier aufeinanderfolgender Arbeitszyklen Tel (ungerader Zyklus) und Tc2 (gerader Zyklus) auftretenden Signalen an.
Jeder dieser Zyklen ist in 2ⁿ-128 Ziffernzeitlagen eingeteilt, so dass das Flip-Flop CO seinen Zustand bei jedem Zyklus ändert, und dass die Signale COl und C02 abwechselnd mit einer Periode von 2 Arbeitszyklen auftreten. (Es sei bemerkt, dass COl = &02 ist und C02 = COT.)

Fig.2d zeigt die in den Flip-Flops Cl bis C7 gespeicherten Zahlen. Der Decoder des Wählers KC gibt die obengenannten Signale A und die das Ende eines Zyklus kennzeichnenden Signale F ab, die jedesmal auftreten, wenn die Flip-Flops Cl bis C7 den Code 127 anzeigen , wie es in Fig.2c zu sehen ist.

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Die UND-Schaltungen Pl und P2 geben die Signale ab, die die Speicherung der empfangenen Signale steuern. Diese Schreibsteuersignale sind mit HrI und Hr2 bezeichnet.

In der nachfolgenden Tabelle sind die Verschieden Signale angegeben, die zur Steuerung des Empfangs der Codes und zu ihrer Decodierung in den Kreisen GDl und GD2 verwendet werden.

	allgemeine Signale	spezielle Signale	Gruppe GD2
Empfangszeit Tr	COr	Gruppe GDl	C02
Decodierzeit Tc	COd	COl	CÜ2
Schreibsteuersignale	Hr=COr-S^--H	CÖT	Hr2= C02-A"*H
	1	HrI=COl ·Α"·Η	3
2

In der Spalte 1 sind die allgemeinen Signale aufgeführt, die während der ausführlichen Beschreibung der Arbeitsweise eines Kanaldecodierkreises anhand der Fig.5,6 und 7 verwendet werden. In den beiden anderen Spalten sind die Signale eingetragen, die an die Gruppenkreise GDl Und GD2 angelegt werden.

Vor der Beschreibung eines Kanaldecodierkreises wird die Arbeitsweise der verschiedenen Typen von Flt>-Flops beschrieben, die in dem besagten Kreis verwendet werden.
Fig.3 zeigt einen bistabilen Kreis oder "Flip-Flop" vom "RS"-Typ.

Das Kippen dieses Kreises in den l_-oder ^-Zustand wird durch Anlegung eines Signals an den Eingang 92-1 oder 92-0 gesteuert. Eine Spannung der gleichen Polarität wie die der Steuersignale erscheint entweder auf dem Ausgang 93-1, wenn das Flip-Flop in dem JL.-Zustand ist oder auf dem Ausgang 93-0, wenn es in dem 2-Zustand ist, mit einer Verzögerung , die von den Elementen der Kreise abhängt.

Wenn ein Flip-Flop das Bezugszeichen RS hat, wird die logische Bedingung dafür, dass es in dem 1 oder O-Zustand ist, mit RS oder T(S gekennzeichnet.

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Wenn man gleichzeitig Steuersignale an die Eingänge 92-0 und 92-1 anlegt, ist der Endzustand des Flip-Flops unbestimmt.

Fig.4 stellt ein Flip-Flop des "JK"-Typs dar, bei dem die Änderung des Zustands in Abhängigkeit von Steuersignalen an den Eingangen 95-1 oder 95-0 durch Taktsignale gesteuert wird, die an den Eingang 98 angelegt werden. Das Schalten tritt z.B. an der Hinterflanke des Taktsignales auf, so dass die Verzögerung zwischen dem Steuerbefehl und dem entsprechenden Signal an den Ausgängen 96-Ο und 96-1 von der Dauer des Taktsignals bestimmt wird. Ausserdem kann ein Flip-Flop dieses Typs durch Anlegen eines Steuersignals an die Eingänge 97-1 oder 97-0 in den 1 oder 0-Zustand gesteuert werden, unabhängig von der Amplitude des Taktsignals.

Wenn man gleichzeitig Steuersignale über die Eingänge 95-1 und 95-0 anlegt, kippt ein JK-Flip-Flop bei dem nächsten Taktsignal.

Fig.5 stellt ein ausführliches Diagramm eines Kanal-Decodierkreises dar, der die JK-Flip-Flops SjI bis Sj7 , die RS-Flip-Flops YO und die UND-Schaltungen PlO bis Piß enthält, sowie den Wähler KC, bei dem die Ausgänge des Flip-Flops CO mit COr und COd bezeichnet sind. Diese Bezugszeichen sind in Spalte 1 der Tabelle festgelegt. Es sei erwähnt, dass COd = COr ist.

Wie schon oben erwähnt, arbeitet dieser Kreis entweder als ein Schieberegister, wenn ein Signal COr anliegt oder als ein Decodierkreis, wenn ein Signal COd anliegt.

1. Arbeitsweise als Schieberegister (Empfangszyklus). Die Flip-Flops SjI bis Sj7 sind direkt in Serie verbunden und sie erhalten während des Empfangszyklus Fortschaltesignale Hr (s.Tabelle). Sie bilden deshalb ein Schieberegister. Die Eingangssignale werden an die Eingänge Bl (j-1) (Direktsignale) und BO (j-1)(Komplementärsignale) angelegt und die Ausgangssignale werden über die Ausgänge BOj und BIj weitergegeben. Während des Empfangszyklus steuert das Signal COr das öffnen der Torschaltungen PlO und Pll und das Signal Hr steuert die Fortschaltung der Signale, die über die Eingänge empfangen werdeny. ausgenommen dann, wenn ein Signal A vorhanden ist.

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Wenn dieses Register zu dem Kreis Rl (RI7) gehört, sind seine Eingänge mit den Klemmen NO,Nl verbunden und seine Ausgänge mit den Eingängen des Registers R2 (RI8), usw. Wenn es zu dem Kreis RI6 (R32) gehört, sind seine Ausgänge nicht ang'e- --schlossen. Die Torschaltungen P12 bis PI9 sind gesperrt und am Ende des Zyklus wird die Torschaltung P20 bei der Bedirv .ing G=COr-F durchgeschaltet; das Signal G steuert das Kippen des Flip-Flops Yj in den Zustand 1 (s.Fig.2f und 2g).

2. Arbeitsweise als Code-Vergleicher (Decodierzyklus).

Das Auftreten des Signals COd sperrt das Fortschalten der Register (Bedingung Hr) und die Torschaltungen PlO, Pll und gibt die Torschaltungen P12 bis PI9 frei. Während dieses Zyklus zeigt der Zähler KC die Folge der Codes 0 bis 127 an (s.Fig.2d) und die Signale Cl bis C7 sind an einen zweiten Eingang der Torschaltungen P12 bis PI8 angelegt. Ein dritter Eingang der Torschaltungen PI3 bis PI8 erhält ein Signal, das den Zustand von einigen der Fllp-Flops SJl bis Sj6 kennzeichnet. Die Torschaltung PI3 , die mit dem Flip-Flop SJ2 verbunden ist, wird leitend, wenn ein Signal SjI vorhanden ist, d.h. wenn das Flip-Flop SjI in dem Zustand 0 ist;

Die Torschaltung Pl4 (in der Figur nicht gezeigt), die mit dem Flip-Flop Sj2 verbunden ist, wird durch das Signal S12 leitend, dabei ist S12 - SlT · S~j2~ usw

Die Torschaltung PI8 ist durch das Signal S16 = SjI · S~j2 Sj6

freigegeben. Das Signal Sl4 z.B. bedeutet, dass die Flip-Flops SjI bis Sj4 in dem 0-Zustand sind.

Für die Beschreibung der Decodierung wird angenommen, dass der in dem Flip-Flops SjI bis Sj27 gespeicherte Code 1000011 oder im Dezimalcode 67 ist. Zu Beginn des Zyklus zeigt der Zähler KC den Binärcode 0000001 (1 dezimal), für den er ein Signal C7 abgibt. Nur die Torschaltung PI8 empfängt dieses Signal , aber sie bleibt gesperrt, da die Flip-Flops SjI und Sj6 im 1-Zustand sind. Danach sohlten die Flip-Flops C2 bis C7 bis zum Code 0111111 (63 in Dezimalcode), aber keine der Torschaltungen

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P12 bis Pl8 kann aktiviert werden, da das Flip-Flop SjI noch in dem 1-Zustand ist.

Wenn der Zähler den nächsten Code 1000000 (6h) anzeigt, ist die Torschaltung P12 leitend und steuert das Rückkippen des Flip-Flops SjI in den 0-Zustand.

Beim nächsten Mal kippt das Flipflop C6 in den 1-Zustand, die Torschaltung P17 wird leitend, da die Flip-Flops SjI bis Sj5 in dem 0-Zustand sind und das Flip-Flop Sj6 wird in den 0-Zustand zurückgekippt. In der nächsten Zeitlage, zu der der Zähler den gleichen Code wie die Flip-Flops SjI bis Sj7 anzeigt, kippt das Flip-Flop C7 in den 1-Zustand und die Torschaltung ι Pl8 steuert das Zurückkippen des Flip-Flops Sj7 in den 0-Zustand.

Alle Flip-Flops SjI bis Sj7 sind dann in dem 0-Zustand und die Torschaltung P19 wird freigegeben und steuert das Rückkippen des Flip-Flops Yj (s.Fig.2g) in den 0-Zustand.

Die Dauer des Signals, das auf dem 1-Ausgang dieses Flip-Flops erscheint ist also proportional dem Wert der zu decodierenden Zahl.

Fig.6 zeigt eine zusammengefasste Darstellung der verschiedenen Kreise der Fig.5, in der die UND-Vielfachkreise P21 und P22 symbolisch die Torschaltungen PlO, Pll bzw. die Torschaltungen P12 bis PlB darstellen. Das Signal COd wurde durch ein Signal .COr ersetzt.

Die Fij.7 zeigt die symbolische Darstellung eines Kanaldecodierkreises, wie er in Fig.l dargestellt ist.

3 Patentansprüche,
3 Bl.Zeichnungen,('j

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Claims

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P at ent ansprüche

Decoder für Mehrkanal Pulscodemodulation,bei dem jedem Kanal ein Decodierkreis mit Speicher zugeordnet ist und die Kanäle in zwei gleiche Gruppen aufgeteilt sind, dadurch gekennzeichnet, dass die Decodierung in einer Gruppe von Kanälen (GDl) in zwei aufeinanderfolgendTSchritten gleicher Dauer erfolgt, dass während des ersten Schrittes (Tel) die Speicher einer Gruppe (Rl .... Rl6) als Schieberegister hintereinandergeschaltet sind und den empfangenen Code (NO,Nl) einspeichern, dass während des zweiten Schrittes (Tc2) ein individueller Vergleich der gespeicherten Werte mit der jeweiligen Stellung eines örtlichen Zählers (KC) durchgeführt wird_rund bei Gleichheit ein zu Beginn des zweiten Schrittes eingeschaltetes Ausgangssignal (YI...YI7) beendet wird, das dann in bekannter Weise in ein PAM-Signal übergeführt wird, und dass die Schritte der beiden Gruppen so aufgeteilt sind, dass während des ersten Schrittes der einen Gruppe der zweite Schritt der anderen Gruppe erfolgt und umgekehrt.
2. Decoder nach Anspruch 1, dadurch gekennzeichnet, dass zur Peststellung der Gleichheit von Speicher und Zähler jede Stelle des Speichers (Sj2) über eine logische Schaltung (Plj5) auf 0 zurückgestellt wird, wenn die entsprechende Stelle des Zählers (C2) ein Signal 1 abgibt und wenn die höherwertigen Stellen des Speichers (SjI) auf 0 zurückgestellt sind und dass mit der Rückstellung aller Speicherstellen der Ausgangsimpuls (P19,Yj) beendet wird.
3. Decoder nach Anspruch 1, dadurch gekennzeichnet ,dass zur Er-r zeugung einer nichtlinearen Kennlinie die Ausgangssignale für die Bereiche geringerer Steigung durch Frequenzteilung der Zählerausgangssignale gewonnen werden.

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