DE1152143B

DE1152143B - Bistabiler Multivibrator

Info

Publication number: DE1152143B
Application number: DEN21830A
Authority: DE
Original assignee: NCR Corp
Current assignee: NCR Voyix Corp
Priority date: 1961-07-14
Filing date: 1962-07-12
Publication date: 1963-08-01
Also published as: NL280932A; GB949531A; CH412978A; US3132260A; BE620061A

Description

Die Erfindung betrifft einen bistabilen Multivibrator mit einer die Einstellung in den einen oder anderen seiner beiden Zustände bewirkenden Eingangsschaltung, mit durch Taktimpulse gesteuerten Vorrichtungen zum Durchlassen der Eingangssignale. Es sind bereits Verzögerungsnetzwerke für astabile und monostabile Multivibratorschaltungen bekannt, bei denen der Verbindungspunkt einer Widerstands-Kondensator-Serienkombination mit dem Emitter eines geeignet vorgespannten Transistors verbunden ist. Ein an den Eingang dieses Verzögerungsnetzwerkes gelangendes Signal lädt den Kondensator auf, und zwar so lange, bis durch die Ladespannung des Kondensators der Transistor geöffnet wird. Ein solches Verzögerungsnetzwerk kann mit den Ausgängen der Röhren einer astabilen Kippschaltung (Multivibrator) oder mit dem Ausgang der einen Röhre einer monostabilen Kippschaltung (Monoflop) verbunden werden. Durch diese Verzögerungsnetzwerke wird die Anode der entsprechenden Röhre zu deren Gitter rückgekoppelt, wobei außerdem die bekannte Kreuzkopplung zwischen den Anoden und den Gittern der beiden Röhren der Kippschaltung vorgesehen ist. Im Falle der astabilen Kippschaltung wird durch den leitenden Zustand der ersten Röhre die zweite Röhre in ihrem nichtleitenden Zustand gehalten, und beim Einschalten dieser ersten Röhre wird ein Eingangssignal an das entsprechende Verzögerungsnetzwerk gelegt, das nach einer vorbestimmten Zeitspanne ein Ausgangssignal erzeugt, durch das die erste Röhre in den nichtleitenden Zustand geschaltet wird. Hierdurch wird die zweite Röhre in ihren leitenden Zustand geschaltet, wonach nach einer vorbestimmten Zeitspanne auch diese Röhre in der gleichen Weise durch das ihr zugeordnete Verzögerungsnetzwerk in den nichtleitenden Zustand geschaltet wird, wobei gleichzeitig wieder die erste Röhre leitend wird usw. Im Falle der monostabilen Kippschaltung ist lediglich der Ausgang einer der beiden Röhren mit einem Verzögerungsnetzwerk verbunden. Im stabilen Zustand dieser Kippschaltung befindet sich die mit dem Verzögerungsnetzwerk verbundene Röhre in ihrem nichtleitenden und die andere Röhre in ihrem leitenden Zustand. Wird ein Eingangssignal an die Kippschaltung angelegt, dann wird die normalerweise nichtleitende Röhre in den leitenden Zustand geschaltet und schaltet nach einer durch das Verzögerungsnetzwerk bestimmte Zeitspanne in ihren nichtleitenden Zustand zurück. Demzufolge dient das genannte Verzögerungsnetzwerk dazu, die genaue Länge der Ausgangssignale von astabilen bzw. monostabilen Kippschaltungen festzulegen.

Bistabiler Multivibrator

Anmelder:

The National Cash Register Company,
Dayton, Ohio (V. St. A.)

Vertreter: Dr. A. Stappert, Rechtsanwalt,
Düsseldorf N, Feldstr. 80

Beanspruchte Priorität:
V. St. v. Amerika vom 14. Juli 1961 (Nr. 124 205)

Auch in der Erfindung werden Verzögerungsnetzwerke verwendet, die jedoch hier mit den Eingängen einer bistabilen Kippschaltung anstatt mit den Ausgangen von monostabilen bzw. astabilen Kippschaltungen verbunden sind und außerdem eine andere Aufgabe besitzen.

Bei der Steuerung eines bistabilen Multivibrators (im folgenden Flip-Flop genannt) nach Ec el es — Jordan besteht eine der wichtigsten Voraussetzungen darin, ein »Rücktriggern«, d.h. zwei Zustandsänderungen während eines einzigen Schalt- oder Taktimpulses zu verhindern. In vielen Fällen bildet der Ausgang des einen Flip-Flops einen Teil der Logik, die den Eingang eines anderen Flip-Flops steuert. Demzufolge kann, wenn ein Taktimpuls auftritt, der das Eingangssignal durchläßt, durch das das eine Flip-Flop umgeschaltet wird, die Änderung des Flip-Flop-Ausgangs die Eingangslogik des eigenen Eingangs oder, falls mehrere Flip-Flops durch eine logische Schaltung miteinander verbunden sind, des Eingangs eines anderen Flip-Flops bewirken. Die abgeänderte Eingangslogik kann den Zustand des Flip-Flops bestimmen, d. h., sie kann ein »Rücktriggern« bewirken, wenn nicht eine durch die Beschreibung geoffenbarte, erfindungsgemäße Steuerung vorhanden ist. Die Eingangslogik zu miteinander verbundenen Flip-Flops kann durch den sich ändernden Ausgang eines schnell arbeitenden Flip-Flops während der vorbestimmten Operationszeitspanne (Dauer des Taktimpulses), die für sämtliche Flip-Flops vorgesehen ist, abgeändert werden. Die Dauer der Opera-

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Differentialverstärker mit zwei getrennten Ausgängen, die einen Strom entweder an das Taktsignalgatter 20 oder 22 liefern, je nachdem ob das am Eingang sSl liegende Signal niedriges oder hohes Potential besitzt. 5 Wird zu Beginn des Arbeitens der Schaltungsanordnung ein O-Signal an den Eingang sSl angelegt, dann werden die pnp-Transistoren 50 und 52 gesperrt bzw. leitend. Ein an den Eingang sSt angelegtes O-Signal (hohes Potential [OV]) sperrt also den Transistor

tionszeitspanne wird durch die Operationszeitspanne
des am langsamsten arbeitenden Flip-Flops einer
Gruppe miteinander verbundener Flip-Flops bestimmt. Die Folge davon ist, daß die schneller arbeitenden Flip-Flops die Eingangslogik zu anderen Flip-Flops vor Beendigung der vorbestimmten Betriebszeitspanne abändern. Des weiteren wurden mögliche
Phasenunterschiede bei den Taktimpulsen bewirken,
daß Flip-Flops, an die voreilende Taktimpulse angelegt werden, Ausgangssignale liefern, die die Ein- io 50, wodurch die Spannung am Emitter des Transigangslogik bereits während der Operationszeit von stors 52 diesen Transistor in den leitenden Zustand miteinander verbundenen Flip-Flops abändern. schaltet, so daß dieser einen Strom an ein im Takt-

Die obenerwähnten Taktimpulse stellen durch signalgatter 22 befindliche Drosselspule 26 liefert, einen Impulsgenerator erzeugte Zeitgabesignale dar, Ein an den Eingang j5 !angelegtes L-Signal (niedridie dazu dienen, logische Zustände periodisch abzu- 15 ges Potential [ — 2 V]) gelangt an die Basis des tasten, wobei die Zeit zwischen den Taktimpulsen im Transistors 50 des genannten Defferentialverstärkers, Vergleich zu der Impulsdauer im allgemeinen sehr wodurch dieser Transistor in den leitenden Zustand lang ist. Durch die verbesserte Schaltungsanordnung geschaltet wird. Dies hat zur Folge, daß ein Strom gemäß der Erfindung werden die Flip-Flops in der durch eine im Taktsignalgatter 20 befindliche Dros-Weise gesteuert, daß ein »Rücktriggern« verhindert ao seispule 24 fließt. Dadurch wird die Spannung am wird, indem die oben angeführten Nachteile älterer Emitter des Transistors 52 niedriger, so daß dieser Schaltungsanordnungen dieser Art beseitigt werden. sperrt. Beim Auftreten des Taktimpulses C_L φ) wer-Das kennzeichnende Merkmal der erfindungsge- den die Stromkreise durch die Drosselspulen 24 und mäßen Schaltung besteht darin, daß die genannte 26 zu einem Taktsignaleingang 21 durch dessen Eingangsschaltung eine Verzögerungsvorrichtung ent- 25 hohen Spannungspegel gesperrt. Hierdurch wird behält, die den Durchgang der Eingangssignale um eine wirkt, daß die bis zu diesem Zeitpunkt stromführende Zeitspanne zu verzögern vermag, die mindestens Drosselspule die in ihr gespeicherte Energie freigibt gleich der Länge der Taktimpulse ist. und dadurch einen Schaltstrom erzeugt, der über den

Ein bevorzugtes Ausführungsbeispiel der Erfindung entsprechenden Eingang 25 oder 27 zu der Basiswird nachstehend an Hand der Zeichnungen be- 30 Emitter-Strecke des entsprechenden pnp-Transistors schrieben, und zwar zeigt 14 oder 16 des Flip-Flops 51 geleitet wird. Der in

der Basis-Emitter-Strecke eines der Transistoren 14 oder 16 erzeugte Strom schaltet das Flip-Flop 51 in den L- oder 0-Zustand oder beläßt den Zustand un-35 verändert, wenn sich das Flip-Flop 51 bereits im richtigen Zustand befindet.

Nachdem die Flip-Flop-Schaltung nunmehr ganz allgemein beschrieben wurde, wird nachstehend eine eingehende Erläuterung der einzelnen, in Fig. 1 gemäßen Schaltung vorkommende Spannungs- und 40 zeigten Schaltungen gegeben. Das diodengekoppelte Stromsignalformen, und Flip-Flop 51 besteht aus zwei in Kreuzkopplung zu-

Fig. 5 ein Blockschaltbild einer der Schaltungsan- sammengeschalteten Transistoren 14 und 16, die abordnung nach Fig. 1 gleichenden weiteren Flip-Flop- wechselnd in den Sättigungsbereich gesteuert werden. Schaltungsanordnung, die veranschaulichen soll, wie Über die Kollektorwiderstände 28 und 30 und jeweils die Erfindung in Verbindung mit einer logischen 45 eine Diode sind die Kollektoren der Transistoren 16 Schaltung arbeitet. und 14 mit der Kollektorspeisespannung von — 15 V

Fig. 1 zeigt ein Flip-Flop 51 mit einer einzigen verbunden. Die an den Ausgängen S₁ und 5/ auf-Eingangsschaltung 12 und Taktimpulsgattern 20 und tretenden negativen Signale werden durch mit einer 22, die zum Umschalten des Flip-Flops 51 in den — 2-V-Spannungsquelle verbundene Dioden auf—2 V 0- oder L-Zustand entsprechend dem Spannungs- 50 begrenzt. Über Basiswiderstände 32 und 34 liegen die pegel eines an dem einzigen logischen Eingang sSl Basiskollektorkreise, wie in Fig. 1 gezeigt, ebenfalls auftretenden Signals erforderlich sind. Das Flip-Flop an der — 15-V-Kollektorspeisespannung. 51 besitzt einen Ausgang S₁ und einen invertierten Durch jeweils ein Diodenpaar 40 in den Kreuz-

Ausgang S₁'. Weitere Eingänge, ein Einstellgang ^₁ kopplungskreisen wird der Spannungspegel an den und ein Rückstelleingang ,,S₁ sind zum unmittelbaren 55 Basen der Transistoren 14 und 16 auf etwa + 0,5 V Umschalten des Flip-Flops 51 in den L-bzw. 0-Zustand vorgesehen. Ein an den Einstelleingang ^₁ oder
den Rückstelleingang ,,S₁ angelegter Schaltimpuls
(+2V) schaltet das Flip-Flop 51 in den L- bzw.

0-Zustand, so daß der Ausgang S₁ entweder ein nied- 60 eingang _Qs_t sind Eingangsnetzwerke 42 und 44 vorriges oder ein hohes logisches Potential (—2 oder gesehen. Die an den Einstelleingang ^₁ und an den 0 V) besitzt. Rückstelleingang ^s₁ angelegten Signale sind positive

Außer dem Einstelleingang ^₁ und dem Rückstell- Schaltimpulse. Diese gelangen an die Basis des Traneingang ,,S₁ weist das Flip-Flop 51 auch Eingänge 25 sistors 14 bzw. des Transistors 16, wodurch je nach und 27 auf, durch die das Flip-Flop 51 in den L- 65 seinem Zustand der jeweilige Transistor abgeschaltet bzw. 0-Zustand geschaltet wird, wenn ein Taktimpuls oder abgeschaltet gehalten wird. CfXb) [Fig. 3(b)] an den Taktsignalgattern 20 und In den Taktsignalgattern 20 und 22 des Flip-Flops

erscheint. Die Eingangsschaltung 12 enthält einen 51 sind die Drosselspulen 24 und 26 angeordnet, um

Fig. 1 ein Schaltbild des Flip-Flops gemäß dem bevorzugten Ausführungsbeispiels und ein typisches logisches Netzwerk, das mit dem einzigen logischen
Eingang des Flip-Flops gekoppelt ist,

Fig. 2 ein Blockschaltbild eines Taktimpulsgenerators, der zur Veranschaulichung der Arbeitsweise der
Erfindung dient,

Fig. 3 und 4 verschiedene, in der erfindungsge-

eingestellt, wodurch eine Sperrspannung an den

Basis-Emitter-Strecken der Transistoren 14 und 16 liegt.

Für den Einstelleingang ,s, bzw. den Rückstell-

kurzzeitig Energie zum Umschalten des Flip-Flops 51 nach »L« bzw. »0« zu speichern. Die in der Drosselspule 24 bzw. 26 gespeicherte Energie wird von den beiden Ausgängen des Differentialverstärkers 12 geliefert, der durch die an dem logischen Eingang sSl liegenden L- oder O-Signale gesteuert wird. Die Geschwindigkeit des Stromanstiegs bzw. -abfalls in den Drosselspulen 24 und 26 wird durch die LIR-Zeitkonstante der mit Widerständen 46 bzw. 48 parallel geschalteten Drosselspulen gesteuert. Die genannten Widerstände sind außerdem mit einer —4-V-Spannungsquelle verbunden. Die in Fig. 3 gezeigten typischen Stromsignalformen I_u und L₁₆ besitzen eine bevorzugte Stromanstiegs- bzw. -abfallzeii von 0,3 ^SQC und eine maximale Amplitude von 12 mA, was innerhalb der Strombelastbarkeit und des Arbeitsbereiches der Transistoren 50 und 52 liegt.

Der Taktsignaleingang 21 ist über die Dioden 47 bzw. 49 mit den Drosselspulen 24 und 26 verbunden, wodurch zwischen den Taktimpulsen Stromkreise durch die Drosselspulen gebildet werden. Sobald der Taktimpuls C_L (Jb) größer als Erdpotential wird, gelangt eine Sperrspannung an die Dioden 47 und 49, wodurch der erste Stromkreis für die Drosselspulen gesperrt wird und infolgedessen der Entladungsstrom von der entsprechenden Drosselspule 24 bzw. 26 den Eingängen 25 bzw. 27 zugeführt wird.

Der der Basis-Emitter-Strecke des Transistors 14 bzw. 16 zugeführte Strom bewirkt die Umschaltung des Flip-Flops 51 in den L- bzw. O-Zustand, je nachdem, ob vor dem Auftreten des Taktimpulses C_L (b) (Fig. 3) ein niedriges (»L«) oder hohes Potential (»0«) an dem logischen Eingang sSl lag. Es leitet nur jeweils diejenige Drosselspule 24 oder 26, die dem L- oder 0-Signal an dem logischen Eingang sSl entspricht, den während der Zeitspanne von 0,3 μεεΰ unmittelbar vor dem logischen Taktimpuls C₁ {b) auftretenden vom Differentialverstärker 12 gelieferten Strom. Die Widerstände 46 und 48 bilden einen Ersatzstromkreis für den von den Ausgängen des Differentialverstärkers 12 kommenden Strom. Eine genauere Beschreibung davon erfolgt später.

Die die beiden pnp-Flächentransistoren 50 und 52 enthaltende Differentialverstärkerschaltung 12 (Fig. 1) speist die Kollektorausgangskreise (Taktgatter) 20 bzw. 22 und enthält einen mit dem logischen Eingang s51 verbundenen Eingangskreis und einen Emitterkreis. Die logischen Signale werden an den Eingang sSt angelegt und an die Basis des Transistors 50 geleitet, um den Kollektorausgangskreis so zu steuern, daß er jeweils eine der Drosselspulen 24 oder 26 mit Strom versorgt. Der die Basis des Transistors 50 mit dem logischen Eingang sSl verbindende Eingangskreis enthält einen Widerstand 54, der die Basis dieses Transistors mit einer + 15-V-Spannungsquelle verbindet, die Strom an eine logische Schaltung 62 liefert. Eine weitere 4- 15-V-Spannungsquelle und ein Widerstand 60 liefern einen annähernd konstanten Strom, der entweder in den Transistor 50 oder 52 geleitet werden kann, und zwar in Abhängigkeit von den an die Basis des Transistors 50 angelegten logischen Signalen. Das niedere Potential der Sperrspannung an der Basis-Emitter-Strecke wird durch zwei in Reihe geschaltete Dioden 56 auf einen über Erdpotential liegenden Wert eingestellt, während der Signalpegel an dem logischen Eingang sSl durch zwei ebenfalls in Reihe geschaltete Dioden 58 eingestellt wird. Der Transistor 50 wird direkt durch ein niederes Potential an seiner Basis, das durch einen niedrigen Spannungspegel (L-Signal) an dem logischen Eingang sSl erzeugt wird, in den leitenden Zustand geschaltet. Während der Zeitspanne, in der sich der Transistor 50 im leitenden Zustand befindet, wird der von dem Emitterkreis gelieferte Strom durch diesen Transistor hindurchgeleitet. Die Vorspannung an der Basis-Emitter-Strecke des Transistors 52 wird

ίο positiv, wenn der Pegel an der Basis des Transistors 50 auf oder unterhalb Erdpotential gehalten wird. Bei der erfindungsgemäßen Schaltung bewirkt ein Spannungspegel von —0,3 V an der Basis des Transistors 50, daß der Strom des Emitterkreises durch den Transistor 50 hindurchgeht, während ein Spannungspegel von +0,3 V an der Basis des Transistors 50 bewirkt, daß der Strom durch den Transistor 52 fließt. Wird der Transistor 50 durch einen hohen Spannungspegei (0-Signal) an dem logischen Eingang sSl in den nichtleitenden Zustand geschaltet, dann schaltet der Transistor 52 in den leitenden Zustand, da der Emitter des Transistors 52 nunmehr gegenüber seiner Basis positiv wird.
Die im Zusammenhang mit den in Fig. 3 gezeigten Signalformen beschriebene Arbeitsweise der Flip-Flop-Schaltung gemäß Fig. 1 neigt dazu, infolge der Änderung des Spannungspegels des Signals von »L« nach »0« während des Taktimpulses C_L(g) ein »Rücktriggern« des Flip-Flops 51 zu bewirken. Es sei ferner bemerkt, daß die zur Regenerierung der Transistoren vorgesehenen Zeiträume und die anderen zeitlichen Abstände, wie sie durch die Signalformen in Fig. 3 gezeigt sind, lediglich zur Veranschaulichung dienen und für verschiedene Transistoren und andere Bauelemente, wie sie im allgemeinen in elektronischen Geräten vorkommen, variieren können.

Um die Arbeitsweise der in Fig. 1 gezeigten Flip-Flop-Schaltung verständlich zu machen, sei angenommen, daß sich das Flip-Flop 51 im 0-Zustand befindet, der Transistor 14 »leitet« und der Transistor 16 »gesperrt« ist. Zum Zeitpunkt des Taktimpulses C_L (b) wird ein L-Signal (niedriges Potential) an den logischen Eingang sSl angelegt. Das an den Eingang sSl angelegte L-Signal wird von einer die Eingänge L₁ und X55 aufweisenden logischen Schaltung 62 geliefert. Die logische Schaltung 62 ist ein herkömmliches Dioden-UND-Gatter und liefert einen niedrigen bzw. hohen Spannungspegel aufweisende logische Signale (»L« bzw. »0«) an den logischen Eingang sSl. Die logische Schaltung 62 enthält eine Produktdiode für jeden Eingang und eine Summierdiode, die über einen Strombegrenzungswiderstand mit einer negativen Stromquelle (— 15 V) gekoppelt sind. Einer der Eingänge der logischen Schaltung 62 liegt an dem Ausgang L₁ eines Flip-Flops Ll. An den anderen Eingang der logischen Schaltung 62 wird ein in Fig. 3 gezeigtes Programmsteuersignal XS 5 angelegt.

δο In Fig. 2 ist die Schaltungsanordnung zur Erzeugung der Taktimpulse C_L(ä), C_L(b) und Q(g) in Blockform gezeigt. Diese enthält einen Taktimpulsgenerator 64, der logische Taktimpulse C₁ zum periodischen Abtasten logischer Zustände erzeugt, wobei die Zeit zwischen den logischen Taktimpulsen C_L im Vergleich zur Impulsdauer im allgemeinen sehr lang ist. Um sämtliche der Taktsignalgatter der verschiedenen Flip-Flops, z. B. die Flip-Flops 51 und Ll,

mit Taktsignalen zu beliefern, sind eine Anzahl Taktsignalverstärker und -former 66 vorgesehen, die getrennte Taktimpulsausgänge zur Lieferung der Taktimpulse C₁ (α), C_L (b) und C_L (g) besitzen. Um zu veranschaulichen, wie das »Rücktriggern« vermieden wird, sei angenommen, daß die Verzögerungszeit der einzelnen Taktsignalverstärker und -former 66 zur Erzeugung der Taktimpulse C_L (d), C_L (b) und C_L (g) voneinander verschieden sind. Im allgemeinen ist die Zeitgabe des an einen Taktsignaleingang (z. B. 21) angelegten Taktimpulses so, daß dieser von — 4 V auf mindestens Erdpotential ansteigen muß, bevor sich der Spannungspegel an dem logischen Eingang ändert, wenn ein mögliches »Rücktriggern« vermieden werden soll, was später noch klarer aus der Beschreibung hervorgeht. Mit anderen Worten heißt dies, daß der letzte logische Taktimpuls an dem Takteingang eines Flip-Flops erscheinen muß, bevor sich der Spannungspegel an dem logischen Eingang dieses Flip-Flops ändert, wenn die Möglichkeit des »Rücktriggerns« vermieden werden soll. Der Taktimpuls C_L (a) ist ein normaler oder mittlerer Taktimpuls, bei dem der Spannungsanstieg etwa in der Mitte zwischen dem Anstieg eines nacheilenden Taktimpulses C_L (b) und dem Anstieg eines voreilenden Taktimpulses C_L (g) erfolgt. Um die Arbeitsweise der erfindungsgemäßen Flip-Flop-Schaltung, bei der ein »Rücktriggern« vermieden wird, zu veranschaulichen, wird der nacheilende Taktimpuls C_L(b) an den Takteingang 21 des Flip-Flops Sl angelegt und von da an die Taktsignalgatter 20 und 22 weitergegeben, während der voreilende Taktimpuls C_L(g) an den Taktsignaleingang 68 des in Fig. 5 gezeigten Flip-Flops Ll angelegt und an deren Taktsignalgatter 70 und 72 weitergeleitet wird. Es sei angenommen, daß das Flip-Flop Ll sich eingangs in seinem L-Zustand befindet, wie durch die Ausgangssignalform L₁ in Fig. 3 veranschaulicht, und daß es nach »0« geschaltet werden soll, wenn der Ausgang der zugeordneten logischen Schaltung 71 »0« geworden ist und die Ausgänge aller anderen mit dem logischen Eingang sLl gekoppelten logischen Schaltungen ebenfalls »0« sind. Der an den Taktsignaleingang 68 und an die Taktsignalgatter 70 und 72 angelegte voreilende Taktimpuls C_L (g) bewirkt eine Umschaltung des Flip-Flops Ll von »L« nach »0«, was einem hohen Spannungspegel (0 V) an dem logischen Eingang sLl entspricht und eine voreilende Änderung des Spannungspegels von niedrig nach hoch am Ausgang L₁ (Fig. 3) und am logischen Eingang sSl bewirkt, wie durch den Spannungsanstieg 73 der in Fig. 3 gezeigten Signalform angezeigt. Wie später noch näher erläutert wird, hat diese voreilende Änderung jedoch keinen Einfluß auf das Flip-Flop 51, da der nacheilende Taktimpuls C_L(b) die Stromkreise für die Drosselspulen bereits gesperrt hat. Außer dem voreilenden Taktimpuls C_L(g) wird angenommen, daß das Flip-Flop Ll eine kurze Schaltzeit (etwa 0,05 μβεΰ) besitzt, wodurch die früheste Änderung des Ausgangs L₁ von niedrigem auf hohen Spannungspegel und die früheste Änderung des Spannungspegels des an den logischen Eingang sSl angelegen Signals bewirkt wird, was zu dem Spannungsanstieg 73 des an den logischen Eingang sSl angelegten Signals führt (Fig. 3). Der Spannungsabfall 75 bei 0,2 μεεο (Signalform sSl in Fig. 3) veranschaulicht die vorhergehende nacheilende Veränderung des Spannungspegels des an den logischen Eingang sSl angelegten Signals, so daß eine 0,3
dauernde Zeitspanne für den Stromanstieg in der Drosselspule 24 bis zum nächsten voreilenden Taktimpuls bei 0,5 μεβο verbleibt. Die Zeit von 0,3 μβεο entspricht der LAR-Zeitkonstante der Drosselspulen-Widerstand-Parallelkombination in den Taktsignalgattern 20 und 22 und der für den Anstieg oder Abfall des Stromes Z₂₄ bzw. Z₂₆ (Fig. 3) erforderlichen Zeit.

ίο Es folgt nun eine nähere Erläuterung des Umschaltvorganges des Flip-Flops Sl von »0« nach »L«. Der Transistor 50 des Differentialverstärkerkreises 12 wird durch das an den logischen Eingang sSl angelegte und der Basis des Transistors 50 zugeführte L-Signal 76 (Fig. 3) mit niedrigem Spannungspegel in den leitenden Zustand geschaltet. In diesem Zustand liefert der Transistor 50 einen konstanten Strom von etwa 12 mA. Unter diesen Umständen kommt ein Stromkreis vom Kollektor des Transistors 50 über den Taktsignaleingang 21, durch die Drosselspule 24 und die Diode 47 zum Eingang 21 zustande. Zu Beginn des leitenden Zustands des Transistors 50 speist der genannte Kollektorstrom zunächst den zur Drosselspule parallel geschalteten Widerstand 46. Die anfängliche hohe Impedanz der Drosselspule 24 wird allmählich geringer, so daß ein immer größer werdender Anteil des Kollektorstromes durch die Drosselspule 24 fließt. Der Anstieg dieses Stromes Z₂₄ (Fig. 3) wird durch die Drosselspule 24 von der Zeitkonstanten der Drosselspulen-Widerstand-Parallelkombination 24, 46 bestimmt. Der durch die Drosselspule 24 fließende Strom Z₂₄ bleibt dann so lange auf dem durch den Transistor 50 bestimmten Amplitudenwert stehen, bis der Taktimpuls C_L (b) (Fig. 3) am Taktsignaleingang 21 auftritt. Der Taktimpuls Cι φ) sperrt den Stromkreis durch die Diode 47, sobald der von —4 auf +2 V ansteigende Taktimpuls das Erdpotential übersteigt. Während der Dauer des Taktimpulses C₁ (b) fließt der vom Transistor 50 gelieferte Strom durch den Widerstand 46, und der von der Drosselspule 24 gelieferte Entladestrom wird über den Eingang 25 und die Diode 36 dem Basis-Emitter-Kreis des Transistors 14 zugeführt. Der Spannungspegel an dem Verbindungspunkt 37 ist gleich der

Basis-Emitter-Spannung des Transistors 14. Die Abfallgeschwindigkeit des Entladestomes Z₂₄ der Drosselspule 24 nach der Sperrung des Stromkreises durch die Diode 47 auf Grund des Taktimpulses C_L (b) wird durch die Zeitkonstante der Drosselspulen-Widerstand-Parallelkombination bestimmt. Hierbei ist als Widerstand der Widerstand 46, und falls sich dieser im leitenden Zustand befindet, die Eingangsimpedanz des Transistors 14 maßgebend.

Derjenige Teil des Stromes Z₂₄, der während des

Taktimpulses C_L{b) in den Basis-Emitter-Kreis des Transistors 14 geleitet wird, bewirkt, daß dieser Transistor in den nichtleitenden Zustand schaltet. Der genannte Strom hält den Transistor 14 so lange im nichtleitenden Zustand, bis der Transistor 16 in den leitenden Zustand schaltet und dessen Kollektorstrom so ansteigt, daß die über die Dioden 39 und 40 an die Basis des Transistors 14 geführte Spannung angehoben wird und die weitere Sperrung des Transistors 14 übernimmt. Dieser komplette Arbeitszyklus wird allgemein als »Regeneration« bezeichnet. Die zum Abschalten des Transistors 14 und zur Aufrechterhaltung dieses Zustands, bis sich der Transistor 16 im leitenden Zustand befindet, erforderliche Energie

ist in Fig. 3 durch die Ladungen Q1 bzw. Q 2 veranschaulicht. Die Zeit ti ist die Speicherzeit, in der der Basisstrom auf »0« verringert oder der Basis-Emitter-Strom umgekehrt wird. Die Abfallzeit t3 (Fig. 3) beginnt, wenn der Transistor 16 in seinem Arbeitsbereich zu arbeiten beginnt. Während der Speicherzeit ti bleibt die Spannung am AusgangS₁, wie in Fig. 3 gezeigt, noch annähernd auf dem gleichen Pegel. Die Zeitspanne *3 ist die .RC-Zeitkonstante der mit dem Ausgang S₁ gekoppelten Belastung. Die Gesamtzeit U ist die zur Regeneration und zum Verändern des Ausgangs S₁ von hohem (»0«) auf niedriges Potential (»L«) erforderliche Zeit.

Aus der vorangegangenen Beschreibung der Arbeitsweise der erfindungsgemäßen Schaltung geht hervor, daß ein »Rücktriggern« dadurch vermieden wird, daß die zum Umschalten des Flip-Flops 51 erforderliche Energie in der Drosselspule 24 gespeichert und dadurch beim Auftreten des nacheilenden Taktimpulses C_L φ) ein Schaltsignal erzeugt wird. Es sei darauf hingewiesen, daß der Taktimpuls C_L φ) auftritt, bevor irgendwelche Änderungen in dem logischen Eingang erfolgten. Dies ist deshalb der Fall, weil die Zeitdifferenz zwischen dem voreilenden und dem nacheilenden Taktimpuls geringer als die zum Umschalten eines Flip-Flops infolge eines Taktimpulses erforderliche Zeit ist. Während der Zeitspanne von 0,3 μεεο (0,2 bis 0,5 usec) wird die Drosselspule 24 geladen und die Drosselspule 26 entladen. Die bei 0,2 μεεΰ in der Drosselspule 26 enthaltene Energie resultiert aus dem am logischen Eingang sS 1 vor dem Zeitpunkt 0,2 μβεϋ vorhandenen 0-Signal. Auf diese Weise wird die Drosselspule 24 in dem Taktsignalgatter 20 nur geladen, wenn der Taktimpuls CiQ)) das Flip-Flop Sl nach »L« schalten soll, was durch den niedrigen Spannungspegel an dem logischen Eingang sSl bewirkt wird. Das Entladen der Drosselspule 24 beginnt, wenn die Diode 47 durch den Taktimpuls C_L φ) gesperrt wird (Stromsignalform Z₂₄). Die in der Drosselspule 24 gespeicherte, den Strom zur Sperrung des Transistors 14 liefernde Energie wird durch Ql in Fig. 3 angezeigt, wobei

Öl [pC] = Zg₄[HiA] -il fosec] .

Die übrige in der Drosselspule 24 gespeicherte Energie, die in Fig. 3 mit Q 2 bezeichnet ist, liefert den Strom, der erforderlich ist, um den Transistor 14 so lange gesperrt zu halten, bis sich das Flip-Flop S1 im anderen stabilen Zustand befindet.

Die Taktsignalgatter 20 und 22 liefern eine Verzögerung, die ein »Rücktriggern« während der Zeitdauer des Taktimpulses Q(^) verhindert. Wie in Fig. 3 durch den Spannungsanstieg 73 angezeigt, geht das Signal an dem logischen Eingang sSl infolge der Tatsache, daß das Flip-Flop L1 durch den voreilenden Taktimpuls C_L (g) umgeschaltet wird, unmittelbar nach dem Spannungsanstieg des Taktimpulses C_L φ) von dem niedrigen Spannungspegel (»L«) auf den hohen Spannungspegel (»0«). Durch die Spannungspegeländerung an dem logischen Eingang 551 wird der Transistor 50 im Differentialverstärker 12 gesperrt, was zur Folge hat, daß der Transistor 52 in den leitenden Zustand schaltet und Strom an das Taktsignalgatter 22 liefert. Da jedoch der Stromkreis für die Drosselspule 26 über die Diode 49 während der Dauer des Taktimpulses C_L φ) unterbrochen ist, fließt der Strom durch den Widerstand 48. Wie durch die Stromsignalform Z₂₆ in Fig. 3 veranschaulicht, fließt während des Taktimpulses C₁(Z?) kein Strom durch die Drosselspule 26, so daß in diese während dieser Zeit keine Energie eingespeichert wird. Ist keine Energie in der Drosselspule 26 gespeichert, dann wird während des Taktimpulses Οιφ) des gerade ablaufenden Regenerationszyklus kein Schaltsignal an den Eingang 27 angelegt. Somit wird ein »Rücktriggern« des Flip-Flops 51 durch ein

ίο voreilendes Umschalten des Flip-Flops Ll dadurch vermieden, daß in der Drosselspule 24 Energie induktiv gespeichert wird, die dem Spannungspegel an dem logischen Eingang 551 während einer Zeitspanne von 0,3 μδοο vor dem Taktimpuls C_L φ) entspricht und daß das Flip-Flop 51 während des Taktimpulses C_L φ) durch den durch die in der Drosselspule 24 gespeicherte Energie gelieferten Strom umgeschaltet wird. Jede Änderung des Spannungspegels am logischen Eingang 551, die während der Dauer des Taktimpulses C_L φ) auftritt, bleibt ohne Einflijß auf den Zustand des Flip-Flops 51, so daß dieses die durch die gestrichelten Linien in Fig. 3 angezeigten Ausgänge S₁ und S₁ erzeugt. Des weiteren ist die Dauer des Taktimpulses C_L(6) nicht kritisch, so daß dieser Impuls ohne ein »Rücktriggern« zu bewirken, auf seinem hohen Pegel bleiben kann.

Im vorangegangenen wurde ein vollständiger Regenerationszyklus des Flip-Flops 51 beschrieben, bei dem der Zustand dieses Flip-Rops entsprechend dem niedrigen Spannungspegel (»L«) an dem logischen Eingang sSl vom 0- in den L-Zustand geschaltet wurde. Das Umschalten des Flip-Flops 51 vom L- in den 0-Zustand erfolgt in der gleichen Weise, wie bei der 0- nach L-Umschaltung beschrieben, wobei in diesem Fall der Differentialverstärker 12 in der Zeitspanne von 0,3 μβεο vor dem Auftreten des Taktimpulses C_L φ) Strom an die Drosselspule 26 liefert, so daß in dieser Energie gespeichert wird. Diese wird während des Taktimpulses C_L φ) freigegeben, wodurch ein Schaltsignal zum Sperren des Transistors 16 erzeugt wird. Nachdem der Transistor 16 sich in seinem nichtleitenden Zustand befindet, wird dieser durch das genannte Schaltsignal noch so lange gesperrt gehalten, bis sich das Flip-Flop 51 in seinem anderen stabilen Zustand befindet, d. h., bis der Transistor 14 in seinen leitenden Zustand gelangt und über die Dioden 40 die Spannung an der Basis des Transitors 14 erhöht.

In Fig. 4 sind Spannungssignalformen für das Flip-Flop L1 gezeigt, um die Arbeitsweise der erfindungsgemäßen Flip-Flop-Schaltung zu veranschaulichen, durch die bei der Durchführung einer »Zähllogik« das Rücktriggern des Flip-Flops L1 vermieden wird. Während der Durchführung der »Zähllogik« wird eine in einem Flip-Flop oder Register gespeicherte Zahl entsprechend der durchzuführenden Logik vermehrt oder vermindert. Dieser Vorgang wird durch die Betätigung des Flip-Flops Ll durch das logische »Zähk-Netzwerk 76 (Fig. 5) veranschaulicht. Das Flip-Flop Ll, die Taktsignalgatter 70 und 72 und der Differentialverstärker 73 sind die gleichen wie die in Fig. 1 für das Flip-Flop 51 im einzelnen gezeigten, entsprechenden Schaltungen.

Im Betrieb wird das Flip-Flop Ll vom 0- in den L-Zustand geschaltet, um bei der Durchführung einer »Zähllogik« eine »L« zu speichern. Das Signal an dem logischen Eingang sLl (Fig. 4) besitzt einen

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niedrigen Spannungspegel (»L«), da angenommen wird, daß beide Eingänge L₁ und XL 2 des logischen Netzwerks 76 ebenfalls einen niedrigen Spannungspegel aufweisen. Der Eingang XL2 ist der Signaleingang für das »Zähl-Logik«-Programmsteuersignal 5 XL 2, das dem Programmsteuersignal XS 5 gemäß Fig. 3 gleicht. Das Flip-Flop L1 wird durch das L-Signal am logischen EingangsLl in den L-Zustand geschaltet. Das genannte L-Signal tritt vor dem voreilenden logischen Taktimpuls C₁ (g) auf, wie durch die Spannungssignalformen der Ausgänge L₁ und L₁' in Fig. 4 veranschaulicht. Die Folge davon ist, daß der Eingang L₁' des Netzwerks 76 und damit auch das Signal an dem logischen Eingang sLl, wie durch die Spannungssignalform in Fig. 4 gezeigt, von niedrigem auf hohes logisches Potential übergeht. Das Taktsignalgatter 70 spricht nicht auf das hohe Potential an dem logischen Eingang sLl an und erzeugt daher während des Taktimpulses C_L (g) kein Schaltsignal. Dadurch wird ein »Rücktriggern« des Flip-FlopsLl, wodurch die Ausgänge L₁ und L₁' die durch die gestrichelten Linien 77 und 78 (Fig. 4) angezeigten Zustände annehmen wurden, vermieden.

Im Rahmen des vorangehend beschriebenen Erfindungsgedankens sind verschiedene Abwandlungen möglich und für den Fachmann naheliegend. Beispielsweise können an Stelle der pnp-Transistoren npn-Transistoren verwendet werden. Auch kann an das Flip-Flop an Stelle eines positiven Taktimpulses Cι (b) (Fig. 3) ein negativer Taktimpuls angelegt werden, dessen Abstiegsflanke das Flip-Flop umschaltet, wobei entweder in das eine oder in das andere Taktsignalgatter während des negativen Taktimpulses C_L Energie eingespeichert wird,

Claims

PATENTANSPRÜCHE:

1. Bistabiler Multivibrator mit einer die Einstellung in den einen oder anderen seiner beiden Zustände bewirkenden Eingangsschaltung, mit durch Taktimpulse gesteuerten Vorrichtungen zum Durchlassen der Eingangssignale, dadurch gekennzeichnet, daß die genannte Eingangsschaltung eine Verzögerungsvorrichtung enthält, die den Durchgang der Eingangssignale um eine Zeitspanne zu verzögern vermag, die mindestens gleich der Länge der Taktimpulse ist.

2. Bistabiler Multivibrator nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangssehaltung getrennte Vorrichtungen zum Einstellen des Flip-Flops auf jeweils einen seiner beiden Zustände enthält und daß die genannten getrennten Vorrichtungen jeweils eine eigene Verzögerungsvorrichtung besitzen.

3. Bistabiler Multivibrator nach Anspruch 2, dadurch gekennzeichnet, daß die genannten Verzögerungsvorrichtungen jeweils aus einer Drosselspule bestehen.

In Betracht gezogene Druckschriften:
Deutsche Patentschrift Nr. 1 045 456.

Hierzu 1 Blatt Zeichnungen