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DE112004002678B4 - Elektrisch programmierbares 2-Transistoren-Sicherungselement mit einfacher Polysiliziumschicht und elektrisch programmierbare Transistor-Sicherungszelle - Google Patents

Elektrisch programmierbares 2-Transistoren-Sicherungselement mit einfacher Polysiliziumschicht und elektrisch programmierbare Transistor-Sicherungszelle Download PDF

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DE112004002678B4
DE112004002678B4 DE112004002678T DE112004002678T DE112004002678B4 DE 112004002678 B4 DE112004002678 B4 DE 112004002678B4 DE 112004002678 T DE112004002678 T DE 112004002678T DE 112004002678 T DE112004002678 T DE 112004002678T DE 112004002678 B4 DE112004002678 B4 DE 112004002678B4
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transistor
fuse
drain region
programming
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Chandrasekharan Raman Kothandaraman
Danny Pak-Chum Shum
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Infineon Technologies AG
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Abstract

Elektrisch programmierbares Transistor-Sicherungselement (200) mit einem Substrat aus Halbleitermaterial einer ersten Leitfähigkeitsart, in diesem Substrat angeordneten und zum Definieren eines kontinuierlichen Kanalgebiets (213) dazwischen beabstandeten Source-Gebiet (210) und Drain-Gebiet (211), und einer Schicht von Isoliermaterial mit gleichförmiger Stärke und über dem Source-Gebiet (210), Drain-Gebiet (211) und Kanalgebiet (213) angeordnet, wobei die elektrisch programmierbare Transistor-Sicherung (200) folgendes umfaßt:
ein erstes Gate (216) und ein zweites Gate (215) angeordnet in einer einzelnen Schicht von Polysilizium über dem Isoliermaterial und über dem Kanalgebiet (213), wobei das erste Gate (216) einen Teil des Source-Gebiets (210) überlappend angeordnet ist und das zweite Gate (215) vom ersten Gate (216) isoliert und einen Teil des Drain-Gebiets (211) überlappend angeordnet ist, wobei das erste Gate (216) einen Anschluß zum Empfangen eines extern angelegten Signals enthält und das zweite Gate (215) kapazitiv an das Drain-Gebiet (211) angekoppelt ist; und
eine in dem Substrat angeordnete Kopplungsvorrichtung zum Steigern...

Description

  • HINTERGRUND DER ERFINDUNG
  • Technisches Gebiet der Erfindung
  • Die Erfindung betrifft allgemein das Gebiet integrierter Schaltungen und insbesondere die Sicherungsbrückenprogrammierung (fusible link) in integrierten Halbleiterschaltungen.
  • Stand der Technik
  • Bei integrierten Schaltungen, einschließlich integrierter CMOS-Schaltungen, ist es häufig wünschenswert, Informationen permanent speichern zu können oder permanente Verbindungen der integrierten Schaltung nach ihrer Herstellung zu bilden. Dafür werden häufig Sicherungs- oder Anti-Sicherungsvorrichtungen benutzt, die Schmelzbrücken bilden. Sicherung und Anti-Sicherungen können auch zum Programmieren von redundanten Elementen benutzt werden, um identische fehlerhafte Elemente wie beispielsweise DRAM, Flash-EEPROM, SRAM oder andere Speicher zu ersetzen. Weiterhin können Sicherungen zum Speichern von Chipkennungen oder anderen derartigen Informationen oder zum Einstellen der Geschwindigkeit einer Schaltung durch Einstellen des Widerstands des Stromweges benutzt werden.
  • Eine Art von Sicherungsvorrichtung wird unter Verwendung eines Lasers ”programmiert” bzw. ”durchgebrannt”, um eine Brücke nach Verarbeitung und Passivierung einer Halbleitervorrichtung zu öffnen. Diese Art von Sicherungsvorrichtung erfordert genaue Ausrichtung des Lasers auf die Sicherungsvorrichtung, um die Zerstörung von Nachbarvorrichtungen zu vermeiden. Dieser und andere ähnliche Ansätze können Beschädigung an der Vorrichtungspassivierungsschicht verursachen und geben daher Anlaß zu Zuverlässigkeitssorgen. Beispielsweise kann das Verfahren zum Programmieren der Sicherung ein Loch in der Passivierungsschicht verursachen, wenn das Sicherungsmaterial verdrängt wird. Auch ist das Verfahren nicht systemintern, manchmal unpraktisch, und führt daher zu höheren Prüfungskosten.
  • Eine weitere Art von Sicherungsvorrichtung ist die elektrische Sicherung/Antisicherung. Es sind elektrische Sicherungen/Antisicherungen in Halbleiterprodukten eingeführt worden und ersetzen die gebräuchlichen Lasersicherungen in vielen Anwendungen. Die typische elektrische Sicherung/Antisicherung ist systemintern, aber einmalig programmierbar. Allgemein wird unter Verwendung von elektrischen Impulsen ein passives Element wie beispielsweise ein Widerstand oder Kondensator über einen Programmier-(Durchgangsgate-)Transistor programmiert bzw. durchgebrannt. Da diese Vorrichtungen bedeutsame Energie bzw. hoher Programmierstrom durchlaufen muß, um das passive Element zu erreichen, kann die für die Programmier-(Durchgangsgate-)Transistoren erforderliche Größe sehr groß sein.
  • Beispielsweise ist eine gegenwärtig benutzte Anti-Sicherungsvorrichtung auf Grundlage eines herkömmlichen MOS-Transistors aufgebaut. Eine solche Anti-Sicherung wird durch Anlegen einer Spannung (allgemein rund 7 Volt) über das Gateoxid des MOS-Transistors programmiert. Das Programmierverfahren ergibt ein beschädigtes Gateoxid, das den elektrischen Widerstand über das Oxid verringert. Zum Unterscheiden zwischen dem hohen Widerstand des intakten Oxids und dem verringerten Widerstands des beschädigten Oxids wird eine an der Anti-Sicherung angebrachte Meßschaltung verwendet. Für niedrigere Widerstände und zuverlässigere Messung werden noch höhere Programmierspannungen und Programmierströme benutzt.
  • Aufgrund der zum Programmieren erforderlichen bedeutsamen Energie kann sich an der umgebenden Struktur Schaden ergeben und/oder es können sich aufgrund der Inkonsistenz des Durchbrennverfahrens und der relativ geringen Änderung, die typischerweise im programmierten Widerstand dargeboten wird, unzuverlässige Messungen ergeben. Weiterhin sind diese Arten von Vorrichtungen aufgrund der erforderlichen Programmierpotentiale, d. h. hohen Stromfluß- und hohen Spannungspegeln über eine erforderliche Zeitspanne, nicht zur Verwendung mit vielen der jüngsten Prozeßverfahren realisierbar. Es wäre vorteilhaft, die Programmierparameter herabzusetzen, um eine Verringerung der Größe der zugehörigen Schaltungen (z. B. Spannungsgenerator, Programmiertransistor, Verdrahtung usw.) zu ermöglichen und/oder die Meßsicherheit zu verbessern.
  • Aus der EP 1 308 962 A2 ist ein eingebetteter EPROM mit Einzelpoly bekannt. Eine EPROM-Zelle enthält einen Steuergatetransistor und einen Floatinggatetransistor, die einen gemeinsamen Source-/Drainbereich haben.
  • KURZE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung erzielt technische Vorteile als eine elektrisch programmierbare Transistor-Sicherung mit in einem Halbleitersubstrat angeordneter Source und Drain und weiterhin mit einer in einer einzelnen Schicht von Polysilizium angeordneten Doppel-Gateanordnung, bei der ein Gate kapazitiv an das Draingebiet angekoppelt ist. Weiterhin enthält die Transistorsicherung eine Kopplungsvorrichtung zum Erhöhen der kapazitiven Kopplung des einen Gates und des Draingebiets zum Ermöglichen der Verringerung der Sicherungsprogrammierspannung, wobei Programmierung der Transistorsicherung über Anwendung eines Spannungssignals an das Drain bewirkt wird, wobei das Spannungssignal geringer als die Sperrschicht-Durchbruchspannung der Transistorsicherung ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Zum vollständigeren Verständnis der vorliegenden Erfindung wird auf die nachfolgende ausführliche Beschreibung in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. In den Zeichnungen zeigt:
  • 1 eine herkömmliche EEPROM-Vorrichtung;
  • 1A eine Ersatzschaltung eines in Reihe geschalteten Trenntransistors und eines Floating-Gate-Transistors;
  • 1B Vorspannung für die in 1 und 1A gezeigte Transistor-Struktur;
  • 2A eine 2-Transistoren-Struktur zur Verwendung als elektrisches Sicherungselement nach beispielhaften Ausführungsformen der vorliegenden Erfindung;
  • 2B eine Draufsicht der in 2A gezeigten 2-Transistoren-Struktur;
  • 3A eine weitere 2-Transistoren-Struktur zur Verwendung als elektrisches Sicherungselement nach beispielhaften Ausführungsformen der vorliegenden Erfindung;
  • 3B eine Draufsicht der in 3A gezeigten 2-Transistoren-Struktur;
  • 4A eine weitere 2-Transistoren-Struktur zur Verwendung als elektrisches Sicherungselement nach beispielhaften Ausführungsformen der vorliegenden Erfindung;
  • 4B eine Draufsicht der in 4A gezeigten 2-Transistoren-Struktur;
  • 5A ein Diagramm der Programmierung der in 2A, 3A und 4A gezeigten 2-Transistoren-Strukturen;
  • 5B Vorspannung für die in 2A, 3A und 4A gezeigten 2-Transistoren-Strukturen;
  • 6A eine Sicherungszelle nach beispielhaften Ausführungsformen der vorliegenden Erfindung;
  • 6B Vorspannung für die in 6A dargestellte Sicherungszelle; und
  • 7 eine Sicherungsgruppe nach beispielhaften Ausführungsformen der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die zahlreichen Neuerungen der vorliegenden Anmeldung werden unter besonderer Bezugnahme auf die gegenwärtig bevorzugten beispielhaften Ausführungsformen beschrieben. Es versteht sich jedoch, daß diese Klasse von Ausführungsformen nur einige Beispiele der vielen vorteilhaften Verwendungen und Erneuerungen darin bereitstellt. Im allgemeinen umgrenzen in der Beschreibung der vorliegenden Erfindung getätigte Aussagen nicht unbedingt irgendeine der verschiedenen beanspruchten Erfindungen. Darüber hinaus können einige Aussagen für einige erfinderische Merkmale, jedoch nicht für andere gelten. Es ist zu bemerken, daß in den gesamten Zeichnungen die gleichen Bezugsziffern oder -buchstaben zur Bezeichnung gleicher oder gleichwertiger Elemente mit der gleichen Funktion benutzt werden. Ausführliche Beschreibungen bekannter Funktionen und Ausführungen, die den Gegenstand der vorliegenden Erfindung unnötig verdecken, sind der Deutlichkeit halber weggelassen worden.
  • Gegenwärtige elektrische Sicherungen sind passive Elemente wie beispielsweise Widerstände oder Kondensatoren, die durch elektrische Impulse mit typischen Programmierströmen von der Größenordnung von Milliampere (mA) programmiert werden, oder Transistor-Sicherungen mit einer größeren Programmierspannung als die Sperrschicht-Durchbruchspannung des Transistors. Gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung wird ein vorteilhafterweise in einem selbstjustierenden CMOS-Prozeß realisierter 2-Transistoren-EEPROM-Transistor mit einer einzelnen Polysiliziumschicht beschrieben und als Sicherungselement benutzt. Der zum Programmieren einer 2-Transistoren-EEPROM-Vorrichtung erforderliche Programmierstrom ist von der Größenordnung einiger Mikroampere (μA), eine Verringerung von drei Größenordnungen gegenüber typischen elektrischen Sicherungen. Herkömmliche EEPROM-Vorrichtungen sind jedoch nicht CMOS-kompatibel und weisen hohe Programmierpotentiale auf.
  • Herkömmliche Splitgate-EEPROM-Strukturen werden unter Verwendung von mindestens zwei Schichten polykristallinen Siliziums gebildet und enthalten wie in 1 dargestellt einen Floating-Gate-Transistor. Dieser Speicherzellenaufbau entspricht einem in Reihe geschalteten Trenntransistor 11 und Floating-Gate-Transistor 12 nach der Darstellung im Schaltbild der 1A. Der Trenntransistor 11 wird durch den Zustand des Floatinggates nicht beeinflußt und bleibt ausgeschaltet, wenn sein Steuergate nicht aktiviert ist. Für diese herkömmliche Speicherstruktur bildet die erste Schicht von Polysilizium das Floatinggate. Das Floatinggate überdeckt einen Teil eines Kanalgebiets zwischen der Source und dem Drain. Der Rest des Kanalgebiets wird direkt durch eine zweite Schicht Polysilizium, das Steuergate, gesteuert, das über dem Floatinggate liegt. Durch dieses darüberliegende Steuergate wird die Gatespannung auf das Floatinggate aufgekoppelt und das Hochziehen der Kanal-Heißelektronen unterstützt. Die in das Floatinggate injizierten negativen Ladungen ändern die Vt des Transistors, da die eingefangenen Elektronen die Gate-Austrittsarbeit ändern; wodurch zum Einschalten der Vorrichtung zusätzliche Gatespannung erforderlich ist.
  • Obwohl diese herkömmliche Floating-Gate-Struktur für viele Speichervorrichtungen gut funktioniert, weicht sie von dem herkömmlichen CMOS-Prozeß mit einzelner Polysiliziumschicht ab und erfordert zusätzliche Prozeßschritte und steigert die Prozeß-Kompliziertheit bei der Ablagerung und Entfernung der Floating-Gate-Polysiliziumschicht in einem kleinen Dichtebereich innerhalb eines großen Prozessorchips. Auch stellt die Floating-Gate-Polysiliziumschicht zusätzliche Gerätekosten zur Aufrechterhaltung und Kompatibilität zwischen Logik-Fertigungsanlagen dar, da die herkömmliche Logik-CMOS-Fertigungsanlage mit Polysilizium-Einzelschicht-Prozeß ausgerüstet ist.
  • Nunmehr auf 2A, 3A und 4A bezugnehmend sind dort 2-Transistoren-Strukturen zur Verwendung als elektrisches Sicherungselement gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung dargestellt. In jeder dargestellten Struktur sind das Steuergate und Floatinggate in einem Polysilizium-Einzelschicht-Prozeß unter Verwendung standardmäßiger CMOS-Verarbeitung ohne Zufügung einer weiteren Polysiliziumebene implementiert. Mit einer einzelnen Polysiliziumschicht kann die elektrische Sicherung in einem Host-Logikprozeß implementiert werden, der die gleichen Prozeßschritte bewahrt, wodurch Prozeßeinfachheit und Prozeßkosten aufrechterhalten werden. Zusätzlich arbeiten die 2-Transistoren-Strukturen der 2A, 3A und 4A mit einer viel geringeren Programmierspannung, da die Gatespannung (~5 V oder niedriger) zum Einschalten des 2-Transistoren-Teils dienen kann. Eine enorme Verbesserung der Gate-Vorspannung zum Programmieren (~12 V) für die in 1 gezeigte Struktur und andere ähnliche Speichervorrichtungen, die eine solche hohe Programmierspannung erfordern. Die typische Betriebsvorspannung für die herkömmliche Struktur der 1 ist in Tabellenform in der 1B dargestellt.
  • Nunmehr auf die 2A und 2B bezugnehmend enthält die elektrische Sicherung 200 ein Source-Gebiet 210 und ein Drain-Gebiet 211 einer ersten Leitfähigkeitsart, gebildet in einem Halbleitersubstrat einer der ersten Leitfähigkeitsart entgegengesetzten zweiten Leitfähigkeitsart, wobei die Source 210 und das Drain 211 beabstandet sind, um zwischen ihnen ein Kanalgebiet 213 zu definieren. Über dem Source-Gebiet 210, Drain-Gebiet 211 und Kanalgebiet 213 ist eine gleichförmige Schicht von Isoliermaterial von der Größenordnung 50 nm ausgebildet. Die elektrische Sicherung 200 enthält weiterhin eine 2-Transistoren-Anordnung, die in einer einzelnen Polysiliziumschicht ausgebildet ist. Die 2-Transistoren-Anordnung enthält einen einen Teil des Drain 211 überlappenden Floating-Gate-Teil 215 und einen einen Teil der Source 210 überlappenden Steuergateteil 216. Das Steuergate 216 enthält einen Anschluß zum Empfangen extern angelegter Spannungspotentiale zum Steuern von Programmier- und Leseoperationen. Der Floating-Gate-Teil 215 und ein Steuer-Gate-Teil 216 sind voneinander getrennt. Weiterhin kann im Halbleitersubstrat auch ein isoliertes Wannengebiet 220 gebildet werden. 2B zeigt eine Draufsicht der in 2A gezeigten elektrischen Sicherung. Die isolierte Wanne 220 ist in dem Halbleitersubstrat dargestellt, um nur den Floating-Gate-Teil 215 zu überlappen und bietet damit gesteigerte kapazitive Kopplung und verringerte Programmierspannung.
  • Im Betrieb wird die Vorspannung der elektrischen Sicherung durch kapazitive Kopplung erreicht. Das heißt das Floating-Gate 215 ist unabhängig über kapazitive Kopplung mit dem Drain 211 und isolierten Wanne 220 vorgespannt. Das Floatinggate 215 wird unter Verwendung von als Kanal-Heißelektronen-Programmierung bekannte Programmierung aufgeladen. Insbesondere fließt (nach der Darstellung in 5A und 5B) bei geerdeter Source 210 (Vss), an das Gate angelegter Schwellenspannung (Vt) und einer an das Drain 211 angelegten Programmierspannung ein Programmierstrom und durch Source-seitige Injektion werden für das Floating-Gate 215 Elektronen bereitgestellt, wenn genügend Energie erlangt wird, um die Silizium-Energiebarriere (~3,1 eV) zu überspringen. Die isolierte Wanne 220 und ein (weiter unten besprochener) Drain mit erweiterter RX-Breite sollen mindestens 70% Kopplung zwischen dem Drain 211 und Floatinggate 215 bereitstellen, um die niedrigere Programmierspannung zu ermöglichen und es ist daher kein HV-Prozeß erforderlich. Bei dieser Transistorstruktur und Vorspannungsanordnung kann die Programmierspannung der elektrischen Sicherung unter der Sperrschicht-Durchbruchspannung gehalten werden, die typischerweise von 3–6 V reicht. In der 5B sind beispielhafte Betriebsvorspannungen für die Strukturen der elektrischen Sicherungen der 2A, 3A und 4A in Tabellenform dargestellt.
  • Während des Lesebetriebs bei wie in der Tabelle der 5B beschriebenen Spannungszuständen weist die elektrische Sicherung eine von zwei vorbestimmten Reaktionen gemäß der Ladung an dem Floatinggate 215 auf. Wenn das Floatinggate 215 programmiert (d. h. geladen) worden ist, erfordert es eine größere Spannung als eine vorbestimmte Vref zum Einschalten des Floating-Gate-Transistors und es fließt daher kein Strom von der Source 210 zum Drain 211.
  • Wenn demgegenüber das Floatinggate 215 nicht programmiert worden ist, genügt Vref zum Einschalten des Trenntransistors 11 und des Floating-Gate-Transistors 12 und es fließt Strom von der Source 210 zur Bitleitung (d. h. Drain 211). Zum Bestimmen des Programmierzustandes kann dann Stromflußerkennung benutzt werden.
  • Zum Löschen oder Neuprogrammieren wird eine negative Programmierspannung (–5 V im vorliegenden Beispiel) an das Steuergate 216 angelegt und Elektronen werden daher vom Floatinggate 215 weggeleitet.
  • In einer weiteren in 3A und 3B dargestellten Ausführungsform ist das Drain 311 mit einer erweiterten RX-Breite dargestellt, die im wesentlichen das gesamte Floatinggate 215 überlappt. Die erweiterte RX-Breite funktioniert genau wie die isolierte Wanne 220, indem sie die Drain-Floating-Gate-Überlappung erhöht, um kapazitive Kopplung zu steigern und damit niedrigere Programmierspannungen zu ermöglichen. Bei einer weiteren Ausführungsform enthält die elektrische Sicherung zum Erhöhen des Kopplungswirkunggrades der Drainspannung zum Floatinggate ein im Halbleitersubstrat, wie in 4A und 4B dargestellt, gebildetes Dotierimplantat. Obwohl das Dotierimplantat 410 in dem erweiterten Drainaufbau dargestellt ist, kann es auch bei dem Aufbau mit isolierter Wanne benutzt werden.
  • Nunmehr auf 6A bezugnehmend ist dort eine Sicherungszelle 610 gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung dargestellt. Die Sicherungszelle 610 enthält eine elektrische Sicherung 200, Auswahlschaltungen 615, Verriegelungsschaltungen 620, einen Programmiertransistor (PROG) 625 und eine Programmier-Stromquelle (OSC) 630. Da Flash-Programmierung Injektion hohen Stroms bedeutet, wird eine HV-Quelle (OSC) 630 benötigt, um den erforderlichen Programmierstrom zum BL (Drain) zu leiten. Der OSC 630 ist über Prog 625 an das Drain 211 der 2-Transistoren-Elektrosicherung 200 angekoppelt. Prog 625 wird zur Programmierung ON und zum Lesen OFF angewählt. Die Auswahlschaltung 615 ist zum Anwählen der Sicherung zur Programmierung an das Steuergate 216 der elektrischen Sicherung 200 angekoppelt. Anwahl der Sicherung findet über Verriegelungsschaltung (Latch) 620 zur BL (Drain) und Auswahlschaltungen 615 zu WL (Gate) statt. Regelungs- und Auswahlschaltungen können für Befehlszwecke mit einem Zustandsautomaten verbunden sein. Die Funktionsweise der Sicherungszelle kann vom Fachmann unter Bezugnahme auf die oben erwähnte Struktur der elektrischen Sicherung und die in 6B gezeigten Vorspannungszustände verstanden werden. Insbesondere wird für die Programmierung die Source 210 geerdet und wird an das Drain 211, 311 oder die Bitleitungsverbindung eine Programmierspannung 5 V, wobei PROG als ON gezählt wird, angelegt.
  • 7 zeigt einen Gruppenaufbau unter Verwendung der in 6A gezeigten elektrischen Sicherung, wobei die Auswahlblöcke 615 die Auswahlschaltungen 615 von WL in der 6A und die Verriegelungsblöcke L1, L2, ... LN die Verriegelungsschaltung 620 zu jeweiligen Bitleitungen darstellen. Der Programmiertransistor 625 und OSC 630 sind der Deutlichkeit halber weggelassen worden.

Claims (20)

  1. Elektrisch programmierbares Transistor-Sicherungselement (200) mit einem Substrat aus Halbleitermaterial einer ersten Leitfähigkeitsart, in diesem Substrat angeordneten und zum Definieren eines kontinuierlichen Kanalgebiets (213) dazwischen beabstandeten Source-Gebiet (210) und Drain-Gebiet (211), und einer Schicht von Isoliermaterial mit gleichförmiger Stärke und über dem Source-Gebiet (210), Drain-Gebiet (211) und Kanalgebiet (213) angeordnet, wobei die elektrisch programmierbare Transistor-Sicherung (200) folgendes umfaßt: ein erstes Gate (216) und ein zweites Gate (215) angeordnet in einer einzelnen Schicht von Polysilizium über dem Isoliermaterial und über dem Kanalgebiet (213), wobei das erste Gate (216) einen Teil des Source-Gebiets (210) überlappend angeordnet ist und das zweite Gate (215) vom ersten Gate (216) isoliert und einen Teil des Drain-Gebiets (211) überlappend angeordnet ist, wobei das erste Gate (216) einen Anschluß zum Empfangen eines extern angelegten Signals enthält und das zweite Gate (215) kapazitiv an das Drain-Gebiet (211) angekoppelt ist; und eine in dem Substrat angeordnete Kopplungsvorrichtung zum Steigern der kapazitiven Kopplung des zweiten Gates (215) und des Drain-Gebiets (211), wobei eine Programmierung durch Laden des zweiten Gates (215) über kapazitive Kopplung an das Drain-Gebiet (211) bewirkt wird.
  2. Sicherungselement (200) nach Anspruch 1, wobei die Programmierung über Anlegen eines Spannungssignals an das Drain-Gebiet (211) bewirkt wird und das Spannungssignal geringer als eine Transistor-Sperrschicht-Durchbruchspannung des Transistor-Sicherungselementes (200) ist.
  3. Sicherungselement (200) nach Anspruch 1, weiterhin mit einem Drain-Teil (311) mit erweiterter Breite integral mit dem Drain-Gebiet (211), das in dem Substrat das zweite Gate (215) überlappend zur gesteigerten kapazitiven Kopplung angeordnet ist.
  4. Sicherungselement (200) nach Anspruch 1, weiterhin mit einem Drain-Teil (311) mit erweiterter Breite integral mit dem Drain-Gebiet (211), das in dem Substrat einen Teil des zweiten Gates (215) überlappend angeordnet ist, und einem in dem Substrat angeordneten Wannengebiet (220), das ebenfalls einen Teil des zweiten Gates (215) überlappt, wobei das Wannengebiet (220) vom zweiten Gate (215) und dem Drain (311) isoliert ist.
  5. Sicherungselement (200) nach Anspruch 4, wobei die Programmierung durch Bereitstellung einer Bezugserde (Vss) für das Source-Gebiet (210), der Transistor-Schwellenspannung für das erste Gate (216) und einer Programmierspannung für das Drain-Gebiet (211) und das isolierte Wannengebiet (220) bewirkt wird.
  6. Sicherungselement (200) nach Anspruch 5, wobei die Programmierspannung geringer als die Transistor-Sperrschicht-Durchbruchspannung ist.
  7. Sicherungselement (200) nach Anspruch 5, wobei Lesen durch Bereitstellung einer Bezugsspannung (Vref) für das erste Gate (216) und Erkennen von Stromfluß zwischen dem Source-Gebiet (210) und dem Drain-Gebiet (211) bewirkt wird, wobei ein programmierter Zustand festgestellt wird, wenn kein Strom erkannt wird, und ein nicht programmierter Zustand festgestellt wird, wenn Strom erkannt wird.
  8. Sicherungselement (200) nach Anspruch 7, wobei die Bezugsspannung größer als die Transistor-Schwellenspannung ist.
  9. Sicherungselement (200) nach Anspruch 5, wobei Umprogrammierung durch Bereitstellung eines Inversen der Programmierspannung für das erste Gate (216) bewirkt wird.
  10. Elektrisch programmierbare Transistor-Sicherungszelle (610) mit einem Substrat aus Halbleitermaterial einer ersten Leitfähigkeitsart, einem in diesem Substrat angeordneten und ein kontinuierliches Kanalgebiet (213) dazwischen definierendem beabstandeten Source-Gebiet (210) und einem Drain-Gebiet (211), und einer Schicht von Isoliermaterial mit gleichförmiger Stärke und über dem Source-Gebiet (210), Drain-Gebiet (211) und Kanalgebiet (213) angeordnet, wobei die Transistor-Sicherungszelle (610) folgendes umfaßt: eine Transistor-Sicherungszelle (200) mit folgendem: – einem in einer einzelnen Schicht von Polysilizium über dem Isoliermaterial und über dem Kanalgebiet (213) angeordneten ersten Gate (216) und einem zweiten Gate (215), wobei das erste Gate (216) einen Teil des Source-Gebiets (210) überlappend angeordnet ist und das zweite Gate (215) vom ersten Gate (216) isoliert und einen Teil des Drain-Gebiets (211) überlappend angeordnet ist; wobei das erste Gate (216) einen Anschluß zum Empfangen eines extern angelegten Signals enthält und das zweite Gate (215) kapazitiv an das Drain-Gebiet (211) angekoppelt ist; und eine in dem Substrat angeordnete Kopplungsvorrichtung (311, 220), welche die kapazitive Kopplung des zweiten Gates (215) und des Drain-Gebiets (211) steigert, wobei ein Programmieren durch Laden des zweiten Gates (215) über kapazitive Kopplung an das Drain-Gebiet (211) bewirkt wird; und eine erste an einen ersten Gateanschluß angekoppelte Schaltung (615) zum Auswählen der Transistor-Sicherung (200) zum Programmieren über ein Spannungssignal; und eine zweite an das Drain-Gebiet (211) und die Kopplungsvorrichtung (311, 220, 410) angekoppelte Schaltung (625, 630) zum Programmieren und Lesen des Programmierungszustands der Transistor-Sicherung (200).
  11. Sicherungszelle (610) nach Anspruch 10, wobei die zweite Schaltung (625, 630) einen weiteren an das Drain-Gebiet (211) und die Kopplungsvorrichtung (311, 220, 410) angekoppelten Transistor (625) zum Abgeben eines Programmierungsspannungssignals bei Auswahl von ON enthält.
  12. Sicherungszelle (610) nach Anspruch 11, wobei die zweite Schaltung (625, 630) weitere an die Transistor-Sicherung (200) angekoppelte Schaltungen zum Erkennen von Stromfluß darin bei Auswahl von OFF des weiteren Transistors (625) enthält.
  13. Sicherungszelle (610) nach Anspruch 10, wobei die Programmierung über Anlegen eines Spannungssignals an ein Drain-Gebiet (211) und die Kopplungsvorrichtung (311, 220), das geringer als die Sperrschicht-Durchbruchspannung der Transistor-Sicherung (200) ist, bewirkt wird.
  14. Sicherungszelle (610) nach Anspruch 10, wobei die Transistor-Sicherung (200) weiterhin einen Drain-Teil (311) mit erweiterter Breite integral mit dem Drain-Gebiet (211) angeordnet in dem Substrat und das zweite Gate (215) überlappend zum Steigern der kapazitiven Kopplung umfaßt.
  15. Sicherungszelle (610) nach Anspruch 10, wobei die Transistor-Sicherung (200) weiterhin einen Drain-Teil (311) mit erweiterter Breite integral mit dem im Substrat angeordneten Drain-Gebiet (211) einen Teil des zweiten Gates (215) überlappend und ein im Substrat angeordnetes Wannengebiet (220), ebenfalls einen Teil des zweiten Gates (215) überlappend umfaßt, wobei das Wannengebiet (220) vom zweiten Gate (215) und dem Drain (211) isoliert ist.
  16. Sicherungszelle (610) nach Anspruch 10, wobei das Programmieren durch Bereitstellung einer Bezugserde (Vss) für die Source (210), der Transistor-Schwellenspannung (Vt) für das erste Gate (216) über die erste Schaltung (615) und einer Programmspannung für das Drain-Gebiet (211) über die zweite Schaltung (625, 630) bewirkt wird.
  17. Sicherungszelle (610) nach Anspruch 16, wobei die Programmspannung geringer als eine Transistor-Sperrschicht-Durchbruchspannung ist.
  18. Sicherungszelle (610) nach Anspruch 16, wobei Lesen durch Bereitstellung einer Bezugsspannung für das erste Gate (216) über die erste Schaltung (615) und Erkennen von Stromfluß zwischen dem Source-Gebiet und dem Drain-Gebiet über die zweite Schaltung bewirkt wird, wobei ein programmierter Zustand festgestellt wird, wenn kein Strom erkannt wird, und ein nicht programmierter Zustand festgestellt wird, wenn Strom erkannt wird.
  19. Sicherungszelle (610) nach Anspruch 18, wobei die Bezugsspannung größer als die Transistor-Schwellenspannung ist.
  20. Sicherungszelle (610) nach Anspruch 16, wobei Umprogrammierung durch Bereitstellung eines Inversen der Programmierspannung für das erste Gate (216) über die erste Schaltung (615) bewirkt wird.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100586548B1 (ko) * 2004-06-22 2006-06-08 주식회사 하이닉스반도체 반도체 메모리소자의 퓨즈 및 리페어 방법
US7298639B2 (en) * 2005-05-04 2007-11-20 International Business Machines Corporation Reprogrammable electrical fuse
KR100650867B1 (ko) * 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 협채널 금속 산화물 반도체 트랜지스터
US20070210369A1 (en) * 2006-03-13 2007-09-13 Bomy Chen Single gate-non-volatile flash memory cell
US7773416B2 (en) * 2006-05-26 2010-08-10 Macronix International Co., Ltd. Single poly, multi-bit non-volatile memory device and methods for operating the same
US20090045484A1 (en) * 2007-08-16 2009-02-19 International Business Machines Corporation Methods and systems involving electrically reprogrammable fuses
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US9058887B2 (en) * 2007-10-30 2015-06-16 International Business Machines Corporation Reprogrammable electrical fuse
US8390052B2 (en) * 2008-04-02 2013-03-05 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory device
US7911820B2 (en) * 2008-07-21 2011-03-22 International Business Machines Corporation Regulating electrical fuse programming current
US8178945B2 (en) * 2009-02-03 2012-05-15 International Business Machines Corporation Programmable PN anti-fuse
CN102201412B (zh) * 2010-03-25 2013-04-03 上海丽恒光微电子科技有限公司 单栅非易失性快闪存储单元、存储器件及其制造方法
CN102456412B (zh) * 2010-10-27 2015-06-03 上海华虹宏力半导体制造有限公司 多晶硅熔丝构成的otp器件及其操作方法
US8922328B2 (en) * 2011-08-16 2014-12-30 United Microelectronics Corp. Electrical fuse structure
US9628920B2 (en) 2014-10-16 2017-04-18 Infineon Technologies Ag Voltage generator and biasing thereof
US10720389B2 (en) 2017-11-02 2020-07-21 Nanya Technology Corporation Anti-fuse structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1308962A2 (de) * 2001-11-02 2003-05-07 eMemory Technology Inc. Eingebetteter EPROM-Speicher mit einer einzigen Polysiliziumschicht

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4035820A (en) * 1975-12-29 1977-07-12 Texas Instruments Incorporated Adjustment of avalanche voltage in DIFMOS memory devices by control of impurity doping
DE2908796C3 (de) 1979-03-07 1982-04-01 Siemens AG, 1000 Berlin und 8000 München Umprogrammierbarer Halbleiter-Festwertspeicher vom Floating-Gate-Typ
US4361847A (en) 1980-04-07 1982-11-30 Eliyahou Harari Non-volatile EPROM with enhanced drain overlap for increased efficiency
GB8422732D0 (en) 1984-09-08 1984-10-10 Plessey Co Plc Memory cells
US5247346A (en) 1988-02-05 1993-09-21 Emanuel Hazani E2 PROM cell array including single charge emitting means per row
US4845538A (en) 1988-02-05 1989-07-04 Emanuel Hazani E2 prom cell including isolated control diffusion
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
FR2683664A1 (fr) 1991-11-13 1993-05-14 Sgs Thomson Microelectronics Memoire integree electriquement programmable a un seuil transistor.
US5544103A (en) 1992-03-03 1996-08-06 Xicor, Inc. Compact page-erasable eeprom non-volatile memory
DE69322643T2 (de) * 1992-06-19 1999-05-20 Lattice Semiconductor Corp., Hillsboro, Oreg. 97124-6421 Flash e?2 prom zelle mit nur einer polysiliziumschicht
JPH06204487A (ja) * 1993-01-08 1994-07-22 Toshiba Corp 半導体記憶装置
US5440159A (en) * 1993-09-20 1995-08-08 Atmel Corporation Single layer polysilicon EEPROM having uniform thickness gate oxide/capacitor dielectric layer
US5633186A (en) 1995-08-14 1997-05-27 Motorola, Inc. Process for fabricating a non-volatile memory cell in a semiconductor device
US5844271A (en) 1995-08-21 1998-12-01 Cypress Semiconductor Corp. Single layer polycrystalline silicon split-gate EEPROM cell having a buried control gate
US5777361A (en) * 1996-06-03 1998-07-07 Motorola, Inc. Single gate nonvolatile memory cell and method for accessing the same
US5780341A (en) 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
TW340958B (en) 1997-02-25 1998-09-21 Winbond Electronics Corp The producing method for self-aligned isolating gate flash memory unit
US5896315A (en) * 1997-04-11 1999-04-20 Programmable Silicon Solutions Nonvolatile memory
US5986941A (en) 1997-10-09 1999-11-16 Bright Microelectronics, Inc. Programming current limiter for source-side injection EEPROM cells
US6100746A (en) 1998-05-18 2000-08-08 Vanguard International Semiconductor Corporation Electrically programmable fuse
US6313500B1 (en) * 1999-01-12 2001-11-06 Agere Systems Guardian Corp. Split gate memory cell
JP2000311957A (ja) * 1999-04-27 2000-11-07 Seiko Instruments Inc 半導体装置
US6177703B1 (en) * 1999-05-28 2001-01-23 Vlsi Technology, Inc. Method and apparatus for producing a single polysilicon flash EEPROM having a select transistor and a floating gate transistor
DE19946884A1 (de) * 1999-09-30 2001-04-12 Micronas Gmbh Eprom-Struktur für Halbleiterspeicher
ATE420463T1 (de) 1999-10-25 2009-01-15 Imec Inter Uni Micro Electr Elektrisch programmierbares und löschbares gerät und ein verfahren zu seinem betrieb
US6627947B1 (en) * 2000-08-22 2003-09-30 Lattice Semiconductor Corporation Compact single-poly two transistor EEPROM cell
EP1313149A1 (de) * 2001-11-14 2003-05-21 STMicroelectronics S.r.l. Verfahren zur Herstellung einer Speicherzelle mit zwei Speicherzonen
TW535265B (en) * 2002-04-29 2003-06-01 Powerchip Semiconductor Corp Structure and manufacturing method of CMOS process compatible single poly-silicon erasable and programmable ROM
US6617637B1 (en) * 2002-11-13 2003-09-09 Ememory Technology Inc. Electrically erasable programmable logic device
US6842374B2 (en) * 2003-01-06 2005-01-11 Ememory Technology Inc. Method for operating N-channel electrically erasable programmable logic device
JP3941943B2 (ja) * 2003-03-12 2007-07-11 力旺電子股▲ふん▼有限公司 Ｒｏｍ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1308962A2 (de) * 2001-11-02 2003-05-07 eMemory Technology Inc. Eingebetteter EPROM-Speicher mit einer einzigen Polysiliziumschicht

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