DE10358026B3 - Verfahren zur Verbesserung des Lesesignals in einem Speicher mit passiven Speicherelementen - Google Patents

Abstract

Verfahren zur Verbesserung des Lesesignals in einem Speicher mit passiven Speicherelementen, bei dem die Speicherelemente an Kreuzungsstellen von Wort- und Bitleitungen vorgesehen sind und bei dem die gespeicherte digitale Information durch jeweils einen Widerstandswert der Speicherelemente repräsentiert ist.
Bei einem Verfahren zur Verbesserung des Lesesignals in einem Speicher (10) mit passiven Speicherelementen (12-1, ..., 12-M, 12-S), bei dem die gespeicherte Information durch jeweils einen Widerstandswert der Speicherelemente repräsentiert ist, wird beim Einschreiben von Information geprüft, ob mehr als die Hälfte von Informationsbits an einer Bitleitung (BL_i) einen einem niederohmigen Widerstandswert der Speicherelemente entsprechenden logischen Pegel besitzen, für diesen Fall an allen Speicherelementen die logischen Pegel invertiert werden und ein Prüfbit (S) erzeugt wird, dessen logischer Pegel den invertierten bzw. nicht invertierten Zustand repräsentiert.

Description

• Die Erfindung betrifft ein Verfahren zur Verbesserung des Lesesignals in einem Speicher mit passiven Speicherelementen.
• Speicher der vorgenannten Art sind beispielsweise aus "2003 IEEE International Solid-State Circuits Conference, Digest of Technical Papers", Seiten 278 und 279, sowie der US-PS 6 317 375 bekannt. Speziell in der erstgenannten Druckschrift ist dargestellt, dass in einem solchen Speicher an den Kreuzungsstellen von senkrecht zueinander in Zeilen und Spalten verlaufenden Wort- und Bitleitungen zwischen diesen passive Speicherelemente vorgesehen sind. Diese Speicherelemente können beispielsweise aus Polymeren, Chalcogeniten oder magnetoresistiven Materialien bestehen.
• Bei Speichern mit Polymeren als Speicherelemente basiert der Speichereffekt auf polar leitenden Polymermolekülen. Daten werden dabei als Dauerpolarisation gespeichert, die durch Anlegen elektrischer Felder erzeugt wird. Der Widerstandswert des Speicherelementes hängt von der Polarisationsorientierung der Polymermoleküle ab.
• Bei Speichern mit magnetoresistiven (ferromagnetischen) Materialien als Speicherelemente hängt der Widerstandswert von der Orientierung und Größe der Spinpolarisation der ferromagnetischen Materialien ab.
• Je nach Orientierung und Größe der Polarisation in den genannten Materialien ergibt sich ein großer bzw. kleiner Widerstandswert. Diesen Widerstandswerten kann jeweils ein digitaler logischer Pegel zugeordnet werden. So kann ein großer widerstandswert einer logischen "1" und ein kleiner Widerstandswert einer logischen "0" entsprechen.
• 1 der Zeichnungen zeigt einen Ausschnitt aus einem Speicher 10. mit Speicherelementen 12, die der Einfachheit halber als Widerstände dargestellt sind. Diese Speicherelemente liegen an Kreuzungsstellen von Wortleitungen ..., WL_k-1, WL_k, WL_k+1, ... und Bitleitungen ..., BL_i-1, BL_i, BL_i+1... Diese Speicherelemente 12 seien im vorstehend beschriebenen Sinn programmiert, so dass sie entweder einen großen Widerstandswert entsprechend einer logischen "1" oder einen vergleichsweise kleinen Widerstandswert entsprechend einer logischen "0" besitzen.
• Es soll nun beispielsweise das in 1 schwarz unterlegte Speicherelement 12 ausgelesen werden, das an der Bitleitung BL_i und der Wortleitung WL_k liegt. Dazu kann an die Bitleitung BL_i an einem Anschluss 14 eine Messspannung U_Mess von 1 V und an die Wortleitung WL_k eine Spannung von 0 V angelegt werden, während an allen anderen Wortleitungen ..., WL_k-1, WL_k+1, ... eine Spannung von 1 V liegt. Im Idealfall fließt dann nur über das schwarz unterlegte Speicherelement 12 ein Messstrom I_Mess der an einem Strommesser 16 angezeigt wird. Der Wert dieses Messstroms I_Mess hängt vom Widerstandswert des Speicherelementes 12 ab und stellt entweder eine logische "1" gleich großer Widerstandswert oder eine logische "0" gleich kleiner Widerstandswert dar.
• In der Praxis ist dieser Idealfall jedoch nicht gegeben, da auch über alle anderen an der Bitleitung BL_i liegenden Speicherelemente 12 ein parasitärer Strom fließt, wenn die Spannung am Anschluss 14 einen von U_Mess = 1 V abweichenden Wert hat.
• Die 2A und 2B zeigen eine mögliche Realisierung der Informationsauslesung mittels eines über einen Widerstand R_F gegengekoppelten Differenzverstärker 20, der mit seinem negativen Eingang am Anschluss 14 der Bitleitung BL_i liegt und an dessen negativem Eingang die Messspannung U_Mess liegt. Bei den in 1 angegebenen Spannungen liegt jedoch im praktischen Fall nicht die Spannung 0 sondern eine von 0 verschiedene Spannung U_X an. Ein Ausgangssignal U₀ des Differenzverstärker 20 stellt das Lesesignal dar.
• Gemäß 2B sei ein Ersatzwiderstand R_P der resultierende Widerstand aller nicht auszulesenden Speicherelemente 12 an der Bitleitung BL_i. Über diesen Ersatzwiderstand R_P fließt ein parasitärer Strom, dessen Wert vom logischen Zustand aller nicht auszulesenden Speicherelemente 12 an der Bitleitung BL_i abhängt.
• Es sei nun zunächst der Zustand erläutert, in dem das auszulesende Speicherelement 12 eine logische "0" enthält, was einem Widerstandswert von z. B. 10³ Ohm entspreche. würden alle weiteren an der Bitleitung BL_i nicht auszulesenden Speicherelemente 12 eine logische "1" enthalten, so entspreche das einem Widerstandswert von z. B. 1 MOhm. Liegen an der Bitleitung BL_i beispielsweise 1000 nicht auszulesende Zellen, so wäre für diesen Fall der parasitäre Widerstand R_P gleich 1 MOhm/1000 gleich 1kOhm.
• Enthielten andererseits alle an der Bitleitung BL_i liegenden nicht auszulesenden Speicherelemente 12 eine logische "0" mit einem Widerstandswert von 10³ Ohm, so ergäbe sich bei 1000 nicht auszulesenden Speicherelementen 12 ein parasitärer Widerstand R_P von 10³ Ohm/1000 gleich 1 Ohm.
• Entsprechende Verhältnisse ergeben sich, wenn das auszulesende Speicherelement 12 eine logische 1 enthält, wobei sich ebenfalls Grenzwerte für den parasitären Widerstand R_P von 1 kOhm und 1 Ohm ergeben.
• Der über den parasitären Widerstand R_P fließende parasitäre Strom schwankt also stark in Abhängigkeit von den logischen Pegeln in den nicht auszulesenden Speicherelementen 12 an der Bitleitung BL_i, was zu entsprechenden Schwankungen der Spannung U_X am Eingang des Differenzverstärkers 20 führt. Entsprechend schwankt das Lesesignal U₀ am Ausgang des Differenzverstärkers 20.
• Das Diagramm nach 3, in dem die Ausgangsspannung U₀ des Differenzverstärkers 20 über der Zeit dargestellt ist, zeigt einen Bereich 30 von Ausgangsspannungen U₀ für eine ausgelesene "0" und einen Bereich 31 von Ausgangsspannungen U₀ für eine ausgelesene "1". Ein oberer Spannungswert 30-1 des Spannungsbereichs 30 stellt den Fall dar, dass das ausgelesene Speicherelement 12 von lauter logischen Pegeln "1" umgeben ist, während ein unterer Spannungswert 30-2 den Fall darstellt, dass das ausgelesene Speicherelement 12 von lauter logischen Pegeln "0" umgeben ist. Entsprechend stellt ein oberer Wert 31-1 des Spannungsbereichs 31 den Fall dar, dass das ausgelesene Speicherelement 12 von lauter logischen Pegeln 1 umgeben ist, während ein unterer Spannungswert 31-2 den Fall darstellt, dass das ausgelesene Speicherelement 12 von lauter logischen Pegeln "0" umgeben ist. Die jeweiligen Zwischenspannungswerte der Spannungsbereiche 30 und 31 stellen Fälle dar, in denen das ausgelesene Speicherelement 12 sowohl von logischen Pegeln "1" als auch von logischen Pegeln "0" umgeben ist.
• Ein Bereich 32 zwischen den Bereichen 30 und 31 stellt den Störspannungsabstand am Eingang des Differenzverstärkers 20 dar.
• Eine mögliche Verbesserung der vorstehend erläuterten Situation stellt beispielsweise das Belegen von nicht ausgewählten Bit- und Wortleitungen mit einer festen Spannung dar. Dadurch wird eine verbesserte Bewertung des Lesesignals erreicht, wobei jedoch an jeder Wort- und Bitleitung zwei Schalter und damit zusätzlicher Layout-Platz erforderlich ist.
• Eine weitere Möglichkeit für die Ausgestaltung eines Speichers ist in der eingangs genannten ersten Druckschrift beschrieben. Dabei erfolgt das Lesen in zwei Schritten, wobei in einem ersten Schritt der Speicherelementenstrom durch das ausgewählte Speicherelement durch den parasitären Strom bestimmt wird und in einem zweiten Schritt ein über eine Referenzzelle fließender bekannter Strom einer vorher eingeschriebenen "0" plus dem gleichen parasitären Strom bestimmt wird. Von dem im ersten Schritt bestimmten Gesamtstrom wird der im zweiten Schritt bestimmte Strom subtrahiert, so dass nur noch der Strom durch die ausgelesene Speicherzelle bezogen auf den Referenzstrom gemessen wird. Dabei ist jedoch an jeder Wort- und Bitleitung ein zusätzlicher Decoder im Speicher erforderlich, so dass dieser nicht ohne aktive Bauelemente auskommt.
• Im einzelnen ist noch aus der DE 196 10 838 A1 ein Datenspeicher bekannt, bei dem jeder abzuspeichernde Datensatz auf die Anzahl der „1"- bzw. „0"- Datenbits überprüft wird; nach einer bestimmten Vorgabe, nämlich speziell den Unterschieden der Zuverlässigkeit der verschiedenen logischen Werte, werden die Datenbits invertiert oder nicht.
• Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Speicher der in Rede stehenden Art anzugeben, der für die Informationsauslesung ohne aktive Bauelemente auskommt.
• Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch gelöst, dass beim Einschreiben von Information in die Speicherelemente geprüft wird, ob mehr als die Hälfte von Informationsbits an einer jeweiligen Bitleitung einen einem niederohmigen Widerstandswert der Speicherelemente entsprechenden logischen Fall besitzt, wobei für diesen Fall an allen Speicherelementen der jeweiligen Bitleitung die logischen Pegel der Informationsbits invertiert werden und ein zusätzliches Prüfbit erzeugt wird, dessen jeweiliger logischer Pegel den invertierten bzw. nicht invertierten Zustand der Informationsbits repräsentiert.
• Kern der Erfindung ist es, dass das Problem des sehr geringen Störspannungsabstandes beim Lesen dadurch gelöst wird, dass immer mindestens die Hälfte aller Speicherelemente ein dem hochohmigen Widerstandswert entsprechendes Informationsbit enthält. Damit nimmt der parasitäre Widerstand R_P gemäß den 2A und 2B einen hochohmigen Wert an.
• Ist beim Einschreiben von Information in den Speicher eine Invertierung von Informationsbits erfolgt, so werden diese beim Auslesen rückinvertiert.
• Speziell ist gemäß einer Weiterbildung der Erfindung eine solche Logik vorgesehen, dass der niederohmige Widerstandswert der Speicherelemente einer logischen "0" und der hochohmige Widerstandswert einer logischen "1" entspricht.
• Beim Einschreiben von Information mit einer der Anzahl von Speicherelementen an einer jeweiligen Bitleitung gleichen Anzahl von Informationsbits werden gemäß einer besonderen Ausführungsform der Erfindung die jeweilige Anzahl von Informationsbits mit dem hochohmigen bzw. niederohmigen Widerstandswert der Speicherelemente entsprechenden logischen Pegeln getrennt bestimmt, das Prüfbit mit einem logischen Pegel gesetzt, welcher dem invertierten bzw. nicht invertierten logischen Pegel der Informationsbits entspricht, und die Informationsbits sequentiell in die Speicherelemente der jeweiligen Bitleitung eingelesen.
• In Weiterbildung der Erfindung erfolgt die Bestimmung der Anzahl der Informationsbits mit dem hochohmigen bzw. niederohmigen Widerstandswert der Speicherelemente entsprechenden logischen Pegeln durch Zählen. Dabei wird insbesondere die Hälfte der der Anzahl von Speicherelementen an der jeweiligen Bitleitung entsprechenden Informationsbits gezählt.
• Gemäß einer anderen Ausgestaltung der Erfindung erfolgt die Bestimmung der Anzahl der Informationsbits mit dem hochohmigen bzw. niederohmigen Widerstandswert der Speicherelemente entsprechenden logischen Pegeln durch analoge Wichtung. Diese Wichtung der Informationsbits kann durch Vergleich von deren logischem Pegel mit einer Referenzspannung erfolgen.
• Beim Auslesen von Information werden zunächst das Prüfbit und danach die Informationsbits aus den jeweiligen Speicherelementen ausgelesen.
• Gemäß einer weiteren Ausbildung der Erfindung ist vorgesehen, dass beim Einschreiben von Information mit einer gegenüber der Anzahl von Speicherelementen an jeweils einer Bitleitung kleineren Anzahl von Informationsbits die Speicherelemente in Gruppen aufgeteilt werden, in denen die Anzahl der Speicherelemente gleich der Anzahl der Informationsbits ist, jeder Gruppe von Speicherelementen ein Prüfbit zugeordnet wird, die Informationsbits in eine Gruppe von Speicherelementen in invertierter oder nicht invertierter Form eingeschrieben werden und in die übrigen Gruppen von Speicherelementen Informationsbits mit dem hochohmigen Widerstandswert entsprechendem logischen Pegel eingeschrieben werden.
• Soll ein Einschreiben von Information in ein einzelnes Speicherelement an einer Bitleitung erfolgen, so werden gemäß einem weiteren Merkmal der Erfindung alle Speicherelemente bzw. eine Gruppe von Speicherelementen an der Bitleitung ausgelesen, daraus das zugehörige Prüfbit erzeugt, danach die Information in das Speicherelement eingeschrieben und das Prüfbit neu erzeugt.
• Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen gemäß den Figuren der Zeichnung näher erläutert. Es zeigen:
• 1, 2A, 2B und 3 die oben bereits beschriebenen prinzipiellen Darstellungen zur Erläuterung der Problematik des Auslesens bei Speichern mit passiven Speicherelementen;
• 4 ein Ausführungsbeispiel, bei dem das Einschreiben und Auslesen von Information mit einer der Anzahl von Speicherelementen an einer jeweiligen Bitleitung gleichen Anzahl von Informationsbits erfolgt; und
• 5 ein Ausführungsbeispiel, bei dem das Einschreiben und Auslesen von Information mit einer gegenüber der Anzahl von Speicherelementen an jeweils einer Bitleitung kleineren Anzahl von Informationsbits erfolgt.
• Wie bereits erläutert, wird gemäß dem Kern der Erfindung das Problem des sehr geringen Störspannungsabstandes beim Auslesen von Speichern mit passiven Speicherelementen dadurch gelöst, dass immer mindestens die Hälfte aller Speicherzellen ein dem hochohmigen Zustand der Speicherzellen entsprechendes Informationsbit, speziell eine logische "1" enthalten. Dabei wird beim Einschreiben von Information dafür gesorgt, dass mindestens die Hälfte aller Speicherelemente an einer jeweiligen Bitleitung mit dem logischen Pegel "1" beschrieben werden. Dies erfolgt dadurch, dass durch Zählung oder analoge Wichtung geprüft wird, ob mehr als die Hälfte aller Informationsinhalte in den Speicherelementen an einer jeweiligen Bitleitung den logischen Pegel "0" besitzen. Ist dies der Fall, so werden an allen Speicherelementen dieser Bitleitung alle logischen Pegel "0" in einen logischen Pegel "1" und alle logischen Pegel "1" in einen logischen Pegel "0" umgewandelt. Dabei ist lediglich ein einziges zusätzliches Prüfbit an jeder Bitleitung erforderlich, mit dem gekennzeichnet wird, ob der Inhalt der Speicherelemente an dieser Bitleitung invertiert oder nicht invertiert ist. Ist weniger als die Hälfte aller Informationsinhalte in den Speicherelementen an einer Bitleitung gleich dem logischen Pegel "0", so bleiben die Informationsinhalte ungeändert und es wird ein Prüfbit mit dem logischen Pegel "0" erzeugt und gespeichert, während im anderen Fall ein Prüfbit mit dem logischen Pegel "1" erzeugt und gespeichert wird.
• Durch dieses zusätzliche Prüfbit mit dem logischen Pegel "1" bzw. "0" wird beim Auslesen des Speichers klar, ob die Informationsinhalte in den Speicherelementen an einer ausgewählten Bitleitung beim Einschreiben invertiert wurden oder nicht invertiert geblieben sind.
• Der Vorteil des erfindungsgemäßen Verfahrens liegt darin, dass dabei der Störspannungsabstand, das heißt, der Abstand zwischen dem schlechtesten "0"- bzw. "1"-Signal (siehe 3) abhängig von der Anzahl der Speicherelemente an einer Bitleitung erheblich verbessert wird, da der parasitäre Strom über den parasitären Widerstand R_P gemäß 2B der nicht ausgewählten Speicherelemente entsprechend groß ist. Der Einfluss des parasitären Stroms der anderen nicht ausgewählten Speicherelemente an der ausgewählten Bitleitung wird dadurch erheblich verringert und die Differenz der Lesespannung zwischen einem "0"- und einem "1"-Signal erheblich vergrößert.
• Beim Ausführungsbeispiel nach 4 ist ein Speicher 10 entsprechend dem Speicher nach 1 mit Speicherelementen 12-1, ..., 12-M und 12-S an einer Bitleitung BL_i und an Wortleitungen WL₁, ..., WL_M, WL_S vorgesehen. 4 zeigt dabei also nur drei Speicherelemente 12-1, ..., 12-M, 12-S an den genannten Wort- und Bitleitungen, wobei sich diese Konfiguration jedoch sowohl in Zeilenrichtung als auch in Spaltenrichtung fortsetzt. Allgemein sind in Zeilenrichtung M = 1, 2, 3, ..., und in Spaltenrichtung N = 1, 2, 3, ... vorgesehen, wobei jeweils ein Speicherelement für ein Prüfbit S hinzutritt. Es handelt sich also um einen Speicher mit M × N Informationsspeicherelementen und N Speicherelementen für ein jeweiliges Prüfbit S. Die Bitleitung BL_i ist eine ausgewählte Bitleitung, zu der zur Auslesung eines Speicherelementes eine ausgewählte Wortleitung hinzutritt.
• Die Bitleitungen werden mittels eines Bitleitungsdecoders 40 ausgewählt, welcher Ausgangssignale X₁, ..., X_i, X_N als Auswahlsignale liefert.
• Zu speichernde Information D_in wird sowohl in ein Eingangsregister 41 als auch in einen Zähler 42 eingegeben, welcher über einen Eingang 42-1 rücksetzbar ist.
• Im Eingangsregister sind die logischen Informationspegel I₁, Ī₁, ..., I_M, Ī_M und das Prüfbit S enthalten. Der Zähler 42 zählt die ankommenden logischen Pegel "0". Ist deren Anzahl größer als M/2, so wird das Prüfbit S auf den logischen Pegel "1" gesetzt und in das Register 41 eingeschrieben. Im anderen Falle behält das Prüfbit S den logischen Pegel "0".
• Der Inhalt des Eingangsregisters 41 wird über Schalter 44-1, ..., 44-M im Verstärker 43-1, ..., 43-M und über diese in die Wortleitungen WL₁, ... WL_M und damit in die Speicherelemente 12-1, ..., 12-M eingespeist. Das Prüfbit S wird über einen Verstärker 43-S in die zugehörige Wortleitung WL_S und damit in das Speicherelement 12-S eingespeichert. Die Verstärker 43-1, ..., 43-M, 43-S werden durch die ein Schreibfreigabesignal WE freigegeben und durch Auswahlsignale Y₁, ..., Y_M, Y_S aus einem Y-Zähler 44 sequentiell an die Wortleitungen WL₁, ..., WL_M, WL_S angekoppelt, wodurch die Auswahl der entsprechenden Speicherelemente 12₁ , ..., 12_M , 12_S erfolgt.
• Die Inhalte im Eingangsregister 41 werden also in die Speicherelemente an der entsprechenden Bitleitung BL_I eingeschrieben, wobei sie entsprechend dem gesetzten Prüfbit S invertiert oder nicht invertiert werden.
• Das Auslesen von Information aus dem Speicher 10 erfolgt wie bereits anhand der 2A und 2B erläutert, über einen Verstärker 46, an dessen Ausgang die Information I über einen von dem Prüfbit S gesetzten Schalter 47 in einen nicht invertierenden Verstärker 48 bzw. invertierenden Verstärker 49 eingespeist wird. Am Ausgang der Verstärker 48 bzw. 49 liegt dann das Lesesignal U₀, wie dies bereits anhand der 2A und 2B erläutert wurde. Durch die Schaltungskonfiguration 46 bis 49 wird also je nach Stellung des Schalters 47 die Information nicht invertiert oder rückinvertiert ausgegeben.
• 5, in der gleiche Elemente wie in 4 mit gleichen Bezugszeichen versehen sind, zeigt ein weiteres Ausführungsbeispiel der Erfindung, bei dem es sich sozusagen um eine Vervielfachung des Ausführungsbeispiels nach 4 handelt. Zwar ist in 5 nur jeweils ein Informationsspeicherelement 12-1, ..., 12-j, ..., 12-n sowie ein Prüfbit-Speicherelement 12-S₁ , ..., 12-S_j , ..., 12-S_n dargestellt. Im Speicher 100 kann jedoch jedes Speicherelementpaar 12-1, 12-S₁ und so weiter als ein Speicherfeld aufgefasst werden, wie es anhand des Speicherfeldes 10 nach 4 erläutert wurde. Es wird dann jeweils nur in ein Speicherfeld m an einer Bitleitung BL_i mit insgesamt M Speicherelementen eingeschrieben, wobei die Anzahl von Speicherelementen pro Speicherfeld m = M/n mit n = 2, 3, ... ist. Als Beispiel sei das parallele Einschreiben von m = 64 oder m = 128 pro System-Bus-Leitung in einen Speicher genannt. Für jedes dieser n Speicherfelder an einer Bitleitung BL_i muss dann jeweils ein zusätzliches Prüfbit S_j angelegt werden, da die Invertierung sich nun nur auf das jeweilige Speicherfeld mit m Speicherelementen bezieht. Der Zähler 42 muss dabei nur noch bis m/2 = M/2n zählen, bevor er das Prüfbit S_j setzt.
• Der Funktionsablauf ist dann der folgende:
  Mit dem Schreibfreigabesignal WE wird der Speicher auf Informationseinschreibung geschaltet. Die ausgewählte Bitleitungsadresse – in 5 nicht dargestellt – bleibt während des gesamten Schreibvorgangs konstant. Der m/2-Zähler 42 wird mit dem Rücksetzsignal 42-1 auf 0 gesetzt. Der einzuschreibende Informationsinhalt D_in wird in das Register 41 und in den Zähler 42 eingeschrieben. Das Prüfbit S_j wird entsprechend der Anzahl der logischen Pegel "0" in der Eingangsinformation D_in gesetzt und in das Register 42 als zusätzliches Bit eingeschrieben. Ist die Anzahl der logischen Pegel "0" größer als m/2, wird das Prüfbit S_j auf den logischen Pegel "1" gesetzt und als zusätzliches Bit in das Register 42 eingeschrieben. Ansonsten ist das Prüfbit S_j auf den logischen Pegel "0" gesetzt. Alle weiteren m-ten Inhalte im Register werden entsprechend einer zugehörigen Wortleitungsadresse Z_j über einen Z_j-Decoder in m-Speicherelemente an der Bitleitung BL_i eingeschrieben. Das gesetzte Prüfbit S_j legt fest, ob der eingeschriebene Inhalt invertiert oder nicht invertiert wird.
• Das Einschreiben kann je nach Speichertyp beispielsweise bei einem Speicher mit magnetoresistiven Speicherelementen parallel durch gleichzeitiges Setzen aller Signale Y_i oder beispielsweise bei einem Polymer-Speicher seriell über den Zähler 45 erfolgen.
• Das vorstehend erläuterte Einschreiben kann n mal an einer Bitleitung BL_i in Speicherfeldern mit M Speicherelementen erfolgen. Für jedes dieser m Speicherfelder ist ein eigenes Prüfbit S₁ und so weiter erforderlich.
• Es ist darauf hinzuweisen, dass wenn in ein einzelnes Speicherfeld m eingeschrieben wird, erstmalig in alle anderen Speicherfelder des Speichers 100 ein logischer Pegel 1 eingeschrieben wird.
• Das Lesen der zu einem Speicherfeld m gehörenden Speicherelemente an einer Bitleitung erfolgt in an sich bekannter Weise über die Auswahlsignale Z_j und Y_i. Es muss dabei immer zuerst das zum ausgewählten Speicherfeld m gehörige Prüfbit S_j ausgelesen werden, bevor die restlichen Speicherelemente des Speicherfeldes m gelesen werden können, da diese entsprechend dem Prüfbit S_j eventuell noch invertiert werden müssen.
• Gemäß einem weiteren Ausführungsbeispiel der Erfindung ist auch das wahlfreie Einschreiben in ein einzelnes Speicherelement an einer Bitleitung möglich. Dabei müssen jedoch immer erst alle Speicherelemente an einer Bitleitung bzw. ein Speicherfeld m aus den Speicherelementen an der ausgewählten Bitleitung ausgelesen und in das Eingangsregister 41 und den Zähler 42 zur Erzeugung des Prüfbits S wieder eingelesen werden, bevor die neue Information D_in in das ausgewählte Speicherelement oder das Speicherfeld m eingeschrieben und das Prüfbit S entsprechend neu gesetzt werden kann. Das Lesen der Information erfolgt dann wie bei den Ausführungsbeispielen nach den 4 und 5.

10, 100

Speicher

12, 12-1, 12-j, 12-M, 12-n, 12-S, 12-S₁, 12-S_j, 12-S_n

Speicherelement

14

Verstärkereingang

20

Differenzverstärker

R_F

Rückkoppelwiderstand

R_P

parasitärer Widerstand

U_Mess

Messspannung

U_X

Eingangsspannung

U_O

Ausgangsspannung

30

Ausgangsspannungsbereich für logische "0"

30-1, 30-2

Ausgangsspannungsgrenzwert

31

Ausgangsspannungsbereich für logische "1"

31-1, 31-2

Ausgangsspannungsgrenzwert

32

Störspannungsabstand

WL₁, WL_M, WL_S, WL_S1, WL_m1, WL_sj, WL_mj, WL_sn, WL_mn

Wortleitung

BL_i-1, BL_i, BL_i+1

Bitleitung

40

Decoder

X₁, X_i, X_N

Decoderausgangssignal

41

Eingangsregler

I₁, Ī₁, I_M, Ī_M, S, S_j, 1, m

Eingangsregisterinhalt

42

Informationsbit-Zähler

42-1

Rücksetzsignal

S

Prüfbit

43-1, 43-M, 43-S

Verstärker

44-1, 44-M, 44-m

Schalter

WE

Schreibfreigabesignal

45

Y-Zähler

45-1

Rücksetzsignal

Y₁, Y_i, Y_M, Y_S

Zählerausgangssignal

46

Verstärker

47

Schalter

48

nicht invertierender Verstärker

49

invertierender Verstärker

I

ausgelesene Information

54

Zähler

Z₁, Z_j, Z_n

Zählerausgangssignal

52-1, 53-1, 52-j, 53-j, 52-n, 53-n

Auswahltransistor

D_in

Eingangsinformation

Claims (11)

1. Verfahren zur Verbesserung des Lesesignals in einem Speicher (10; 100) mit passiven Speicherelementen (12; 12-1, 12-2, ..., 12-M, 12-S; 12-1, ..., 12-j, ..., 12-n, 12-S₁ , ..., 12-S_j , ..., 12-S_n ), bei dem die Speicherelemente an Kreuzungsstellen von Wort- und Bitleitungen (..., WL_k-1,WL_k, WL_k+1, ... bzw. ... BL_i-1, BL_i, BL_i+1, ...; WL₁, ..., WL_M, WL_S; WL_S1, WL_m1 ..., WL_sj, WL_mj, WL_sn, WL_mn bzw.... BL_i-1, BL_i BL_i+1, ...) vorgesehen sind und bei dem die gespeicherte digitale Information durch jeweils einen Widerstandswert der Speicherelemente repräsentiert ist, dadurch gekennzeichnet, dass beim Einschreiben von Information in die Speicherelemente (12; 12-1, 12-2, ..., 12-M, 12-S; 12-1, ..., 12-j, ..., 12-n, 12-S₁ , ..., 12-S_j , ..., 12-S_n ) geprüft wird, ob mehr als die Hälfte von Informationsbits an einer jeweiligen Bitleitung (..., BL_i-1, BL_i, BL_i+1, ...) einen einem niederohmigen Widerstandswert der Speicherelemente entsprechenden logischen Pegel besitzt, wobei für diesen Fall an allen Speicherelementen der jeweiligen Bitleitung die logischen Pegel der Informationsbits invertiert werden und ein zusätzliches Prüfbit (S) erzeugt wird, dessen jeweiliger logischer Pegel den invertierten bzw. nicht invertierten Zustand der Informationsbits repräsentiert.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für den Fall einer Invertierung von Informationsbits beim Auslesen des Speichers (10; 100) die Informationsbits rückinvertiert werden.
3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, dass der niederohmige Widerstandswert der Speicherelemente (12; 12-1, 12-2, ..., 12-M, 12-S; 12-1, ..., 12-j, ..., 12-n, 12-S₁ , ..., 12-S_j , ..., 12-S_n ) einem logischen Pegel "0" und der hochohmige Wert einem logischen Pegel "1" entspricht.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass beim Einschreiben von Information mit einer der Anzahl von Speicherelementen (12-1, ..., 12-M) an einer jeweiligen Bitleitung (..., BL_i-1, BL_i, BL_i+1, ...) gleichen Anzahl von Informationsbits die jeweilige Anzahl von Informationsbits mit dem hochohmigen bzw. niederohmigen Widerstandswert der Speicherelemente entsprechendem logischen Pegel getrennt bestimmt wird, das Prüfbit mit einem logischen Pegel gesetzt wird, welcher dem invertierten bzw. nicht invertierten logischen Pegel der Informationsbits entspricht, und die Informationsbits sequentiell in die Speicherelemente der jeweiligen Bitleitung eingelesen werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Bestimmung der Anzahl der Informationsbits mit dem hochohmigen bzw. niederohmigen Widerstandswert der Speicherelemente (12-1, ..., 12-M) entsprechendem logischen Pegel durch Zählen erfolgt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Hälfte der der Anzahl von Speicherelementen (12-1, ..., 12-M) an der jeweiligen Bitleitung (..., BL_i-1, BL_i, BL_i+1, ...) entsprechenden Informationsbits gezählt wird.
7. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Bestimmung der Anzahl der Informationsbits mit dem hochohmigen bzw. niederohmigen Widerstandswert der Speicherelemente (12-1, ..., 12-M) entsprechendem logischen Pegel durch analoge Wichtung erfolgt.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Wichtung der Informationsbits durch Vergleich von deren logischem Pegel mit einer Referenzspannung erfolgt.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass beim Auslesen von Information zunächst das Prüfbit (S) und danach die Informationsbits aus den jeweiligen Speicherelementen (12-1, ..., 12-M) ausgelesen werden.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass beim Einschreiben von Information mit einer gegenüber der Anzahl von Speicherelementen (12-1, ..., 12-j, ..., 12-n) an jeweils einer Bitleitung (BLi) kleineren Anzahl von Informationsbits die Speicherelemente (12-1, ..., 12-j, ..., 12-n) in Gruppen aufgeteilt werden, in denen die Anzahl der Speicherelemente gleich der Anzahl der Informationsbits ist, jeder Gruppe von Speicherelementen ein Prüfbit-Speicherelement (12-S₁ , ..., 12-S_j , ..., 12-S_n ) zugeordnet wird, die Informationsbits in eine Gruppe von Speicherelementen (beispielsweise 12-1) in invertierter oder nicht invertierter Form eingeschrieben werden und in die übrigen Gruppen von Speicherelementen Informationsbits mit dem hochohmigen Widerstandswert entsprechendem logischen Pegel eingeschrieben werden.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass zum wahlfreien Einschreiben von Information in ein einzelnes Speicherelement (beispielsweise 12-1) an einer Bitleitung (BL_i) alle Speicherelemente bzw. eine Gruppe von Speicherelementen an der Bitleitung ausgelesen werden, daraus das zugehörige Prüfbit (S) erzeugt, danach die Information in das Speicherelement eingeschrieben und das Prüfbit (S) neu erzeugt wird.