DE10337854A1 - Integrierter Speicher mit einer Testschaltung zum Funktionstest des Speichers - Google Patents

Abstract

Ein integrierter Speicher mit mehreren Speicherbänken (B0-B3) enthält eine Testschaltung zum Funktionstest des Speichers. Mehrere zweite Leseverstärker (10-22) sind jeweils einer unterschiedlichen der Speicherbänke zugeordnet. Die Testschaltung umfaßt einen Datengenerator (2) zur Generierung von Lesevergleichsdaten (RCD), der mit Lese-/Schreibdatenleitungen (5) des Speichers verbindbar ist zur Verteilung der Lesevergleichsdaten an die Speicherbänke (B0-B3) für deren Funktionstest. Mehrere Vergleichsschaltungen (7) sind jeweils einer unterschiedlichen der Speicherbänke (B0-B3) zugeordnet zum Vergleich von aus der zugeordneten Speicherbank ausgelesenen Testdaten (RTM) mit den Lesevergleichsdaten (RCD). Ein erster Eingang (71) der jeweiligen Vergleichsschaltung ist ohne Zwischenschaltung der Lese-/Schreibdatenleitungen (5) mit dem zweiten Leseverstärker (10) verbindbar, ein zweiter Eingang (72) ist zum Empfang der vom Datengenerator gelieferten Lesevergleichsdaten (RCD) mit den Lese-/Schreibdatenleitungen (5) verbindbar. Ein Ausgangssignal (P/F) der jeweiligen Vergleichsschaltung ist vom Vergleichsergebnis eines Datenvergleichs am ersten und zweiten Eingang abhängig. Gemäß der Erfindung können alle zweiten Leseverstärker der Speicherbänke auch beim Auslesen von Testdaten aus der jeweiligen Speicherbank parallel arbeiten.

Description

• Die vorliegende Erfindung betrifft einen integrierten Speicher mit einer Testschaltung zum Funktionstest des Speichers.
• Integrierte Speicher, beispielsweise in Form von DRAMs (Dynamic Random Access Memories) werden im Herstellungsprozeß im allgemeinen umfangreichen Funktionstests unterzogen. Unter anderem dienen diese Funktionstests dazu, fehlerhafte Speicherzellen beziehungsweise fehlerhafte Spaltenleitungen oder Reihenleitungen zu identifizieren. Mit zunehmender Speichergröße nehmen die Kosten von Funktionstests einen immer größeren Anteil an den gesamten Produktionskosten eines Speichers ein. Um die Testkosten zu senken, werden daher zunehmend Methoden wie Testmodes zur Komprimierung von Daten oder zusätzliche Testlogik, beispielsweise in Form von BIST (Built-In Self-Test) entwickelt.
• Integrierte Speicher weisen im allgemeinen zur Reparatur fehlerhafter Speicherzellen redundante Speicherzellen auf, die meist zu redundanten Reihenleitungen oder redundanten Spaltenleitungen zusammengefaßt sind, die reguläre Leitungen mit defekten Speicherzellen adressenmäßig ersetzen können. Dadurch ist es möglich, integrierte Speicher, insbesondere in Form von DRAMs, bei den heute erreichten Integrationsdichten noch wirtschaftlich herzustellen. Ein integrierter Speicher wird beispielsweise mit einer externen Prüfeinrichtung geprüft und anschließend anhand einer sogenannten Redundanzanalyse eine Programmierung von redundanten Elementen vorgenommen. Um eine Reparatur eines Speichers gezielt durchführen zu können, müssen in entsprechenden Tests beziehungsweise Testsequenzen alle Fehler identifiziert und zusammen mit der zugehörigen Adresse auf dem externen Testsystem abgespeichert werden. Hierzu werden die Adressen jener getesteter Speicher zellen, welche als fehlerhaft detektiert wurden, in einem Fehleradreßspeicher (sogenannte Fail Bit Map) gespeichert, um in einem anschließenden Schritt anhand der gespeicherten Adressen diese Speicherzellen durch fehlerfreie redundante Speicherzellen zu ersetzen. Auf Basis dieser Fail Bit Map kann anschließend im Testsystem die für jeden Speicher individuelle Reparaturlösung berechnet werden.
• Um die Testkosten pro Speicherbaustein zu minimieren, werden die Speicherbausteine in zunehmendem Maße parallel getestet. Dieser Trend wird ergänzt durch den zunehmenden Einsatz von Testschaltungen, die auf dem Speicherbaustein vorgesehen werden, wie beispielsweise Schaltungen zur Durchführung von sogenannten Built-In Self-Tests (BIST) oder sogenannten Compression-Test-Modes. Solche Schaltungen unterstützen ein extern angeschlossenes Testgerät zum Funktionstest des Speicherbausteins. Beim Einsatz eines BIST erfolgt die Teststeuerung (Adreß- und Datenerzeugung, Befehlssequenz) im allgemeinen vollständig im Speicherbaustein.
• Als zunehmend problematisch erweist sich hierbei, daß die Berechnung der Reparaturlösung bei Feststellung von Funktionsfehlern im Speicherbaustein nach wie vor extern erfolgen muß. Deshalb ist es erforderlich, die redundanzkonformen Fehlerdaten auch im Falle eines auf BIST basierenden Testdurchlaufs an ein externes Gerät zu übertragen, welches die Fehlerdaten empfängt und daraus eine Reparaturlösung berechnet. Bei einer hohen Parallelität und bei großen Speicherdichten, wie sie im heutigen Stand der Entwicklung erreicht werden, stellt eine solche Übertragung aus folgenden Gründen ein Problem dar: Zum Einen können die Fehlerdaten hochparallel aus jedem einzelnen Speicherbaustein übertragen werden. Dies erfordert eine entsprechend hohe Anzahl teurer Anschlußkanäle am externen Testsystem bzw. Datenerfassungssystem. Darüber hinaus kann die Verdrahtung auf den sogenannten Load-Boards der Testsysteme sehr komplex werden. Eine Alternative hierzu ist, die Anzahl der Ausgabeleitungen pro zu testendem Speicherbaustein zu re duzieren und die Adressen der im Baustein erkannten Fehlerdaten seriell an das externe Testgerät zu übertragen. Dies erfordert jedoch entsprechend mehr Testzeit und führt damit ebenfalls zu steigenden Testkosten.
• Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher mit einer Testschaltung zum Funktionstest des Speichers anzugeben, die eine relativ kurze Zeitdauer zur Durchführung eines Funktionstests des Speichers ermöglicht.
• Diese Aufgabe wird durch einen integrierten Speicher mit einer Testschaltung zum Funktionstest des Speichers gemäß Patentanspruch 1 gelöst.
• Der integrierte Speicher gemäß der Erfindung weist mehrere Speicherbänke auf, auf die jeweils unabhängig voneinander zugegriffen wird. Weiterhin sind mehrere Zweite Leseverstärker (sogenannte Secondary Sense Amplifier) vorgesehen, die jeweils einer unterschiedlichen der Speicherbänke zugeordnet sind, zur Bewertung und Verstärkung von Datensignalen der zugeordneten Speicherbank. Lese-/Schreibdatenleitungen sind mit den jeweiligen Zweiten Leseverstärkern verbunden zur Verbindung der jeweiligen Zweiten Leseverstärker mit einer Datenausgabeschaltung des Speichers. Die Testschaltung gemäß der Erfindung weist einen Datengenerator zur Generierung von Lesevergleichsdaten für einen Funktionstest auf, der mit den Lese-/Schreibdatenleitungen verbindbar ist zur Verteilung der Lesevergleichsdaten an die Speicherbänke für deren Funktionstest. Weiterhin umfaßt die Testschaltung mehrere Vergleichsschaltungen, die jeweils einer unterschiedlichen der Speicherbänke zugeordnet sind, zum Vergleich von aus der zugeordneten Speicherbank ausgelesenen Daten mit den Lesevergleichsdaten. Hierbei weist die Vergleichsschaltung einen jeweiligen ersten Eingang, zweiten Eingang und einen Ausgang auf, an dem ein Ausgangssignal abgreifbar ist, dessen Zustand vom Vergleichsergebnis eines Datenvergleichs am ersten und zweiten Eingang abhängig ist. Der erste Eingang einer jeweiligen Ver gleichsschaltung ist ohne Zwischenschaltung der Lese-/Schreibdatenleitungen mit dem Zweiten Leseverstärker der zugeordneten Speicherbank verbindbar, der jeweilige zweite Eingang ist mit den Lese-/Schreibdatenleitungen verbindbar zum Empfang der vom Datengenerator gelieferten Lesevergleichsdaten.
• Gemäß der Erfindung ist also vorgesehen, die Generierung der Lesevergleichsdaten mit Hilfe des Datengenerators zentral vorzusehen, wohingegen das Vergleichen der ausgelesenen Daten der jeweiligen Speicherbänke mit den Lesevergleichsdaten lokal am jeweiligen Zweiten Leseverstärker der jeweiligen Speicherbank ausgeführt wird. Da in einem Funktionstest im allgemeinen die Lesevergleichsdaten für alle Speicherbänke des Speichers die gleichen sind, können mit Hilfe der Erfindung alle Zweiten Leseverstärker des Speichers parallel von den Lese-/Schreibdatenleitungen mit Lesevergleichsdaten versorgt werden. Da das Vergleichen der ausgelesenen Daten mit den Lesevergleichsdaten lokal an jedem der Zweiten Leseverstärker vorgenommen wird, können gemäß der Erfindung alle zweiten Leseverstärker der jeweiligen Speicherbänke auch beim Auslesen der Daten aus der jeweiligen Speicherbank parallel arbeiten. Damit ist es gemäß der Erfindung ermöglicht, daß nur eine relativ kurze Zeitdauer zur Durchführung eines Funktionstests des Speichers benötigt wird.
• Gemäß einer vorteilhaften Ausführungsform der vorliegenden Erfindung ist je Speicherbank eine aktivierbare Datenveränderungsschaltung, insbesondere in Form einer Inverterschaltung, vorgesehen, die mit einer der Lese-/Schreibdatenleitungen und mit dem Zweiten Leseverstärker der zugeordneten Speicherbank verbunden ist. Von einer solchen Datenveränderungsschaltung wird ein vom Datengenerator geliefertes Soll-Schreib-Datum empfangen und an den Zweiten Leseverstärker mit einem veränderten Datenzustand weitergeleitet. Hierbei weist die jeweilige Datenveränderungsschaltung bevorzugt einen Aktivierungseingang auf, der mit dem Ausgang der Vergleichsschaltung der zugeordneten Speicherbank verbunden ist. Es wird dabei durch die Datenveränderungsschaltung in einem aktivierten Zustand eine Veränderung des empfangenen Datenzustands durchgeführt, in einem deaktivierten Zustand hingegen wird der empfangene Datenzustand unverändert belassen.
• Der Erfindung liegt dabei die Idee zugrunde, daß im Falle einer fehlerhaften Speicherzelle ein fehlerhaftes Datensignal wieder in die betreffende Speicherbank zurückgeschrieben wird, indem ein veränderter Datenzustand, insbesondere das Inverse, eines folgenden Soll-Schreib-Datums in die betreffende Speicherbank eingeschrieben wird. Erst zu einem späteren Zeitpunkt wird das fehlerhafte Datensignal nach extern zu einem Testsystem ausgegeben. Ein einmal aufgetretener Fehler wird also über mehrere Testzyklen "durchgezogen", bis der Fehler zum externen Testsystem ausgegeben wird. Dies hat den Vorteil, daß für den Funktionstest im günstigsten Fall lediglich einmal ein vollständiger externer Lesevorgang durchgeführt werden muß. Dadurch werden Testzeiten in vielen Anwendungsfällen verkürzt. Weiterhin nimmt die Flexibilität beim Schreiben von sogenannten Testpattern zu, da auf die korrekte Übertragung der Lesedaten bzw. Fehleradressen nach extern weniger Rücksicht genommen werden kann. Es treten insbesondere keine sogenannten Turn-Arround-Zeiten auf den externen Datenleitungen auf, die bei heutigen Testsystemen eine nicht unerhebliche Zeitspanne in Anspruch nehmen können.
• In einer vorteilhaften Weiterbildung der Erfindung ist die jeweilige Datenveränderungsschaltung mit mehreren Zweiten Leseverstärkern und mit mehreren Lese-/Schreibdatenleitungen verbunden, um vom Datengenerator gelieferte Soll-Schreib-Daten an die mehreren Zweiten Leseverstärker weiterzuleiten. Damit wird gemäß der Erfindung ein erkanntes Fehlerdatum auf mehrere verteilte Speicherzellen zurückgeschrieben, indem bei einem erkannten Fehler in diese Speicherzellen jeweils insbesondere das Inverse eines Soll-Schreib-Datums über die jeweiligen Zweiten Leseverstärker eingeschrieben wird. Damit wird die Wahrscheinlichkeit, daß ein Fehlerdatum bei einem nächsten Auslesevorgang wiedererkannt wird, auf nahezu 100 Prozent erhöht. Damit muß in einem Funktionstest nur noch mit dem letzten Ausleseschritt ein entsprechendes Pass-/Fail-Ergebnis nach außen ausgegeben werden. Beispielsweise erfolgt hierbei eine Datenkompression dahingehend, daß eine Fehlerinformation bezogen auf vier Datenleitungen einer Gruppe auf eine Pass-/Fail-Information am Ausgang der Vergleichsschaltung komprimiert wird. Es handelt sich hierbei um eine sogenannte redundanzkonforme Kompression, wenn bezüglich einer späteren Reparatur des Speichers bezogen auf die Gruppe der Datenleitungen eine gemeinsame Reparaturlösung berechnet wird.
• Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
• Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele zur vorliegenden Erfindung darstellen, näher erläutert.
• 1 zeigt eine schematische Übersicht eines Speichers mit mehreren Speicherbänken und zugehörigen Zweiten Leseverstärkern,
• 2 zeigt eine detailliertere Ansicht einer Verschaltung eines Blocks von Zweiten Leseverstärkern mit mehreren Datenleitungen,
• 3 zeigt eine Detailansicht einer Ausführungsform eines Speichers gemäß der Erfindung mit einer Testschaltung zum Funktionstest,
• 4 zeigt eine Ausführungsform einer Multiplexerschaltung gemäß der Ausführungsform nach 3,
• 5 zeigt eine Ausführungsform einer Vergleichsschaltung gemäß der Ausführungsform nach 3,
• 6 zeigt eine Ausführungsform einer Inverterschaltung gemäß dem Ausführungsbeispiel nach 3,
• 7 zeigt eine Ausführungsform eines Speichers gemäß der Erfindung mit einer Ausleseschaltung.
• In 1 ist eine schematische Übersicht eines Speichers gemäß der Erfindung dargestellt. Der Speicher 1 weist mehrere Speicherbänke B0 bis B3 auf, die den Speicher 1 in mehrere jeweilige Teilbereiche unterteilen. In jeder der Speicherbänke B0 bis B3 befindet sich eine Anzahl von Speicherzellen, die matrixförmig entlang von Wortleitungen und Bitleitungen angeordnet sind, die in 1 der Übersichtlichkeit halber nicht dargestellt sind. Aus jeder der Speicherbänke B0 bis B3 sind jeweils mehrere Datenleitungen herausgeführt, beispielhaft dargestellt anhand der Gruppen von Datenleitungen 30, 40, 32 und 42 der Speicherbänke B0 bzw. B2. Jede Gruppe der Datenleitungen ist mit einem Block von Zweiten Leseverstärkern verbunden, beispielsweise ist die Gruppe von Datenleitungen 30 mit Zweiten Leseverstärkern (Secondary Sense Amplifier) des Leseverstärkerblocks 10 verbunden. Entsprechend sind die weiteren dargestellten Gruppen von Datenleitungen 32, 40, 42 mit jeweils zugeordneten Zweiten Leseverstärkern jeweiliger Leseverstärkerblöcke 12, 20 und respektive 22 verbunden. Im vorliegenden Ausführungsbeispiel umfaßt eine Gruppe von Datenleitungen vier einzelne Datenleitungen, die mit einem Zweiten Leseverstärker in dem betreffenden Leseverstärkerblock verbunden sind. Die Erfindung ist jedoch prinzipiell auch vorteilhaft für eine Ausführungsform anwendbar, bei der beispielsweise anstelle einer Gruppe von Datenleitungen nur eine einzelne Datenleitung aus der betreffenden Speicherbank herausgeführt ist und mit einem Zweiten Leseverstärker verbunden ist.
• Die Zweiten Leseverstärker in den Leseverstärkerblöcken 10 bis 22 sind mit Lese-/Schreibdatenleitungen 5 verbunden (auch als RWDL-Leitungen bezeichnet), um die in den Leseverstärkern bewerteten und verstärkten Datensignale einer Speicherbank an eine Datenausgabeschaltung des Speichers über einen zentralen Multiplexer 3 weiterzuleiten. Dieser wählt über die Bankadresse die gültigen Lese-/Schreibdatenleitungen aus. Die Datenausgabeschaltung ist im vorliegenden Ausführungsbeispiel schematisch durch einzelne Ausgabeschaltungen 4 dargestellt, beispielsweise in Form von Ausgangsregisterschaltungen oder Ausgangstreibern. Weiterhin ist in der Ausführungsform gemäß 1 ein zentraler Datengenerator 2 zur Generierung von Lesevergleichsdaten für einen Funktionstest des Speichers vorgesehen. Der Datengenerator 2 ist allen Speicherbänken gemeinsam zugeordnet und über den Multiplexer 3 mit den Lese-/Schreibdatenleitungen 5 verbindbar zur Verteilung der Lesevergleichsdaten an die Speicherbänke B0 bis B3 für deren Funktionstest.
• Bei einem Funktionstest werden sowohl die Schreibdaten als auch die Lesevergleichsdaten auf dem Speicherchip generiert. Hierzu stehen schreibbare Register zur Verfügung, die vor oder während des Funktionstests von außen gesetzt werden können, wie insbesondere der Datengenerator 2. Außerdem können diese Daten auf dem Speicherchip durch programmierbare sogenannte Scrambler verändert werden. Dazu werden der Testschaltung entsprechend die zum Scrambling benötigten Adreßbits zur Verfügung gestellt, um die Schreibdaten und die Lesevergleichsdaten zu erzeugen.
• Die 1 zeigt einen schematischen Aufbau eines typischen SDRAM-Speicherbausteins mit vier Speicherbänken. Bei einem solchen Speicher sind die Datenausgabeleitungen von einer der Speicherzellen bis zum Zweiten Leseverstärker im allgemeinen hierarchisch organisiert, wobei die einzelnen Hierarchiestufen der Datenausgabeleitungen durch jeweilige Multiplexerschaltungen miteinander verbunden sind. Diese Multiplexer schaltungen werden durch jeweilige Teile der Adresse, beispielsweise Wortleitungsadresse und Bitleitungsadresse angesteuert, um den jeweils angesprochenen Teilbereich einer Speicherbank mit dem entsprechenden Zweiten Leseverstärker zu verbinden. Dieser hierarchisch organisierte Aufbau ist im vorliegenden Ausführungsbeispiel der Übersichtlichkeit halber nicht dargestellt. Mit den Gruppen von Datenleitungen 30, 32, 40, 42 gemäß 1 ist die letzte Hierarchiestufe der Datenausgabeleitungen einer Speicherbank gezeigt (auch als MDQ-Leitungen bezeichnet), die aus einer Speicherbank herausgeführt werden.
• In 2 ist eine detailliertere Ansicht einer Verschaltung eines Blocks von Zweiten Leseverstärkern mit mehreren Datenleitungen gezeigt. Die Zweiten Leseverstärker im Leseverstärkerblock 10 sind durch ein Lesebefehlssignal RD und Schreibbefehlssignal WR ansteuerbar. Die Zweiten Leseverstärker verstärken beim Auslesen von Datensignalen aus der betreffenden Speicherbank über die Gruppe von Datenleitungen 30 das jeweils auf diesen Datenleitungen gelieferte differentielle Signal und geben über die Datenleitungen 50 ein jeweils verstärktes einfaches Signal auf eine entsprechende Leitung der Lese-/Schreibdatenleitungen 5. Bei einem Schreibvorgang wird ein auf den Lese-/Schreibdatenleitungen 5 geliefertes Signal über die Datenleitungen 60 an den Leseverstärkerblock 10 gesandt, wobei die Zweiten Leseverstärker des Leseverstärkerblocks 10 das zu schreibende Signal in ein differentielles Signal zur Weiterleitung an die Gruppe von Datenleitungen 30 umwandelt.
• In 3 ist eine Detailansicht einer Ausführungsform eines Speichers gemäß der Erfindung mit einer Testschaltung zum Funktionstest des Speichers gezeigt. Der Leseverstärkerblock 10, wie bereits anhand von 1 und 2 näher erläutert, ist über die Datenleitungen 50 im vorliegenden Ausführungsbeispiel mit der Multiplexerschaltung 6 verbunden, die von einem Testmodussignal TM1 ansteuerbar ist. Mit der Multiple xerschaltung 6 ist es ermöglicht, für einen Auslesevorgang im Normalbetrieb zum Auslesen der Lesedaten RDN die Datenleitungen 50 mit den Lese-/Schreibdatenleitungen 5 zu verbinden. Bei Aktivierung des Testmodussignals TM1 werden die Datenleitungen 50 hingegen mit einer Vergleichsschaltung 7 verbunden. Die Vergleichsschaltung 7 ist gemäß der Ansicht nach 3 der Speicherbank B0 zugeordnet und dient zum Vergleich von aus der Speicherbank B0 über die Gruppe von Datenleitungen 30 ausgelesenen Testdaten RTM mit den Lesevergleichsdaten RCD, die vom Datengenerator 2 gemäß 1 geliefert werden. Hierbei ist ein erster Eingang 71 der Vergleichsschaltung 7 ohne Zwischenschaltung der Lese-/Schreibdatenleitungen 5 über die Multiplexerschaltung 6 mit den Zweiten Leseverstärkern des Leseverstärkerblocks 10 der Speicherbank B0 verbindbar. Der zweite Eingang 72 der Vergleichsschaltung 7 ist mit den Lese-/Schreibdatenleitungen 5 verbunden. Am Ausgang 73 der Vergleichsschaltung 7 ist ein Ausgangssignal in Form eines sogenannten Pass-/Fail-Signals abgreifbar, dessen Zustand vom Vergleichsergebnis eines Datenvergleichs an den Eingängen 71, 72 abhängig ist.
• Der Ausgang 73 der Vergleichsschaltung 7 ist mit einem Aktivierungseingang 81 einer Inverterschaltung 8 verbunden, die ihrerseits über die Datenleitungen 60 mit den Lese-/Schreibdatenleitungen 5 und mit dem Leseverstärkerblock 10 verbunden ist. Die Vergleichsschaltung 7 berechnet im vorliegenden Ausführungsbeispiel aus dem Vergleich von vier Testdaten RTM mit entsprechenden Lesevergleichsdaten RCD eine gemeinsame Pass-/Fail-Information P/F. Diese Information wird in einem Register am Ausgang 73 der Vergleichsschaltung 7 am Ende jedes Lesevorgangs bereitgestellt. Sie bewirkt an der Inverterschaltung 8, daß die über die Lese-/Schreibdatenleitungen 5 anliegenden Soll-Schreib-Daten WRD bei einem vorher detektierten Fehler (Pass-/Fail-Signal P/F ist beispielsweise "1") invertiert werden und in diesem Zustand an den Leseverstärkerblock 10 weitergeleitet werden. Weiterhin können die Pass-/Fail-Daten über ein Testmodussignal TM3, das eine Ausgabe schaltung 9 ansteuert, auch direkt an eine der Lese-/Schreibdatenleitungen 5 ausgegeben werden. Für eine ordnungsgemäße Funktion des Speichers in einem Normalbetrieb muß der Ausgang 73 der Vergleichsschaltung 7 bei nicht gesetztem Testmodussignal TM2 (das heißt bei nicht aktivierter Vergleichsschaltung 7) permanent so programmiert sein, daß die Inverterschaltung 8 in einem solchen deaktivierten Zustand einen empfangenen Datenzustand eines auf den Datenleitungen 60 anliegenden Schreibdatums unverändert beläßt.
• Im vorliegenden Ausführungsbeispiel erfolgt eine Datenkompression dahingehend, daß eine Fehlerinformation bezogen auf vier Datenleitungen der Gruppe 30 auf eine Pass-/Fail-Information P/F am Ausgang der Vergleichsschaltung 7 komprimiert wird. Es handelt sich jedoch hierbei um eine sogenannte redundanzkonforme Kompression, wenn bezüglich einer späteren Reparatur des Speichers bezogen auf die Gruppe der Datenleitungen 30 eine gemeinsame Reparaturlösung berechnet wird. Es ist also im vorliegenden Ausführungsbeispiel eine Gruppe von Datenleitungen einer jeweiligen Vergleichsschaltung zugeordnet, wobei an deren Ausgang ein Ausgangssignal in Form eines Pass-/Fail-Signals abgreifbar ist, dessen Zustand ein komprimiertes Vergleichsergebnis eines Vergleichs von jeweiligen ausgelesenen Daten mit Lesevergleichsdaten in Bezug auf die Gruppe der Datenleitungen repräsentiert.
• Im vorliegenden Ausführungsbeispiel gemäß 3 wird ein erkannter Fehler auf mehrere verteilte Speicherzellen der Speicherbank B0 geschrieben. Entsprechend ist die Inverterschaltung 8 mit mehreren Zweiten Leseverstärkern im Leseverstärkerblock 10 und mit mehreren Lese-/Schreibdatenleitungen 5 verbunden, um die vom Datengenerator 2 gemäß 1 gelieferten Soll-Schreib-Daten WRD über die Zweiten Leseverstärker an die entsprechenden Speicherzellen weiterzuleiten. Hierbei wird das Inverse der nächsten Soll-Schreib-Daten in die betreffenden Speicherzellen geschrieben. Das Lesedatum muß hierbei nicht nach außen getrieben werden. Die Wahrschein lichkeit, daß der Fehler beim nächsten Auslesevorgang wiedergefunden wird, liegt beinahe bei 100 Prozent. Damit muß im Testdurchlauf nur noch der letzte Ausleseschritt die entsprechenden Pass-/Fail-Ergebnisse nach außen treiben. Die Erfindung weist damit den Vorteil auf, daß man auch beim Leseschritt eines Testdurchlaufs nicht mehr an Geschwindigkeitseinschränkungen beispielsweise eines externen Testsystems gebunden ist. Alle Zweiten Leseverstärker in den entsprechenden Leseverstärkerblöcken aller Speicherbänke können auch beim Auslesen von Testdaten parallel arbeiten. Man ist daher nicht mehr darauf angewiesen, die Testdaten beispielsweise zu den zentral generierten Lesevergleichsdaten zu transportieren. Man muß daher nicht mehr den Engpaß der Lese-/Schreibdatenleitungen, die von mehreren Speicherbänken gemeinsam benutzt werden, für einen Testdurchlauf berücksichtigen.
• In 4 ist eine Ausführungsform einer Multiplexerschaltung 6 gemäß der Ausführungsform nach 3 gezeigt. Die Multiplexerschaltung 6 ist eingangsseitig über die Datenleitungen 501 bis 504, welche die Gruppe der Datenleitungen 50 bilden, mit einem jeweiligen Zweiten Leseverstärker verbunden. Es sind im vorliegenden Beispiel für vier Datenleitungen 501 bis 504 acht Transfergates 6-1 bis 6-8 vorgesehen, welche von dem Testmodussignal TM1 angesteuert werden. Hierbei wird jedes zweite Transfergate an seinem PFET-Steueranschluß über einen Inverter 6-0 mit einem invertierten Testmodussignal TM1 angesteuert. Mit Hilfe der Multiplexerschaltung 6 erfolgt eine Umschaltung zwischen der Ausgabe von Lesedaten RDN im Normalbetrieb des Speichers und Testdaten RTM im Testbetrieb des Speichers.
• In 5 ist eine Ausführungsform einer Vergleichsschaltung nach dem Ausführungsbeispiel gemäß 3 näher dargestellt. Hierbei ist eine Vergleichsschaltung 7 dargestellt, welche eine redundanzkonforme Kompression von Testdaten einer Gruppe von Datenleitungen auf ein gemeinsames Pass-/Fail-Ergebnis vornimmt. Es ist je Datenleitung eine Exklusiv-ODER-Schaltung 701, 702 vorgesehen zum Vergleich eines über die jeweilige Datenleitung ausgegebenen Testdatums RTM1 bzw. RTM2 mit einem Lesevergleichsdatum RCD1, RCD2. Beispielsweise ist eine erste Datenleitung der Gruppe von Datenleitungen 30 gemäß 3 der Exklusiv-ODER-Schaltung 701 zugeordnet zum Vergleich eines über diese Datenleitung ausgegebenen Testdatums RTM1 mit dem Lesevergleichsdatum RCD1. Die Exklusiv-ODER-Schaltungen 701, 702 werden durch PFET-Transistoren TP und NFET-Transistoren PN in der in 5 angegebenen Verschaltung gebildet. V1 bezeichnet eine Versorgungsspannung, GND eine Bezugsspannung des Speichers. Jeweilige Ausgänge 701-1, 702-1 der Exklusiv-ODER-Schaltungen 701, 702 sind mit einem jeweiligen Eingang 700-1 bis 700-4 einer gemeinsam zugeordneten NOR-Schaltung 700 verbunden. Diese dient insbesondere der Kompression der an den Ausgängen 701-1 und 702-1 anliegenden Signale auf ein gemeinsames Pass-/Fail-Signal P/F. In 5 ist der Übersichtlichkeit halber nur ein Teil der vorzusehenden Exklusiv-ODER-Schaltungen gezeigt. Hierbei ist zu berücksichtigten, daß für jeweils eine Datenleitung einer Gruppe von Datenleitungen, die zu einem gemeinsamen komprimierten Pass-/Fail-Ergebnis komprimiert werden soll, eine eigene Exklusiv-ODER-Schaltung vorzusehen ist.
• In 6 ist eine Ausführungsform einer Inverterschaltung 8 gemäß dem Ausführungsbeispiel gemäß 3 näher dargestellt. Die Datenleitungen 601 bis 604 bilden die Gruppe der Datenleitungen 60 gemäß 3. Die Datenleitungen 601 bis 604 sind mit jeweils zwei der Transfergates 8-1 bis 8-8 verbunden, wobei jedes zweite Transfergate über einen jeweiligen Inverter 8-10 bis 8-40 mit einer der Datenleitungen 601 bis 604 verbunden ist. Die Transfergates 8-1 bis 8-8 sind über das Pass-/Fail-Signal P/F am Eingang 81 der Inverterschaltung 8 steuerbar. Die Transfergates 8-2, 8-4, 8-6 und 8-8 werden über den Inverter 8-0 durch ein invertiertes Pass-/Fail-Signal P/F angesteuert. Damit wird gewährleistet, daß die Inverterschaltung 8 nur in einem aktivierten Zustand eine In vertierung eines empfangenen Datenzustands auf den Datenleitungen 601 bis 604 vornimmt und in einem deaktivierten Zustand den jeweils empfangenen Datenzustand unverändert beläßt.
• In 7 ist eine Ausführungsform eines Speichers gemäß der Erfindung gezeigt, bei der eine zusätzliche Ausleseschaltung zum Auslesen von Pass-/Fail-Ergebnissen vorgesehen ist. Die Ausleseschaltung weist eine Verknüpfungsschaltung 303 in Form eines NAND-Gatters auf, das über jeweilige Multiplexer 301, 302 mit den Lese-/Schreibdatenleitungen 5 verbunden ist. In 7 ist der Übersichtlichkeit halber eine reduzierte Anzahl von Lese-/Schreibdatenleitungen 5 gezeigt. Die Eingänge der Verknüpfungsschaltung 303 werden über den Multiplexer 301 und 302 mit jeweiligen Leitungen der Lese-/Schreibdatenleitungen 5 verbunden. Der Ausgang des NAND-Gatters 303 ist über den Inverter 304 mit der Datenausgabeschaltung 4, beispielsweise mit einem Ausgangsregister verbunden.
• Durch das NRND-Gatter werden die über die Lese-/Schreibdatenleitungen 5 auszugebenden Pass-/Fail-Signale P/F1 bis P/F8 der jeweiligen Speicherbänke B0 bis B3 zu einem komprimierten Pass-/Fail-Signal P/Fc verknüpft, welches an die Ausgabeschaltung 4 weitergeleitet wird. Damit ist es vorteilhaft ermöglicht, auch ein Lesen im sogenannten Post-Fuse, also nach der Reparatur des Speichers, sehr viel höher parallel auszuführen. Hierbei ist zu berücksichtigen, daß nach der Reparatur eine exakte Ausfalladresse nicht mehr interessiert, da nun ein fehlerhafter Speicherchip im Falle eines Fehlers in jedem Falle verworfen werden muß. Durch die lokale Kompression von mehreren Lesedaten auf ein Pass-/Fail-Datum kann auf den vorhandenen Lese-/Schreibdatenleitungen 5 eine entsprechend multiplizierte Anzahl von Pass-/Fail-Daten geliefert werden. Diese Pass-/Fail-Daten (im Beispiel P/F1 bis P/F8) können dann zentral zu einem einzigen Pass-/Fail-Datum (im Beispiel P/Fc) komprimiert werden und über ein einziges Datenanschlußpad nach außen getrieben werden.

1

Speicher

2

Datengenerator

3

Multiplexer

4

Datenausgabeschaltung

5

Lese-/Schreibdatenleitungen

6

Multiplexerschaltung

7

Vergleichsschaltung

8

Inverterschaltung

9

Ausgabeschaltung

10, 20

Leseverstärkerblock

12, 22

Leseverstärkerblock

30, 40

Datenleitungen

32, 42

Datenleitungen

50, 60

Datenleitungen

71, 72

Eingang

73

Ausgang

81

Aktivierungseingang

501 bis 504

Datenleitungen

601 bis 604

Datenleitungen

700

NOR-Schaltung

701, 702

Exklusiv-ODER-Schaltung

701-1, 702-1

Ausgang

700-1 bis 700-4

Eingang

301, 302

Multiplexer

303

NAND-Schaltung

304

Inverter

6-0

Inverter

6-1 bis 6-8

Transfergate

8-0

Inverter

8-1 bis 8-8

Transfergate

8-10 bis 8-40

Inverter

B0 bis B3

Speicherbank

RD

Lesebefehlssignal

WR

Schreibbefehlssignal

TM1 bis TM3

Testmodussignal

RDN

Lesedaten

RTM

Testdaten

RTM1, RTM2

Testdaten

RCD

Lesevergleichsdaten

RCD1, RCD2

Lesevergleichsdaten

WRD

Soll-Schreib-Daten

V1

Versorgungsspannung

GND

Bezugsspannung

P/F

Pass-/Fail-Signal

P/F1 bis P/F8

Pass-/Fail-Signal

P/Fc

komprimiertes Pass-/Fail-Signal

TP

PFET-Transistor

TN

NFET-Transistor

Claims (8)

1. Integrierter Speicher mit einer Testschaltung zum Funktionstest des Speichers, – mit mehreren Speicherbänken (B0–B3), auf die jeweils unabhängig zugegriffen wird, – mit mehreren Zweiten Leseverstärkern (10–22), die jeweils einer unterschiedlichen der Speicherbänke zugeordnet sind, zur Bewertung und Verstärkung von Datensignalen der zugeordneten Speicherbank, – mit Lese-/Schreibdatenleitungen (5), die mit den jeweiligen Zweiten Leseverstärkern (10–22) verbunden sind zur Verbindung der jeweiligen Zweiten Leseverstärker mit einer Datenausgabeschaltung (4) des Speichers, wobei die Testschaltung umfaßt: – einen Datengenerator (2) zur Generierung von Lesevergleichsdaten (RCD), der mit den Lese-/Schreibdatenleitungen (5) verbindbar ist zur Verteilung der Lesevergleichsdaten an die Speicherbänke (B0–B3) für deren Funktionstest, – mehrere Vergleichsschaltungen (7), die jeweils einer unterschiedlichen der Speicherbänke (B0–B3) zugeordnet sind, zum Vergleich von aus der zugeordneten Speicherbank ausgelesenen Daten (RTM) mit den Lesevergleichsdaten (RCD) mit einem jeweiligen ersten Eingang (71), zweiten Eingang (72) und Ausgang (73), an dem ein Ausgangssignal (P/F) abgreifbar ist, dessen Zustand vom Vergleichsergebnis eines Datenvergleichs am ersten und zweiten Eingang abhängig ist, – wobei der jeweilige erste Eingang (71) ohne Zwischenschaltung der Lese-/Schreibdatenleitungen (5) mit dem Zweiten Leseverstärker (10) verbindbar ist, – wobei der jeweilige zweite Eingang (72) mit den Lese-/Schreibdatenleitungen (5) verbindbar ist zum Empfang der vom Datengenerator gelieferten Lesevergleichsdaten (RCD).
2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß je Speicherbank (B0–B3) eine aktivierbare Datenveränderungsschaltung (8) vorgesehen ist, die mit einer der Lese-/Schreibdatenleitungen (5) und mit dem Zweiten Leseverstärker (10) der zugeordneten Speicherbank verbunden ist, zum Empfang eines vom Datengenerator gelieferten Soll-Schreib-Datums (WRD) und zu dessen Weiterleitung an den Zweiten Leseverstärker mit einem veränderten Datenzustand.
3. Integrierter Speicher nach Anspruch 2, dadurch gekennzeichnet, daß die jeweilige Datenveränderungsschaltung (8) einen Aktivierungseingang (81) aufweist, der mit dem Ausgang (73) der Vergleichsschaltung (7) der zugeordneten Speicherbank verbunden ist, wobei durch die Datenveränderungsschaltung in einem aktivierten Zustand eine Veränderung des empfangenen Datenzustands erfolgt und in einem deaktivierten Zustand der empfangene Datenzustand unverändert belassen wird.
4. Integrierter Speicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die jeweilige Datenveränderungsschaltung (8) eine Inverterschaltung aufweist.
5. Integrierter Speicher nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß die jeweilige Datenveränderungsschaltung (8) mit mehreren Zweiten Leseverstärkern (10) und mit mehreren Lese-/Schreibdatenleitungen (5) verbunden ist, um vom Datengenerator (2) gelieferte Soll-Schreib-Daten (WRD) an die mehreren Zweiten Leseverstärker weiterzuleiten.
6. Integrierter Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß – je Speicherbank (B0-B3) mehrere Datenleitungen (30, 32, 40, 42) aus der Speicherbank herausgeführt und mit jeweils einem zugeordneten Zweiten Leseverstärker (10–22) verbunden sind, – eine Gruppe von Datenleitungen (30) gemeinsam einer jeweiligen Vergleichsschaltung (7) zugeordnet ist, wobei an deren Ausgang ein Ausgangssignal (P/F) abgreifbar ist, dessen Zustand ein komprimiertes Vergleichsergebnis eines Vergleichs von jeweils ausgelesenen Daten mit Lesevergleichsdaten in Bezug auf die Gruppe der Datenleitungen repräsentiert.
7. Integrierter Speicher nach Anspruch 6, dadurch gekennzeichnet, daß – in der Vergleichsschaltung (7) je Datenleitung der Gruppe von Datenleitungen (30) eine Exklusiv-ODER-Schaltung (701, 702) vorgesehen ist zum Vergleich eines über die jeweilige Datenleitung ausgegebenen Datums (RTM1, RTM2) mit einem Lesevergleichsdatum (RCD1, RCD2), – jeweilige Ausgänge (701-1, 702-1) der Exklusiv-ODER-Schaltungen mit einem jeweiligen Eingang (700-1 bis 700-4) einer gemeinsam zugeordneten NOR-Schaltung (700) verbunden sind.
8. Integrierter Speicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß – eine Ausleseschaltung mit einer Verküpfungsschaltung (303) mit mehreren Eingängen und einem Ausgang vorgesehen ist, wobei die Eingänge mit den Lese-/Schreibdatenleitungen (5) verbindbar sind und der Ausgang mit der Datenausgabeschaltung (4) verbindbar ist, und – durch die Verküpfungsschaltung über die Lese-/Schreibdatenleitungen auszugebende Signale (P/F1 bis P/F8) zu einem komprimierten Signal (P/Fc) verknüpft werden, welches an die Datenausgabeschaltung weitergeleitet wird.