DE10332864B4 - Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms - Google Patents

Abstract

Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms,
– mit einem ersten, als Spannungsreglertransistor betriebenen NMOS Transistor (N1), dessen Drain an einer Versorgungsspannung (VDDEXT) liegt und an dessen Source eine Ausgangsspannung (VDD) abgreifbar ist,
– mit einem zweiten NMOS Transistor (N2), der mit dem ersten NMOS Transistor (N1) einen Stromspiegel bildet,
– wobei die Source des ersten NMOS Transistors (N1) mit der Source eines ersten PMOS Transistors (P1) verbunden ist, wobei zum ersten PMOS Transistor (P1) drain-seitig ein dritter Transistor (N3) in Reihe geschaltet ist,
– wobei die Source des zweiten NMOS Transistors (N2) mit der Source eines zweiten PMOS Transistors (P2) verbunden ist, wobei zum zweiten PMOS Transistor (P2) drain-seitig ein vierter Transistor (N4) in Reihe geschaltet ist,
– wobei die Steuereingänge des ersten und des zweiten PMOS Transistors (P1, P2) miteinander verbunden sind und auf einem gemeinsamen Potential liegen, sodass die Gate-Source-Spannungen des ersten...

Description

• Technisches Gebiet
• Die Erfindung betrifft einen Spannungsregler mit einem Stromspiegel zum Auskoppeln eines Teilstroms. Der ausgekoppelte Teilstrom kann dann beispielsweise mit einem Referenzstrom verglichen werden, um festzustellen, ob der vom Spannungsregler gelieferte Laststrom noch innerhalb des zulässigen Bereichs liegt. Der Teilstrom kann somit beitragen einen Strombegrenzer im Spannungsregler zu realisieren.
• Stand der Technik
• Heute sind in der Regel die chipinternen Betriebsspannungen kleiner als die von außen an den Chip angelegte Spannung. Zur Reduzierung der externen Spannung sind deshalb auf dem Chip integrierte Spannungsregler erforderlich. Diese können beispielsweise auf einer N-Kanal-MOS-Technologie beruhen. Um die Spannung am Gate des als NMOS-Transistor ausgeführten Ausgangstransistors des Spannungsreglers ausreichend erhöhen zu können, weisen derartige Längsregler zudem eine Ladungspumpe auf. Gegenüber einem PMOS-Transistor bietet ein NMOS-Transistor als Ausgangstransistor vorteilhafterweise eine bessere Unterdrückung der Eingangsspannung und eine geringere Empfindlichkeit bei Lastschwankungen. Diese Spannungsregler können beispielsweise als Drei-Punktregler ausgebildet sein, wobei die Spannung am Ausgang des Spannungsreglers allerdings eine gewisse Welligkeit aufweist. Mit Hilfe eines kontinuierlichen Reglers kann diese Welligkeit jedoch reduziert und damit die Spannungsregelung verbessert werden. Grundsätzlich sind solche Schaltungen, die auch unter der Bezeichnung low drop-Spannungsregler bekannt sind, für einen besonders geringen Spannungsabfall zwischen Eingang und Ausgang ausgelegt.
• Bei einem Spannungsregler mit PMOS-Ausgangstransistor ist durch ein einfaches Hinzuschalten eines Stromspiegeltransistors ein Teilstrom des gesamten Versorgungsstroms auskoppelbar.
• Grundsätzlich ist für einen Stromspiegel Voraussetzung, dass beide Transistoren, bei dem in 1 gezeigten Ausführungsbeispiel, also die Transistoren P1 und P2, die gleiche Steuerspannung zwischen Gate und Source sehen. Das heißt, dass der Spannungsabfall UGS zwischen Gate und Source bei beiden Transistoren P1 und P2 gleich groß sein muss. Wenn nun die beiden Gate-Anschlüsse der beiden Transistoren P1 und P2 miteinander verbunden werden, entsteht ein Stromspiegel, wobei sich die Größe des ausgespiegelten Stroms I2 aus dem Verhältnis von Kanalweite des ersten Transistors P1 zu Kanalweite des zweiten Transistors P2 bestimmt.
• In 1 ist ein entsprechender Stromspiegel mit PMOS-Transistoren, wie er bei dem erwähnten Spannungsregler mit PMOS-Ausgangstransistor zum Einsatz kommen kann, gezeigt. Der Stromspiegel besteht aus einem ersten PMOS-Transistor P1, welcher auch gleichzeitig der Längstransistor des Spannungsreglers ist, und einem zweiten PMOS-Transistor P2. Die beiden Source-Anschlüsse des ersten und zweiten PMOS-Transistors P1 und P2 sind miteinander verbunden. An ihnen liegt eine externe Versorgungsspannung VDDEXT an. Die Gate-Anschlüsse der beiden PMOS-Transistoren P1 und P2 sind ebenfalls miteinander verbunden. Über das dadurch gebildete gemeinsame Gate werden die beiden Transistoren P1 und P2 gesteuert. Da das Verhält nis der Kanalweiten der beiden PMOS-Transistoren P1 und P2 1:1000 ist, beträgt der über den zweiten PMOS-Transistor P2 ausgespiegelte Teilstrom I2 1/1000 des über den ersten PMOS-Transistor P1 fließenden Laststroms I1. Somit gilt in erster Nährung I2 = I1 : 1000.
• Aus der US 6,333,623 B1 ist die Betriebsweise eines NMOS-Spannungsregeltransistors in Verbindung mit einem weiteren NMOS-Transistor als Stromspiegel beschrieben. Die beiden NMOS-Transistoren weisen unterschiedliche Kanalweiten auf. Die Gleichheit der Sourcepotentiale wird dabei durch die Verwendung eines Operationsverstärkers ("Sense Amplifier") erreicht. Durch die Verschaltung des "Sense Amplifier"-Ausgangs mit einem weiteren Transistor steht zudem ein zum Ausgangsstrom proportionaler Strom zur Verfügung. Die Auskopplung eines zum Ausgangsstrom proportionalen Teilstroms ist ebenfalls beschrieben.
• Aus der US 2004/0111986 A1 und aus der US 5,596,265 A ist die Verwendung von PMOS-Transistoren für Längstransistoren eines Spannungsreglers beschrieben.
• Darstellung der Erfindung
• Eine Aufgabe der Erfindung ist es, einen Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms anzugeben, bei dem der Spannungsregler als Längstransistor einen NMOS-Transistor aufweist.
• Die Aufgabe wird durch einen Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms gelöst. Dieser weist einen ersten, als Spannungsreglertransistor betriebenen NMOS Transistor, dessen Drain an einer Versorgungsspannung liegt und an dessen Source eine Ausgangsspannung abgreifbar ist, und einen zweiten NMOS Transistor auf, der mit dem ersten NMOS Transis tor einen Stromspiegel bildet. Die Source des ersten NMOS Transistors ist mit der Source eines ersten PMOS Transistors verbunden ist, wobei zum ersten PMOS Transistor drain-seitig ein dritter Transistor in Reihe geschaltet ist. Die Source des zweiten NMOS Transistors ist mit der Source eines zweiten PMOS Transistors verbunden, wobei zum zweiten PMOS Transistor drain-seitig ein vierter Transistor (N4) in Reihe geschaltet ist. Die Steuereingänge des ersten und des zweiten PMOS Transistors (P1, P2) sind miteinander verbunden und liegen auf einem gemeinsamen Potential, so dass die Gate-Source-Spannungen des ersten und zweiten NMOS Transistors gleich sind. Die Steuereingänge des dritten und vierten Transistors sind mit einem Steueranschluss zum Einstellen der Größe des auszukoppelnden Teilstroms verbunden.
• Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den in den abhängigen Patentansprüchen angegebenen Merkmalen.
• Bei einer Ausführungsform des erfindungsgemäßen Spannungsreglers ist zusätzlich ein Kondensator vorgesehen, der zwischen die Steuerausgänge des ersten und des zweiten PMOS-Transistors geschaltet ist. Dies hat den Vorteil, dass dadurch auch schnelle transiente Spannungsänderungen, welche beispielsweise durch einen Lastwechsel am Ausgang des Spannungsreglers bedingt sind, ebenfalls berücksichtigt werden können.
• Bei einer zusätzlichen Ausführungsform des erfindungsgemäßen Spannungsreglers bildet der erste PMOS-Transistor eine Diode. Zudem können vorteilhafterweise der erste und der zweite PMOS-Transistor gleich groß dimensioniert sein.
• Vorteilhafterweise bildet der vierte Transistor des erfindungsgemäßen Spannungsreglers eine Diode. Zudem können der dritte und vierte Transistor gleich groß dimensioniert sein.
• Darüber hinaus können bei dem erfindungsgemäßen Spannungsregler der dritte und der vierte Transistor als NMOS-Transistoren ausgebildet sein.
• Zur Lösung der Aufgabe wird ferner vorgeschlagen, dass der erfindungsgemäße Spannungsregler einen Vergleichssignalausgang aufweist, welcher mit dem Steuerausgang des zweiten PMOS-Transistors verbunden ist, um ein Signal zur Verfügung zu stellen, welches das Ergebnis eines Vergleichs zwischen einem am Steueranschluss anlegbaren Referenzstrom und dem Teilstrom darstellt. Das so gebildete Vergleichssignal kann als Steuersignal für einen Strombegrenzer verwendet werden.
• Alternativ dazu kann bei dem erfindungsgemäßen Spannungsregler der erste NMOS-Transistor mit einem dritten PMOS-Transistor und einem fünften Transistor in Reihe geschaltet sein. Der Spannungsregler weist zudem einen Vergleichssignalausgang auf, welcher mit dem Steuerausgang des dritten PMOS-Transistors verbunden ist, um ein Signal zur Verfügung zu stellen, welches das Ergebnis eines Vergleichs zwischen einem am Steueranschluss anlegbaren Referenzstrom und dem Teilstrom bildet. Das so gebildete Vergleichssignal kann als Steuersignal für einen Strombegrenzer verwendet werden.
• Bei einer Weiterbildung des erfindungsgemäßen Spannungsreglers sind die Drainanschlüsse des ersten und des zweiten NMOS-Transistors miteinander verbunden.
• Nach einem weiteren Merkmal der Erfindung kann der Spannungsregler als Längsregler ausgebildet sein und eine Ladungspumpe umfassen, die mit den Steuereingängen des ersten und des zweiten NMOS-Transistors verbunden ist.
• Schließlich kann der erfindungsgemäße Spannungsregler als low-drop-Spannungsregler ausgebildet sein. Dies hat den Vorteil, dass der Spannungsabfall zwischen dem Eingang und dem Ausgang des Spannungsreglers äußerst gering ist.
• Kurze Beschreibung der Zeichnungen
• Im Folgenden wird die Erfindung mit mehreren Ausführungsbeispielen anhand von vier Figuren weiter erläutert.
• 1 zeigt den Aufbau eines Stromspiegels mit zwei PMOS-Transistoren.
• 2 zeigt das Grundprinzip eines mit zwei NMOS-Transistoren aufgebauten Stromspiegels.
• 3 zeigt eine Schaltung, bei der ein Stromspiegel mit NMOS-Transistoren zum Einsatz kommt.
• 4 zeigt den prinzipiellen Aufbau eines Spannungsreglers mit einem NMOS-Transistor als Längstransistor, wobei der NMOS-Transistor zudem Teil des Stromspiegels ist.
• Wege zur Ausführung der Erfindung
• Auf den in 1 gezeigten Stromspiegel mit zwei PMOS-Transistoren wird im Folgenden nicht weiter eingegangen, sondern vielmehr auf die Beschreibungseinleitung verwiesen.
• In 2 ist das Grundprinzip eines zwei NMOS-Transistoren N1 und N2 aufweisenden Stromspiegels gezeigt. Die Drainanschlüsse der NMOS-Transistoren N1 und N2 sind miteinander verbunden und liegen an der externen Spannung VDDEXT. Damit die in 2 gezeigte Schaltung als Stromspiegel arbeitet, müssen die Source-Anschlüsse und die Gate-Anschlüsse der beiden Transistoren N1 und N2 verbunden oder auf den jeweils gleichen Potentialen liegen. Falls die beiden Source-Anschlüsse der Transistoren N1 und N2 miteinander verbunden sind, kann der gewünschte Teilstrom nur am Drain des Transistors N2 abgegriffen werden und müsste, um ihn mit einem Referenzstrom vergleichen zu können, nochmals mit PMOS-Transistoren nach unten gespiegelt werden. Dazu wäre allerdings eine höhere Spannung als die externe Betriebsspannung VDDEXT erforderlich. Die zweite Möglichkeit, nämlich die beiden Source-Anschlüsse der Transistoren N1 und N2 auf das gleiche Potential zu bringen, kommt bei der in 3 beschriebenen Schaltung zur Anwendung.
• Die in 3 gezeigte Schaltung weist einen Stromspiegel mit den beiden NMOS-Transistoren N1 und N2 sowie eine Vergleichseinheit zum Vergleichen des ausgespiegelten Teilstroms I2 mit einem Referenzstrom IREF auf. Die beschriebene Schaltung hat dabei den Vorteil, dass trotz eines sehr geringen Spannungsunterschieds zwischen dem Eingang und dem Ausgang des Spannungsreglers der gewünschte Teilstrom I2 ausgespiegelt werden kann. Mit Hilfe eines zusätzlich in den Versorgungspfad geschalteten PMOS-Stromspiegels kann dies nicht erreicht werden. Wie bereits weiter oben erwähnt, entsteht ein Stromspiegel dann, wenn die Gate-Source-Spannungen UGS zweier NMOS-Transistoren gleich groß sind. Am einfachsten wird dies dadurch erreicht, dass die Gate- und die Source-Anschlüsse beider Transistoren miteinander verbunden werden. Dabei befinden sich dann der Eingang und der Ausgang des Stromspiegels auf der Drain-Seite der Transistoren. Im Fall eines Spannungsreglers mit NMOS-Transistoren muss aber der Ausgang des Teilstroms auf der Source-Seite der NMOS-Transistoren liegen, so dass die beiden Source-Anschlüsse nicht einfach miteinander verbunden werden können. Anderenfalls könnte zwischen Eingang und Ausgang nicht mehr unterschieden werden.
• Bei der Erfindung wird das Problem dadurch gelöst, dass dafür gesorgt wird, dass an den Source-Anschlüssen der beiden NMOS-Transistoren N1 und N2 das gleiche Potential anliegt, ohne dass die Source-Anschlüsse fest miteinander verbunden werden. Dazu wird mit Hilfe einer PMOS-Kaskodenschaltung dafür gesorgt, dass die Source des NMOS-Transistors N2, der den gewünschten Teilstrom I2 auskoppelt, auf dem gleichen Potential liegt wie die Source des NMOS-Transistors N1, der den Haupttransistor bildet. Mit Hilfe einer nachgeschalteten Auswerteeinheit kann ein Vergleich zwischen dem ausgekoppelten oder ausgespiegelten Teilstrom I2 und einem Referenzstrom IREF erfolgen.
• Bei der in 3 gezeigten Schaltung weist der Stromspiegel, wie erwähnt, die beiden NMOS-Transistoren N1 und N2 auf, die drainseitig miteinander verbunden sind und an der externen Betriebsspannung VDDEXT anliegen. Die beiden Gate-Anschlüsse der NMOS-Transistoren N1 und N2 sind ebenfalls miteinander verbunden und führen auf einen Steuereingang IN, über den der Stromspiegel steuerbar ist. Im gezeigten Ausführungsbeispiel beträgt das Kanalweitenverhältnis der beiden Transistoren N2 und N1 1:1000. Dadurch lässt sich ein Teilstrom I2 ausspiegeln und am Ausgang 1 des Stormspiegels abgreifen, der 1/1000stel des durch den ersten NMOS-Transistor N1 fließenden Stroms I1 ist. Der Strom I1 entspricht dabei dem von einem Spannungsregler an seinem Ausgang OUT zur Verfügung gestellten Laststrom. Der erste NMOS-Transistor N1 bildet mit einem ersten PMOS-Transistor P1 und einem weiteren NMOS-Transistor N3 eine Reihenschaltung. Eine weitere Reihenschaltung wird durch den Transistor N2, einen zweiten PMOS-Transistor P2 und einem vierten NMOS-Transistor N4 gebildet. Der als Diode arbeitende erste PMOS-Transistor P1 ist gateseitig mit dem Gate des vorzugsweise gleich dimensionierten zweiten PMOS-Transistors P2 verbunden. Zwischen die Source-Anschlüsse des ersten und des zweiten PMOS-Transistors P1 und P2 ist zusätzlich ein Kondensator C geschaltet.
• Bei einer vereinfachten Ausführungsform der Schaltung, welche durch die gestrichelten Linien gekennzeichnet ist, ist der Eingang 2, an dem ein Referenzstrom IREF anlegbar ist, mit den Gate-Anschlüssen des dritten und des vierten NMOS-Transistors N3 und N4 verbunden. Mit Hilfe dieses Teils der Schaltung, nämlich den Transistoren P1, N3, P2 und N4, wird zum einen erreicht, dass die Source-Anschlüsse der beiden NMOS-Transistoren N2 und N1 auf dem gleichen Potential liegen. Zum anderen kann an einem Ausgang 3', welcher in 3 ebenfalls gestrichelt gekennzeichnet ist, ein Vergleichssignal abgegriffen werden, das angibt, ob der ausgespiegelte Teilstrom I2 größer oder kleiner als der Referenzstrom IREF ist. Für den Fall, dass der ausgespiegelte Teilstrom I2 größer als der Referenzstrom IREF ist, liegt am Ausgang 3', der auch als Vergleichssignalausgang bezeichnet wird, das Signal mit einem positiven Pegel an, was dem logischen Zustand high entspricht. Falls der ausgespiegelte Teilstrom I2 jedoch kleiner als der Referenzstrom IREF ist, liegt am Ausgang 3' ein Signal mit einer Spannung an, die in etwa dem Betriebspotential VSS und damit dem logischen Pegel low entspricht.
• Bei der zweiten möglichen Ausführungsform der Schaltung, die ebenfalls in 3 gezeigt ist, wird anstelle des Ausgangs 3' der Ausgang 3 verwendet, um das Ergebnis des Vergleichs zwischen dem ausgespiegelten Teilstrom I2 und dem Referenz strom IREF in Form eines Vergleichssignals ICOMP abzugreifen. Die Schaltung weist dazu zwei weitere PMOS-Transistoren P3 und P4 sowie zwei weitere NMOS-Transistoren N5 und N6 auf, wobei der dritte PMOS-Transistor P3 mit dem fünften NMOS-Transistor N5 eine erste Reihenschaltung und der vierte PMOS-Transistor P4 mit dem sechsten NMOS-Transistor N6 eine zweite Reihenschaltung bilden. Zudem ist das Gate des als Diode arbeitenden dritten PMOS-Transistors P3 mit dem Gate des vierten PMOS-Transistors P4 verbunden. Bei diesem Ausführungsbeispiel ist der Anschluss 2 der Schaltung nicht mit dem Gate des vierten NMOS-Transistors N4, sondern dem Gate des sechsten NMOS-Transistors N6 verbunden.
• Die Funktionsweise der Schaltung wird im Folgenden näher beschrieben. Das gemeinsame Gate der beiden NMOS-Transistoren N1 und N2 wird von einem Spannungsregler, der beispielsweise wie in 4 gezeigt ausgebildet sein kann, so angesteuert, dass am Ausgang OUT die gewünschte geregelte Spannung VDD abgreifbar ist. Am Gate der beiden PMOS-Transistoren P1 und P2 liegt die Spannung VDD-Vthp an, wobei die Spannung Vthp der Diodenspannung des ersten PMOS-Transistors P1 entspricht. Der zweite PMOS-Transistor P2 arbeitet als Source-Folger oder Kaskodentransistor und sorgt dafür, dass am Knoten VIRTU das gleiche Potential wie am Ausgang OUT anliegt, sofern die Ströme durch die beiden PMOS-Transistoren P1 und P2 gleich groß sind. Im Bereich des Schaltpunkts des durch die beiden Transistoren P4 und N6 gebildeten Stromkomparators ist dies auch der Fall. Die Kapazität C sorgt dafür, dass auch schnelle transiente Spannungsänderungen, welche durch einen Lastwechsel am Ausgang OUT bedingt sind, möglichst gut auf den Knoten VIRTU übertragen werden. Über den als Diode arbeitenden NMOS-Transistor N0 wird auf die beiden Transistoren N3 und N6 der Strom IREF eingespiegelt. Der Strom IREF stellt dabei den Sollwert dar, bei dem die Strombegrenzung des Spannungsreglers unter Berücksichtigung des Spiegelverhältnisses der Transistoren N1 und N2 ansprechen soll. Solange der am Transistor N2 ausgekoppelte Teilstrom I2 kleiner als der Re ferenzstrom IREF ist, fließt auch über die Transistoren N4, N5, P3 und P4 ein kleinerer Strom als über den Transistor N6. Das Vergleichssignal ICOMP am Ausgang 3 liegt dann auf dem Bezugspotential VSS. Wird der ausgekoppelte Teilstrom I2 größer als der Referenzstrom IREF, zieht der Transistor P4 gegen den Transistor N6 die Spannung in Richtung der externen Betriebsspannung VDDEXT, so dass der Pegel des Vergleichssignals ICOMP im Bereich der Ausgangsspannung VDD liegt. Dadurch wird angezeigt, dass der vorgegebene Strom IREF überschritten wurde.
• Die Schaltung gemäß 3 kann Teil des Spannungsreglers, der in 4 gezeigt ist, sein. Dabei bildet der erste NMOS-Transistor N1 sowohl den Längstransistor des Spannungsreglers als auch den Haupttransistor des Stromspiegels. Der in 4 gezeigte Spannungsregler ist als Längsregler ausgebildet. Dabei wird über einen Regeloperationsverstärker OPV eine Sollspannung mit einer durch einen Spannungsteiler, bestehend aus den Widerständen R1 und R2, gebildeten Teilspannung verglichen und das Vergleichsergebnis auf eine Ladungspumpe LP geführt. Diese wiederum steuert den ersten NMOS-Transistor N1 entsprechend an.
• Die vorhergehende Beschreibung der Ausführungsbeispiele gemäß der vorliegenden Erfindung dient nur zu illustrativen Zwecken und nicht zum Zwecke der Beschränkung der Erfindung. Im Rahmen der Erfindung sind verschiedene Änderungen und Modifikationen möglich, ohne den Umfang der Erfindung sowie ihre Äquivalente zu verlassen.

1

Stromspiegelausgang

2

Referenzstromeingang

3

Vergleichssignalausgang

3'

alternativer Vergleichssignalausgang

N1–N6

NMOS Transistoren

P1–P3

PMOS Transistoren

IN

Steuereingang/Stromspiegeleingang

UGS

Gate-Source-Spannung

VSS

Bezugspotential

VDDEXT

externe Versorgungsspannung

VDD

geregelte Spannung

OUT

Spannungsreglerausgang

ICOMP

Vergleichssignal

C

Kondensator

LP

Ladungspumpe

OPV

Regeloperationsverstärker

R1

erster Widerstand

R2

zweiter Widerstand

Claims (10)

1. Spannungsregler mit Stromspiegel zum Auskoppeln eines Teilstroms, – mit einem ersten, als Spannungsreglertransistor betriebenen NMOS Transistor (N1), dessen Drain an einer Versorgungsspannung (VDDEXT) liegt und an dessen Source eine Ausgangsspannung (VDD) abgreifbar ist, – mit einem zweiten NMOS Transistor (N2), der mit dem ersten NMOS Transistor (N1) einen Stromspiegel bildet, – wobei die Source des ersten NMOS Transistors (N1) mit der Source eines ersten PMOS Transistors (P1) verbunden ist, wobei zum ersten PMOS Transistor (P1) drain-seitig ein dritter Transistor (N3) in Reihe geschaltet ist, – wobei die Source des zweiten NMOS Transistors (N2) mit der Source eines zweiten PMOS Transistors (P2) verbunden ist, wobei zum zweiten PMOS Transistor (P2) drain-seitig ein vierter Transistor (N4) in Reihe geschaltet ist, – wobei die Steuereingänge des ersten und des zweiten PMOS Transistors (P1, P2) miteinander verbunden sind und auf einem gemeinsamen Potential liegen, sodass die Gate-Source-Spannungen des ersten und zweiten NMOS Transistors (N1, N2) gleich sind und – wobei die Steuereingänge des dritten und vierten Transistors (N3, N4) mit einem Steueranschluss (2) zum Einstellen der Größe des auszukoppelnden Teilstroms (I2) verbunden sind.
2. Spannungsregler nach Patentanspruch 1, mit einem Kondensator (C), welcher zwischen die Steuerausgänge des ersten und des zweiten PMOS Transistors (P1, P2) geschaltet ist.
3. Spannungsregler nach Patentanspruch 1 oder 2, bei dem der erste PMOS Transistor (P1) eine Diode bildet.
4. Spannungsregler nach einem der Patentansprüche 1 bis 3, bei dem der vierte Transistor (N4) eine Diode bildet.
5. Spannungsregler nach einem der Patentansprüche 1 bis 4, bei dem der dritte und der vierte Transistor (N3, N4) als NMOS Transistoren ausgebildet sind.
6. Spannungsregler nach einem der Patentansprüche 1 bis 5, mit einem Vergleichssignalausgang (3'), welcher mit dem Drainanschluß des zweiten PMOS Transistors (P2) verbunden ist, um ein Signal (ICOMP) zur Verfügung zu stellen, welches das Ergebnis eines Vergleichs zwischen einem am Steueranschluss (2) anlegbaren Referenzstrom (IREF) und dem Teilstrom (I2) bildet.
7. Spannungsregler nach einem der Patentansprüche 1 bis 5, bei dem der erste NMOS Transistor (N1) mit einem dritten PMOS Transistor (P4) und einem fünften Transistor (N6) in Reihe geschaltet ist, mit einem Vergleichssignalausgang (3), welcher mit dem Drainanschluß des dritten PMOS Transistors (P4) verbunden ist, um ein Signal (ICOMP) zur Verfügung zu stellen, welches das Ergebnis eines Vergleichs zwischen einem am Steueranschluss (2) anlegbaren Referenzstrom (IREF) und dem Teilstrom (I2) bildet.
8. Spannungsregler nach einem der Patentansprüche 1 bis 7, bei dem die Drainanschlüsse des ersten und des zweiten NMOS Transistors (N1, N2) miteinander verbunden sind.
9. Spannungsregler nach einem der Patentansprüche 1 bis 8, bei dem der Spannungsregler als Längsregler ausgebildet ist und eine Ladungspumpe (LP) umfasst, die mit den Steuereingängen des ersten und des zweiten NMOS Transistors (N1, N2) verbunden ist.
10. Spannungsregler nach einem der Patentansprüche 1 bis 9, bei dem der Spannungsregler als low-drop Spannungsregler ausgebildet ist.